JPH0750390A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0750390A JPH0750390A JP19339693A JP19339693A JPH0750390A JP H0750390 A JPH0750390 A JP H0750390A JP 19339693 A JP19339693 A JP 19339693A JP 19339693 A JP19339693 A JP 19339693A JP H0750390 A JPH0750390 A JP H0750390A
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- Japan
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- time constant
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- Measurement Of Resistance Or Impedance (AREA)
- Local Oxidation Of Silicon (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】抵抗と容量で構成される時定数回路を半導体基
板上に形成する場合の製造上のバラツキや温度による影
響を防ぐ。 【構成】Ｐ型半導体基板１上にＮ型のエピタキシャル層
６を形成しそのＮ型のエピタキシャル層６をＬＯＣＯＳ
酸化によって押し込む絶縁層３で独立分離させ、その分
離領域にＰ型の拡散層８を二つ設け、その上にチッ化膜
５を形成する。前記Ｐ型の拡散層８の一方の上にチッ化
膜５の上にはアルミニウム層を形成し、他方のＰ型の拡
散層の上にはＮ型のポリシリコン層１０を形成し、それ
ぞれのＰ型の拡散層との間でできるＭＯＳ容量を使用
し、Ｎ型のポリシリコン層１０とアルミニウム層の下の
Ｐ型の拡散層をそれぞれ抵抗として使用することで、時
定数回路を半導体上に製造するときのバラツキや温度の
影響を防ぐことができる。
板上に形成する場合の製造上のバラツキや温度による影
響を防ぐ。 【構成】Ｐ型半導体基板１上にＮ型のエピタキシャル層
６を形成しそのＮ型のエピタキシャル層６をＬＯＣＯＳ
酸化によって押し込む絶縁層３で独立分離させ、その分
離領域にＰ型の拡散層８を二つ設け、その上にチッ化膜
５を形成する。前記Ｐ型の拡散層８の一方の上にチッ化
膜５の上にはアルミニウム層を形成し、他方のＰ型の拡
散層の上にはＮ型のポリシリコン層１０を形成し、それ
ぞれのＰ型の拡散層との間でできるＭＯＳ容量を使用
し、Ｎ型のポリシリコン層１０とアルミニウム層の下の
Ｐ型の拡散層をそれぞれ抵抗として使用することで、時
定数回路を半導体上に製造するときのバラツキや温度の
影響を防ぐことができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
抵抗と容量で構成する時定数回路に関する。
抵抗と容量で構成する時定数回路に関する。
【０００２】
【従来の技術】図４は、抵抗Ｒ１１の片側を入力端子
ａ，反対側を出力端子ｂとし、その出力端子ｂと最低電
位との間に容量Ｃ１２を入れた時定数回路の一例の回路
図である。
ａ，反対側を出力端子ｂとし、その出力端子ｂと最低電
位との間に容量Ｃ１２を入れた時定数回路の一例の回路
図である。
【０００３】従来、前記時定数回路を半導体基板上に形
成する場合、図３に示すようにＰ型半導体基板１上に形
成したＮ型エピタキシャル層６をＬＯＣＯＳ酸化で押し
込む絶縁層３で独立分離させ、その分離領域にＰ型拡散
層８を設ける。前記Ｐ型拡散層８上に酸化膜４とチッ化
膜５を形成し、さらにＰ型拡散層８の両端の上の酸化膜
８とチッ化膜５に電極の為の穴を開け、そこにアルミニ
ウム層９を設け抵抗Ｒ１１として使用する。また前記分
離領域とは別の分離領域にＮ型の拡散層７を設け、拡散
層７上に酸化膜４とチッ化膜５を形成し、さらにその上
にアルミニウム層９を設け容量Ｃ１１として使用するこ
とを有している。
成する場合、図３に示すようにＰ型半導体基板１上に形
成したＮ型エピタキシャル層６をＬＯＣＯＳ酸化で押し
込む絶縁層３で独立分離させ、その分離領域にＰ型拡散
層８を設ける。前記Ｐ型拡散層８上に酸化膜４とチッ化
膜５を形成し、さらにＰ型拡散層８の両端の上の酸化膜
８とチッ化膜５に電極の為の穴を開け、そこにアルミニ
ウム層９を設け抵抗Ｒ１１として使用する。また前記分
離領域とは別の分離領域にＮ型の拡散層７を設け、拡散
層７上に酸化膜４とチッ化膜５を形成し、さらにその上
にアルミニウム層９を設け容量Ｃ１１として使用するこ
とを有している。
【０００４】
【発明が解決しようとする課題】図４に示す抵抗Ｒ１１
と容量Ｃ１２で構成される時定数回路は、交流信号を入
力する時に、この回路のしゃ断周波数の精度が必要な場
所に使用することが多いが、半導体基板上に形成すると
製造上のバラツキや温度の影響により、下表の一具体例
のようにしゃ断周波数が最悪６７％までバラツいてしま
い問題である。
と容量Ｃ１２で構成される時定数回路は、交流信号を入
力する時に、この回路のしゃ断周波数の精度が必要な場
所に使用することが多いが、半導体基板上に形成すると
製造上のバラツキや温度の影響により、下表の一具体例
のようにしゃ断周波数が最悪６７％までバラツいてしま
い問題である。
【０００５】
【表１】
【０００６】本発明の目的は、抵抗と容量で構成される
時定数回路を半導体基板上に形成する場合の製造上のバ
ラツキや温度によるしゃ断周波数などの特性のバラツキ
を防ぐことができる半導体装置を提供することにある。
時定数回路を半導体基板上に形成する場合の製造上のバ
ラツキや温度によるしゃ断周波数などの特性のバラツキ
を防ぐことができる半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
抵抗の片側を入力端子、反対側を出力端子とし、その出
力端子と最低電位との間に容量を入れた第１の時定数回
路と前記第１の時定数回路と同じ回路構成で同じ時定数
をもった第２の時定数回路を直列に接続して、半導体基
板上に形成する場合において、前記直列に接続した各時
定数回路のそれぞれの抵抗は相反する温度係数をもつ拡
散層とポリシリコン層で形成し、且つ前記直列に接続し
た各時定数回路のそれぞれの容量を前記抵抗として使用
した拡散層とアルミニウム層とでＭＯＳ容量を形成し、
前記抵抗として使用したポリシリコン層と直下の拡散層
とでＭＯＳ容量を形成することを特徴として構成され
る。
抵抗の片側を入力端子、反対側を出力端子とし、その出
力端子と最低電位との間に容量を入れた第１の時定数回
路と前記第１の時定数回路と同じ回路構成で同じ時定数
をもった第２の時定数回路を直列に接続して、半導体基
板上に形成する場合において、前記直列に接続した各時
定数回路のそれぞれの抵抗は相反する温度係数をもつ拡
散層とポリシリコン層で形成し、且つ前記直列に接続し
た各時定数回路のそれぞれの容量を前記抵抗として使用
した拡散層とアルミニウム層とでＭＯＳ容量を形成し、
前記抵抗として使用したポリシリコン層と直下の拡散層
とでＭＯＳ容量を形成することを特徴として構成され
る。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は図２の回路構成を半導体上に形成したときの
一実施例の平面図及びそのＡ−Ａ断面図である。Ｐ型半
導体基板１上にＮ型のエピタキシャル層６を形成し、そ
のＮ型のエピタキシャル層６をＬＯＣＯＳ酸化によって
押し込む絶縁層３で独立分離させ、その分離領域にＰ型
の拡散層８を二つ設け、その上にはチッ化膜５を形成す
る。前記Ｐ型拡散層８の一方を拡散抵抗Ｒ2 １５として
使用し、その上のチッ化膜の上にアルミニウム層９を形
成してできるＭＯＳ容量をＣ2 １６として使用し、アル
ミニウム層９は最低電位にバイアスする。前記、抵抗と
して使用したＰ型の拡散層とは別のＰ型の拡散層８の上
のチッ化膜の上にＮ型のポリシリコン層１０を形成して
できる。ＭＯＳ容量をＣ1 １４として使用し、そのＮ型
のポリシリコン層１０を抵抗Ｒ1１３として使用する。
る。図１は図２の回路構成を半導体上に形成したときの
一実施例の平面図及びそのＡ−Ａ断面図である。Ｐ型半
導体基板１上にＮ型のエピタキシャル層６を形成し、そ
のＮ型のエピタキシャル層６をＬＯＣＯＳ酸化によって
押し込む絶縁層３で独立分離させ、その分離領域にＰ型
の拡散層８を二つ設け、その上にはチッ化膜５を形成す
る。前記Ｐ型拡散層８の一方を拡散抵抗Ｒ2 １５として
使用し、その上のチッ化膜の上にアルミニウム層９を形
成してできるＭＯＳ容量をＣ2 １６として使用し、アル
ミニウム層９は最低電位にバイアスする。前記、抵抗と
して使用したＰ型の拡散層とは別のＰ型の拡散層８の上
のチッ化膜の上にＮ型のポリシリコン層１０を形成して
できる。ＭＯＳ容量をＣ1 １４として使用し、そのＮ型
のポリシリコン層１０を抵抗Ｒ1１３として使用する。
【０００９】さらに、そのＮ型のポリシリコン層１０の
直下のＰ型の拡散層８の一端に電極の為の穴を開け、そ
の上にアルミニウム層９を設け最低電位にバイアスす
る。また前記の分離にＮ型の拡散層７を形成し、その上
には酸化膜４とチッ化膜５を形成する。前記Ｎ型の拡散
層８の上の酸化膜４とチッ化膜５には電極の為の穴を開
けその上にアルミニウム層９を設けて最高電位でバイア
スする。
直下のＰ型の拡散層８の一端に電極の為の穴を開け、そ
の上にアルミニウム層９を設け最低電位にバイアスす
る。また前記の分離にＮ型の拡散層７を形成し、その上
には酸化膜４とチッ化膜５を形成する。前記Ｎ型の拡散
層８の上の酸化膜４とチッ化膜５には電極の為の穴を開
けその上にアルミニウム層９を設けて最高電位でバイア
スする。
【００１０】
【発明の効果】以上説明したように本発明は直列に接続
した時定数回路の抵抗をそれぞれ相反する温度係数をも
つ拡散層とポリシリコン層で形成することで、温度によ
る影響を無くし、且つ、それぞれの拡散抵抗の上とポリ
シリコン抵抗の下にＭＯＳ容量を形成し、その容量を各
時定数回路のそれぞれ容量として使用し、拡散抵抗の製
造上のバラツキをＭＯＳ容量のアルミニウム面積が反比
例することを利用してしゃ断周波数のバラツキを表２の
ように最悪１４％までにおさえることができるという効
果を有する。
した時定数回路の抵抗をそれぞれ相反する温度係数をも
つ拡散層とポリシリコン層で形成することで、温度によ
る影響を無くし、且つ、それぞれの拡散抵抗の上とポリ
シリコン抵抗の下にＭＯＳ容量を形成し、その容量を各
時定数回路のそれぞれ容量として使用し、拡散抵抗の製
造上のバラツキをＭＯＳ容量のアルミニウム面積が反比
例することを利用してしゃ断周波数のバラツキを表２の
ように最悪１４％までにおさえることができるという効
果を有する。
【００１１】
【表２】
【図１】本発明の一実施例の平面図及びそのＡ−Ａ線断
面図である。
面図である。
【図２】図１に示す本発明の一実施例の時定数回路図で
ある。
ある。
【図３】半導体基板上に形成した従来の時定数回路部の
断面図である。
断面図である。
【図４】従来の時定数回路図である。
１ Ｐ型の半導体基板 ２ Ｎ型の押し込層 ３ 絶縁層 ４ 酸化膜 ５ チッ化膜 ６ Ｎ型のエピタキシャル層 ７ Ｎ型の拡散層 ８ Ｐ型の拡散層 ９ アルミニウム層 １０ Ｎ型のポリシリコン層 １１ 抵抗Ｒ １２ 容量Ｃ １３ Ｎ型のポリシリコン抵抗Ｒ1 １４ ＭＯＳ容量Ｃ1 １５ Ｐ型の拡散抵抗Ｒ2 １６ ＭＯＳ容量Ｃ２
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０１Ｒ 27/26 Ｃ 8117−2Ｇ Ｈ０１Ｌ 21/316 8832−4Ｍ Ｈ０１Ｌ 27/04 Ｃ
Claims (1)
- 【請求項１】 抵抗の片側を入力端子、反対側を出力端
子とし、その出力端子と最低電位との間に容量を入れた
第１の時定数回路と、前記第１の時定数回路と同じ回路
構成で同じ時定数をもった第２の時定数回路を直列に接
続して半導体基板上に形成する場合において、前記直列
に接続した各時定数回路のそれぞれの抵抗は相反する温
度係数をもつ拡散層とポリシリコン層で形成し、且つ、
前記直列に接続した各時定数回路のそれぞれの容量を前
記抵抗として使用した拡散層とアルミニウム層とでＭＯ
Ｓ容量を形成し、前記抵抗として使用したポリシリコン
層と直下の拡散層とでＭＯＳ容量を形成することを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19339693A JP2872006B2 (ja) | 1993-08-04 | 1993-08-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19339693A JP2872006B2 (ja) | 1993-08-04 | 1993-08-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0750390A true JPH0750390A (ja) | 1995-02-21 |
| JP2872006B2 JP2872006B2 (ja) | 1999-03-17 |
Family
ID=16307255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19339693A Expired - Fee Related JP2872006B2 (ja) | 1993-08-04 | 1993-08-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2872006B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013018134A1 (ja) * | 2011-08-03 | 2013-02-07 | 日立オートモティブシステムズ株式会社 | センサ装置 |
| JPWO2013018134A1 (ja) * | 2011-08-03 | 2015-02-23 | 日立オートモティブシステムズ株式会社 | センサ装置 |
| KR200489561Y1 (ko) * | 2018-09-03 | 2019-10-17 | 주식회사 반도산업기계 | 운송수단용 레일 클램프 장치 |
-
1993
- 1993-08-04 JP JP19339693A patent/JP2872006B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013018134A1 (ja) * | 2011-08-03 | 2013-02-07 | 日立オートモティブシステムズ株式会社 | センサ装置 |
| JPWO2013018134A1 (ja) * | 2011-08-03 | 2015-02-23 | 日立オートモティブシステムズ株式会社 | センサ装置 |
| KR200489561Y1 (ko) * | 2018-09-03 | 2019-10-17 | 주식회사 반도산업기계 | 운송수단용 레일 클램프 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2872006B2 (ja) | 1999-03-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981124 |
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