JPH07503804A - マイクロプロセッサと再構成可能命令実行手段とを備えた動的構成可能ゲートアレイで構成される集積回路演算装置およびその方法 - Google Patents

マイクロプロセッサと再構成可能命令実行手段とを備えた動的構成可能ゲートアレイで構成される集積回路演算装置およびその方法

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JPH07503804A
JPH07503804A JP6514395A JP51439593A JPH07503804A JP H07503804 A JPH07503804 A JP H07503804A JP 6514395 A JP6514395 A JP 6514395A JP 51439593 A JP51439593 A JP 51439593A JP H07503804 A JPH07503804 A JP H07503804A
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ギルソン・ケント　エル
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ナシヨナル　テクノロジー，インコーポレイテッド
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ゛フィクロプロセッサと再構成可能命令実行手段とを備えた動的構成可能ゲート アレイで構成される集積回路演算装置およびその方法 発明の背景 １、　発明の分野 本発明は、概して、集積回路演算装置に関する。更に具体的には、マイクロプロ セッサを再構成可能命令実行部に結合させた動的構成可能ゲートアレイで構成さ れる集積回路演算装置に関する。この装置は、襟雑な処理を時間のかかるソフト ウェアルーチンに実現するのではなく、ハードウェアで特定の機能を非常に高速 に実行するように命令実行部を再構成することによって複雑で時間のかかる処理 を実現することができる。
２、　関連技術の説明 近代のコンピュータは大抵、ソフトウェア命令を順次実行するという従来のフォ ノ・ノイマン構造に基づくものである。近代のコンピュータの多くは、伝統的な フォノ・ノイマン型逐次方式を踏襲するマイクロプロセッサに基づくものである 。近年、マイクロプロセッサは広く普及し、自動車や制御器などの用途に適した 特殊機構を備えた専用マイクロプロセッサ（一般的にはマイクロフットローラと して知られる）かう１８Ｍ互換パーソナルコンピュータに使用されるインテル８ ０３８６や８（Ｍ２Ｓおよびアノプルマノキントノユパーソナルコ特表千７−５ ０３８０４　（４） ンピュータに使用されるモトローラ６８０２０や６８０３０などの一層高度に統 合された汎用マイクロプロセッサに到るまで様々な用途に使用されている。
揺藍期から成熟期へと向うにつれて、より多くの復雑な機能を扱う回路構成を追 加することによってマイクロプロセッサの機能を増加させてきた。ファームウェ アと呼ばれるマイクロブロセ、す内で低水準命令／−ケンスとして複雑な命令を 実現することによって多数の複雑な機能を追加してきた。
こうのようにして、従来のマイクロブロセＶす内の乗除算命令によってマイクロ プロセッサに加算命令とシフト命令のシーケンスを発生させて所望の乗除算機能 を完遂させる。この乗除算機能をハードウェアで実行できれば、乗除算機能の実 行時間をその分だけ削減できる。
マイクロプロセッサは、多年に亙って発展を続は非常に複雑で強力な汎用プロセ ッサとなった。今や、複雑な高水準機能専用の大規模回路とファームウェアとの お陰で高水準の性能を挙げることができる。この種の強力で複雑な汎用マイクロ プロセッサは、複雑な命令の実行を可能にする機構から複雑命令セットコンピュ ータ（ＣＩＳＣ）と呼ばれる。
１９８０年代初期マイクロプロセッサの分野においては新しい原理が賛同を得た 。この方法は、専用複雑回路とファームウェアとをマイクロプロセッサから取り 除いて低減命令セットコンピュータ（ＲＩＳＣ）を実現しようとするものであっ た。
ＲＩｓｃｍ造は、単一のクロックづイクルの間に単純な命令セットの各命令を実 現することに主眼を置くものであっｔ：、。
ＲＩＳＣ構造の原理は、Ｃｌ５Ｃ構造より機能数を減らして非常に高速で実行す るというものである。低減単純化命令セットによって、ＲＩＳＣ内の回路の規模 がＣｌ５Ｃ内のものより大幅に削減される。従来のＲＩＳＣ機の場合、乗除算命 令は存在しない。
ＲＩＳＣ機の場合、乗除算処理は一連の加算命令とシフト命令を実行するソフト ウェアルーチンで実行される。多くの用途において、ＲＩＳＣ基盤コンピュータ は性能がＣｌ５Ｃ基盤フンピユータより優れている。但し、Ｃｌ５Ｃ機能の多く をソフトウェアルーチンに実現１−なければならない。これは、Ｃｌ５Ｃ基盤コ ンピユータにおける最も単純な命令よりもずっと高速に高効率命令セットの各命 令を実行できるからである。速度の向上によって、追加ソフトウェアにおけるオ ーバヘッドが補償される。
デジタル信号処理、ビデオ画像生成、および複雑数学的演算などの特定の用途に ついては、汎用Ｃｌ５Ｃの複雑なハードウェアとファームウェアとの内部に実現 されない機能が必要になる。マイクロプロセッサの中には複雑な機能を果たすた めの回路をデジタル信号処理器、ビデオプロセッサ、数学的処理器などのハード ウェアに内蔵させているものもある。しかし、これらは各々の特別な領域に限定 されており汎用目的には適さないし、異なる高水準機能を実行するように修正す ることもできない。これらの特殊で複雑な機能を果たす汎用Ｃｌ５ＣやＲＩＳＣ の場合、それらの機能を実行に比較的長時間かかる長く複雑なソフトウェアルー チンとして実現しなければならない。ｃｒｓｃ型あるいはＲＩＳＣ型マイクロプ ロセッサを使用して複雑な処理を実行するコンピュータンステムは、複雑な処理 の実行には他の単純な機能の実行よりも比較的長い時間を費やす。
問題解決に関する周知の法則はアムダールの法則と呼ばれる。この法則によれば 、問題の１０８は普通問題解決にかかる時間の９０％を必要とする。この法則は コンピュータにも適用される。すなわち、コンピュータ処理の１０８は普通コン ピュータ時間の９０５４を必要とするのである。これが真実であると仮定すると 、コンピュータ時間の９０駕を必要とするコンビ二−タ機能の１０９４の実行時 間が向」ニすれば、コンビコータの性能は明らかに大幅に改善する。
時間のかかる機能の大半を実行するマイクロプロセッサをハードウェアで提供す ることによって、コンビ二一夕の速度の向上における障害を軽減もしくは削除で きる。実際この方法こそが、特殊目的のタスクに最適な専用マイクロプロセッサ に採用されている方法なのである。しかし、考えられる全ての高水準機能をハー ドウェアおよび／あるいはファームウェアで実現してマイクロプロセッサを製造 することは現実的には不可能である。半導体の金星の大きさやシステム構造に対 する制約によって、高水準で複雑な種々の機能を直ちに提供する汎用マイクロプ ロセッサの構築は現時点では不可能である。
プログラム可能論理装置は電子回路の分野では周知の技術であり、単純なＡＮＤ −ＯＲアレイから始まり非常に？ｊ！ｕなフィールドプログラマブルゲートアレ イ（ＦＰＧＡ）　”と進歩しまた〇ＦＰＧＡは、多数の入出力（１１０）ブロッ クとプログラム可能論理ブロックと論理ブロックを相互に及びＩ１０ブロックに 接続するプログラム可能配信資源とで構成される。ＦＰＧＡの用途については、 組合せ論理機能を多数実現するために使用されることが多い。この結果、離散型 の部品で構成する場合に比べて、部品数は減少し電力消費は低減し速度は高速に なりシステムの柔軟性は向上する。ＦＰＧＡの中には、組合せ使用を基本とする 状態機をンーケンサなと様々な形態で実現するためにも使用されるものもある。
このように、従来のＦＰＧＡの用途の大半が組合せ論理機能に対するものである 。
近年、ランダムアクセスメモリ（ＲＡＭ）基盤ＦＰＧＡがＸｌＬＩＮＸ社を始め とするメーカー数社によって導入された。ＸＩＬＩＮＸ社ｖＦＰＧＡの基本構成 がフッ−マン（Ｆｒｅｅｍａｎ）への米国特許第４、８７０．３０２号に記載さ れている。この特許はＸｌＬＩＮＸ社に与えられた。参照のために本書に掲載す る。更に、ＸＩＬＩＮＸＦＰＧＡの技術的時？Ｄについては「　ロ　−ムａ　− デ三」−Ａユｊ−ｆＸＩＬＪＮＸ社刊１９９２年刊１９９２年れている。
ＸＩＬＩＮＸ社製ＲＡＭ基盤ＦＰＧＡは、多数の人出カブロックと論理ブロック と配信資源とで構成される。配信資源は、論理ブロックを相互に及び入出カブロ ックに接続し、入出力パッドを介してＦＰＧＡビンに入出カブロックを接続する ために使用される。ＦＰＧＡのプログラムは、構成データをＦＰＧＡの構成メモ リアレイにロードすることによって達成される。ＸＩＬＩＮＸＦＰＧＡはＲＡＭ を基盤としているので、ＦＰＧＡの１！源を最初に投入する時には、ＸＩＬＩＮ ＸＦＰＧＡはまだ構成されていない。構成特表千７−５０３８０４　（５） データが構成メモリアレイにロードされると、ＦＰＧＡは動作可能状態になる。
ＸＩ　Ｌ　ＩＮＸ　ＦＰＧＡの動的再プログラムは新規の概念ではない。
ＸｌＬＩＮＸ社は、動的再プログラムをＦＰＧＡに対して採用する可能性を特に 認めている。先行例で周知のほとんどの用途において、Ｆ　ＰＧＡは、異なる組 合せ論理機能を提供するためにだけ再構成され、汎用演算装置を実現するために 使用されたことはない。汎用演算装置をＦＰＧＡ内で構築できれば、システムの 柔軟性は増大する。
スーパーコンビコータリサーチセンター（メリーランド州Ｂｏｗｉｅ）は、ＸＩ ＬｉＮＸ社製ＲＡＭ基盤ＦＰＧＡ内に演算装置を実現することに成功した。２台 のコンピュータが上記の構造で構築された。すなわち、ＭａｙａＧｏｋｈａｌｅ らによって考案されたスプラッシュＩ　（ＳＰＬＡＳＨ＋）　（ｒ　・１１　ロ 　−ムロ　４（スーパーコンピュータリサーチセンター刊、１９９１年１月）と Ｊｅｆｆｒｅｙ　Ｍ、　Ａｒｎｏｌｄらによって考案されたスブラソンユ２　（ ＳＰＬＡＳ）１２　）　（ｒλヱ１−ＺＬと　（スーパーコンビ二−タリサーチ センター刊、１９９２年））とである。高速処理を達成するために、いくつかの ＦＰＧＡに演算を分散して高水準並列処理を達成する収縮アレイ構成にＸＩＬＩ ＮＸＦＰＧＡを配置する。この収縮アレイ構成によって、機能の分割並列実行が 可能になるため演算速度が大幅に増加する。しかし、処理を分散して高水準性能 を達成するために多数のＸＩＬＩＮＸＦＰＧＡの使用が必要になりソフトウェア オーバヘッドが頻繁に発生する。
要するに、汎用Ｃｌ５Ｃ機とＲＩＳＣ機とは複雑な処理の高速実行にはあまり適 していない。専用プロセッサは複雑な処理を少しだけ非常に高速に実行するが、 その専門外の処理に合わせて構成させることはできないし、汎用演算装置として は最適とは言えない。スプラッンユ１コンピ二−タとスプラッシュ２コンピユー タとによって専門枠のい（つかを取り払うことができるが、これらのコンピュー タは非常に複雑で高価な並列処理コンピュータであり、多数のＦＰＧＡを収縮ア レイ構成に配列することを必要とする。
従って、単一のＦＰＧＡ内に実現され、そのＦＰＧＡを動的に再構成することに よって最も複雑で時間のかかる機能をハードウェアで効率よく実行することがで きる集積回路演算装置を提供して、ハードウェアで所望の処理を実行するように 命令実行部を修正することがめられている。時間のかかる処理をハードウェアで 実現することによって、従来の方法に比べて、演算装置の速度が実質的に増加す る。
発明の概要 本発明の目的は、マイクロプロセッサと様々な高水準機能をハードウェアで実現 させるための動的構成が可能な再構成可能命令実行部とを備え、これによって、 システム速度を大幅に向上させる集積回路演算装置と方法とを提供することであ る。
本発明の別な目的は、マイクロブロセ、すと動的構成可能ゲートアレイ内に実現 される再構成可能命令実行部とを備えた改良型集積回路演算装置と方法とを提供 することである。
本発明の更なる目的は、マイクロプロセッサとＲＡＭ！盤フィ一フィールドプロ グラマブルゲートアレイＧＡＩ内に実現される再構成可能命令実行部とを備えた 改良型集積回路演算装置と方法とを提供することである。
本発明の更なる目的は、マイクロプロセッサと様々な高水準機能をハードウェア で実現させるための動的構成が可能な再構成可能命令実行部とを備えた集積回路 演算装置少なくとも二つから成り、これによって、システム速度を大幅に向上さ せるコンビコータ／ステムと方法とを提供することである。
本発明によれば、集積回路演算装置が提供される。この演算装置は、ＸｒＬＩＮ Ｘ社＋１７）　ＲＡＭ基盤ＸＣ３０２０ＦＰＧＡなどのＦＰＧＡ一つの内部に実 現される。ＸＩＬＩＮＸＦＰＧＡに設けられる論理ブロックと配信資源との個数 の点からも、ＲＩＳＣプロセッサなどの単純なマイクロプロセッサの実現に最適 である。ＲＩＳＣプロセッサは、非常に複雑な種々の処理をハードウェアで実現 するための再構成が可能な独自の命令実行部に結合される。これは、ＦＰＧＡを 動的に再プログラムして、ＦＰＧＡ内の他の機能の殆どを変更することなく適宜 の処理を実行するように命令実行部を再構成することによって達成される。ＦＰ ＧＡを動的に再プログラムするためには、新しい構成データを構成メモリアレイ に書き込まなければならない。ＸＩＬＩＮＸＸＣ３０２０の場合、この書き込み には公称約１．５ミリ秒（ｍｓ）かかる。この期間中マイクロブロセ１すの機能 が中断される。ＦＰＧＡを再構成した後に複雑な処理をハードウェアで実行する のに必要な時間は公称２〜３クロツクサイクルのみである。これは、ＦＰＧＡを 再構成するのに費やす時間に比べると非常に僅かである。使用されるＦＰＧＡに 関係なく、複雑な処理をソフトウェアあるいはファームウェアで実現するのに必 要な時間が、ＦＰＧＡを再構成してハードウェアで命令を実行するのに必要な時 間よりはるかに長ければ、／ステム実行時間を改良できる。
この種の演算装置で可能な性能強化を示す一例が、音声信号をデジタル方式で抽 出してフィルタ処理するために使用されるデジタル音声後処理プロセッサである 。命令実行部の再構成可能な性質を利用して音声後処理用のアルゴリズムを実現 することによって、従来のＣｌ５Ｃプロセツサの場合よりも速度を６０倍も高く できる。
疑似並列構成でＸＩＬＩＮＸ　ＦＰＧＡを二つ以上使用すれば一層の改良が可能 である。この場合、ＦＰＧＡは、演算タスクを分割して同時に実行するという意 味からは並列ではないが、一方が再構成中でアイドル状態にあるときに他方は処 理の実行を継続できる点では並列である。このように、ソフトウェア実行時間が ＦＰＧＡの再構成に５−要な時間を大きく超過（７ていなくてもシステム性能を 強化することができる。
前記の目的とその他の目的、特徴および効果については、添付の図面に図示され ている本発明の優先的実施例の説明から明白である。
図面の簡単な説明 特表平７−５０３８０４　（６） 図１は、高速コンピュータシステムの構成部品として使用される本発明の演算装 置を示すプロ／り図である。
図２は、図１に示すＦＰＧＡのブロック図である。
図３は、図１の演算装置を使用して最大８チヤネルの音声入力をデジタルで抽出 しフィルタ処理するコンビコータ／ステムを示すブロック図である。
図４は、本発明の演算装置２台を疑似並列形式で使用して、システム速度を更に 向上させるコンピュータシステムをホスブロック図である。
優先的実施例の説明 図１は、高速計算機システム４８に使用された本発明の演算装置１０を示すブロ ック図である。演算装置１０は、フィールドプログラマブルゲートアレイ（ＦＰ ＧＡ）　＋２内に実現され、ＲＩＳＣプロセッサ１４と再構成可能命令実行部１ ６とホストインターフェイスｆＩ／Ｆ）　１８と構成メモリアレイ２０とで構成 される。ホストインターフェイス１８は、システムバス４４を介して外部ホス） ４０に結合される。ホスト４０は、特定の処理で要求される通りにホストインタ ーフェイス１８からＦＰＧＡ１２の構成メモリアレイ２０に新しい構成データを ロードすることによってＦＰＧＡＩ２の構成を制御する。ＲＩＳＣブロセノｇ１ ４は、ＲＩＳＣプロセッサ１４用のフード（命令）を記憶するプログラムメモリ ４２に結合される。
図１のＦＰＧＡ１２を図２に詳細に示す。ＦＰＧＡは普通Ｘ１ｌ−ＩＮＸＸＣ３ ０００ンリーズのＦＰＧＡと同様のＲＡＭ基盤ＦＰＧＡである。
ＸＩＬＩＮＸ　ＦＰＧＡ　ＸＣ３０００ンリーズの各ＦＰＧＡ（７）構成ニツイ テは、「；（±し□ン１−ラＬ工４、二Ｆ＝−７−ル−ゲー：・−上−１１ニイ ー立二ｊ−２二Ｌ−クー（ＸＩＬＩＮＸ社刊、＋９９２年）］に詳細な説明があ る。図２に示ずＦＰＧＡは、入出カバノド３０と人出カブロック３２と論理プロ 、り３４と配信資源（図示せず）とで構成される。入出カバノド３０はＦＰＧＡ １２上の接点であり、ＦＰＧＡＩ２の外部の回路にＦＰＧＡＩ２を接続するため の金［製のビンか接触子か（図示ゼ１″）に接着されている。人出カブロック３ ２はプログラム可能ブロックであり、入力信号か出力信号をＦＰＧＡＩ２の入出 カバノド３０に供給するように構成（７でも、ＦＰＧＡＩ２へ信号を返還させる ための機構などを持つよう１４−プログラムされるかあるいは入力と出力とを登 録してもよい。
論理ブロック３４は、無数の異なる機能を実行するようにプログラムされた回路 で構成される。論理ブロック３４については、最低水準の機能性を提供！２所望 の回路構成を実現できさえすればどのように構成しても問題はない。配信資源（ 図示せず）は、プログラム可能パストランジスタによって制御されるＦＰＧＡＩ ２内の多数の地点を横断する多数の導体のことである。適切にプログラムすると 、パストランジスタと配信資源とで、入出カバノド３０と人出カブロック３２と 論理ブロック３４との間の信号経路の大多数が提供される。これらのブログラノ ・可能パストランジスタは、ホストインターフェイス１８を介して構成メモリア レイ２０に構成データを書き込むホスト４０によってプログラムされる。
ＦＰＧＡＩ２は氾用プログラム可能装置である。人出カブロック３２と論理ブロ ック３４とについては、各々を特定の機能を果たすようにプログラムできる。配 信資源については、入出カプロ、り３２を入出カバノド３０と論理ブロック３４ とに接続して演算装置１０全体が所望の機能を果たすようにプログラムできる。
図１に示す構成部品と同時に他の沢山の回路をＦＰＧＡＩ２内に実現して、用途 に応じて柔軟性と力強さとを付加することができる。この柔軟性のある構造によ って、非常に高水準の性能を達成できるユーザ構成集積回路を実現できる。
ＦＰＧＡＩ２はＲＡＭを基盤としているので、構成メモリアレイ２０内に構成デ ータを書き込むことによってＦＰＧＡ１２をプログラムできる。ＦＰＧＡ１２内 のパストランジスタは構成データに基づいて制御され、人出カブロック３２と論 理ブロック３４と配信資源とを適切に構成して所望の回路がＦＰＧＡＩ２内に実 現されるようにする。ＸＩＬＩＮＸ社製ＸＣ３０２０ＦＰＧＡは並列モードでも 直列モードでもプログラム可能である。どちらの場合も、構成メモリアレイには 外部ノースからの構成データが充填される。構成メモリアレイは、所望の機能を 実行するようにＦＰＧＡＩ２’Ａプログラムする。図１の構成の場合、直列モー ドで構成データの全ビットが逐次構成メモリアレイ２０へ送られる。
以前、ＦＰＧＡはたいてい非常に複雑な組合せ回路や様々なシーケンサや状粘機 に適用された。ＦＰＧＡの最も一般的は使用目的は、単一のＦＰＧＡ内に沢山の 機能を実現することによって多数のＭ散型集積回路の代用とすることである。Ｆ ＰＧＡがより複雑になりゲート数を増加させるに伴い、ＦＰＧＡに実現可能な機 能も一層複雑になる。従来のＣｌ５Ｃマイクロプロセ、ｙすよりもはるかに小規 模の回路構成を必要とするＲＩＳＣ構造によれば、ＸＩＬＩＮＸ社製ＸＣ３０２ ０ＦＰＧＡの一部分に小！！２ＲＩＳＯプロセッサを実現することが可能になる 。ＦＰＧＡ内にＲＩＳＣプロセッサを実現すること自体は特に重要ではない。マ イクロプロセッサ技術に習熟した人ならば誰でも、必要水準の複雑さと機能性と をＦＰＧＡに持たせてＦＰＧＡ内にＲＩＳＣプロセフすを実現できる。
しかし、本発明の演算装置ｉｏは従来のＲＩＳＣブロセγすとは異なる。ＦＰＧ Ａ　＋　２内には再構成可能命令実行部１６が設けられる。従来のＲＩＳＣプロ セッサには固定命令実行部が設けられ、そこで全てのデータ操作が実行される。
本発明の再構成可能実行部１６によれば、ＦＰＧＡＩ２は非常に短時間に非常に 複雑な命令を実行できる。このため、演算装置１０を用いるコンビニータシステ ムの速度と性能とが大いに向上する。
作用 ７本発明の演算装置１０の作用については図１を参照することによって最良に理 解される。ＦＰＧＡ　＋　２の電源を入れると、ＦＰＧＡ　Ｉ　２はホスト４０ によって初期構成あるいはプログラムされる。示スト４０は、構成メモリアレイ ２０に適宜の構成データを書き込む。これｊこよって、ＦＰＧＡＩ２は適宜の初 期状態にプログラムされる。次に、ＲＩＳＣプロセッサ１４がプログラムメモリ ４２からのプログラムを実行し始める。図１に示す／ステムの場合、ホスト４０ が主コンピユータとなりＦＰＧＡＩ２内の演算装特表平７−５０３８０４　（７ ） 置１０がホスト４０に対する従属コンピュータとなる。この構成の場合、ホスト ４０は汎用機能を達成できるコンピュータとなる。ホスト４ｏは、プログラムを 実行するうちに複雑で時間のかかる処理に出会うこともある。実行に比較的長時 間を要しハードウェアでも実現可能な複雑な処理が必要となる場合、ホスト４０ は、構成メモリアレイ２０に新しい構成データを書き込ませるためのプログラム シーケンスをＦＰＧＡ　Ｉ　２に対して起動してＦＰＧＡ　１２をこの特定の処 理に適するように再構成する。図２に示す例では、新しい構成データに従って、 入出カブロック３２のプログラムは変化せずそのままの状態に保たれ、ＲＩＳＣ プロセッサ１３を構成する論理ブロック３４のプログラムは変化せずそのままの 状態に保たれる。しかし、再構成命令実行部１６を構成する論理ブロック３４の プログラムについては、再構成可能命令実行部１６内に既に存在するデータに対 して新たに構成されたハードウェアによって所望の複雑な演算が実行されるよう に変更が加えられる。所望の演算が完了すると、ＦＰＧＡ１２はホスト４０へ信 号を送り必要に応じてホスト４０ヘデータを転送する。
上記の処理によって本発明の演算袋ＷＬｏｏは、時間のかかる長いソフトウェア ルーチンでではなくハードウェアで異なる複雑な処理を多数実行できる。固定専 用回路を処理毎に使用するのではな（、プログラム可能ハードウェアで複雑な処 理を実行するように演算装置１０内の再構成可能命令実行部１６を動的に再構成 できるので、演算装置１０は最小規模の回路構成で多大な柔軟性と力強さとを提 供できる。
この柔軟性と力強さという効果が再構成可能命令実行部１６によって得られるの と引き換えに、ＦＰＧＡＩ２をプログラムあるいは再構成するのに必要な時間が 延長する。ＸｌＬｒＮＸＸＣ３０２０の場合、構成データは１４．７７９個のデ ータビットで構成される。ＸＣ３０２０のクロック速度を１０メガヘルツ（Ｍ） １２）に設定して一期間を１００ナノ秒（ｎｓｌにした場合、構成データを構成 メモリアレイ２０へ逐次送るようにＸＣ３０２０を構成すると、構成完了までに 必要な時間は公称、１４、７７９Ｘ　１００ｎｓ＝　１．４８ｍ５となる。
プログラム時間が１．４８ｍ５であるとき、再構成可能命令実行部１６の再構成 中にハードウェアで実行される処理にかかる時間は、速度を認識可能な程度に向 上させるには、（この例では）＋、４Ｓミリ秒（ｍｓ　）よりかなり長（なけれ ばならない。このように１．４Ｂｍｓと控え目に推定しても、ＦＰＧＡＩ２の再 プログラムに必要な１．４８ｍ５をはるかに上回る時間を実行時間として必要と するマトリックス計算やフーリエ変換など数々の複雑な処理が存在するため、７ ステム速度は実質的に向上する。
図３は図１の演算装置１０の特殊な実現例を示す。この場合、演算装置１０を１ ８Ｍ互換パーソナルコンピュータ（ＰＣ）　５２に組み合わせて使用して、最大 ８チヤネルの音声入力を同時にデジタル方式で抽出しフィルタ処理し記録するデ ジタル記録スタジオ５１を実現している。ＰＣ５２は、システムメモリ５４とハ ード駆動装置５６と応用プログラム５８とで構成される。応用プログラム５８は 、音声入力を記録しフィルタ処理するためのスタジオ環境を生成してマイクロソ フト社のウィンドウズを走行させるソフトウェアである。
拡張カード６０は、デジタル記録スタジオ５１に特有の機能を実現するための回 路を収容する。拡張カード６０はＰＣ５２の拡張スロットのどれか一つに挿入さ れる。これによって、ＰＣ５２（図３）は図１に示すホスト４０の役目を果たし 、システム、＜ス４４を介して拡張カード６０と交信し拡張カード６０を制御す る。
Ｘ　Ｉ　Ｌ　Ｉ　ＮＸ３０００　シリーズ１７１ＦＰＧＡＩ２１！、図１に示す 演算装置１０を内蔵している。演算装置１０は、ホストインターフェイス１８と 制御論理回路６８とデジタル信号処理器（ＤＳＰ）　７０　（図３に示す）とで 構成される。ＤＳＰ７０は、図１に示すように、ＲＩＳＣプロセッサ１４と再構 成可能命令実行部１６と、図示しないＦＰＧＡＩ２内の支援回路とで構成される 。図３に示すように、制御論理回路６８はメモリ７２に結合される。デジタル信 号処理器７０は、図１に示す構成と同様に、プログラムメモリ４２に結合される 。
制御論理回路６８は、拡張基板６ｏの音声入力部分６９の機能を制御する。この 基板は最大８個の音声入力チャネル７４を備えている。各チャネル７４は独自の 入力増幅器７６を備えている。
入力増幅器のプログラム可能利得７８は制御論理回路６８によって設定される。
入力増幅器７６の出力端子は、制御論理回路６８からのクロック８２で制御され る第１２等級アナログアライアシング防止フィルタ８０の入力端子に接続される 。アライアシング防止フィルタ８０の出力端子は、二重４−１マルチプレクサ（ ＭＵＸ）８６の８個のデータ入力端子８４のどれか一つに接続される。ＭＵＸ８ ６の選択線８８は制御論理回路６８によって制御される。この選択線８８を介し て、処理対象の音声入力チャネル７４が選択される。ＭＵＸ８６は二重１８ビｙ トアナログーデジタル（Ａ／Ｄ）変換器９０へ適宜の信号を配信する。Ａ／Ｄ変 換器９ｏはアナログ入力信号をデジタル形式に変換する。デジタル形式に変換さ れた信号はＤＳＰ７０へ転送される。ＤＳＰ７０は、プログラムを実行するＦＰ ＧＡＩ２内のＲＩＳＣプロセッサ１４とＦＰＧＡＩ２を再構成するＰＣ５２とを 組み合わせることによって適宜のデジタル信号処理機能を実行し、ＤＳＰ７０内 の再構成可能命令実行部１６がハードウェアを用いて高速に最も時間集約的な処 理を実行できるようにする。デジタル音声データに対するＤＳＰ７０によるフィ ルタ処理が完了すると、データは、システムバス４４を介してホストインターフ ェイス１８からシステムメモリ５４に書き込まれその後ハード駆動装置５６へ送 られる。このようにして、最大８チヤネルの実時間音声が図３のデジタル記録ス タジオ５１によって処理され格納される。制御論理回路６８は、中型インターフ ェイス９２を介して外部装置によって制御される点に注意を喚起する。中型イン ターフェイス９２は、音声機器用小型コンビニータ制御器用の業界標準インター フェイスである。この構成によって、デジタル記録スタジオ５１を外部キーボー ドなどの電子的に制御された機器によって遠隔制御することが可能になる。
デジタル記録スタジオ５１は、ハード駆動装置５６に格納された音声データを再 生するためのアナログ出力部９４を備えている。ハード駆動装置５６上のデジタ ル音声データは、システム特表千７−５０３８０４　（８） メモリ５４からシステムバス４４へ進みホストインターフェイス１８かうＤＳＰ ７０へ入る。ＤＳＰ７０はこのデータに基づいて動作する。その後、ＤＳＰ７０ は、１８ビット二重デジタルーアナログ（Ｄ／Ａ）変換器９６へ音声データを表 現する加工デジタル信号を出力する。ＭＵＸ９Ｂは、撮像防止フィルタ１０４ヘ アナログ信号１０ｏと１１０２を配信しその後左側音声出力端子１０６と右側音 声出力端子１０８へと配信する。これらの音声出力端子＋ＯＳと１０８からの出 力は外部増幅器を介してスピーカへ配信され、記録音声データが再生される。
８個の音声入力チャネルと２個の音声出力チャネルとを備えたデジタル記録スタ ジオ５１は、ユーザが応用プログラム５８を使って指示する通りに入力音声信号 をフィルタ処理にかけ合成する。応用プログラム５８は非常に複雑で数々の高度 な機能を提供するようなものでもよい。デジタル記録スタジオ５１は、ＰＣ５２ と拡張カード６０とで実現可能である。ＰＣ５２と拡張カード６０とは両方とも 比較的低コストの部品で構築される。
デジタル記録スタジオ５１のＦＰＧＡＩ２内の演算装置１０によって高水準の専 門化された機能性が得られるため、非常に複雑で高度なデジタル音声システムの 機能を非常に簡単に安価に実現できる。
本発明の別な実施例では、図４の演算装置５０に示すように、ＦＰＧＡＩ２Ａと １２Ｂの二つを疑似並列構成で使用する。
ＦＰＧＡ　Ｉ　２Ａと１２８は両方とも、図示のように、システムバス４４を介 して同一のホスト４０に結合される。また、各ＦＰＧＡ内のＲＩＳＣプロセッサ １４の内部構成は公称同一である。
ＦＰＧＡＩ２Ａと１２Ｂは疑似並列方式で作動する。従って、ＦＰＧＡＩ　２Ａ がホスト４ｏによって再構成されているときに、第二ＦＰＧＡ１２Ｂは複雑な処 理を実行しているということもある。このように、ホスト４０は多数の従属プロ セッサ１２Ａと＋２Ｂにアクセスするため、ホスト４０でのプログラム実行はＦ ＰＧＡを一つのみ備えた場合でも何等の制限を受けない。例えば、ＦＰＧＡＩ２ Ａがホスト４０の指令に従って処理を実行しているとき、第二ＦＰＧＡＩ２Ｂは 次の複雑な処理に合わせてホスト４ｏによって構成されているということも起こ る。このように、ＦＰＧＡＩ２Ａと１２Ｂは、どちらか一方が活動状態になると 他方が再構成されるという具合にホスト４ｏによって順次使用される。この構成 によれば、演算装置５０の実行をＦＰＧＡの再構成中も継続できる。延いては、 演算装置５０の速度を更に向上させることになる。言うまでもないが、図３の演 算装置５０においてＦＰＧＡを二つ以上使用することも可能である。
本発明について優先的実施例に鑑み説明してきたが、言うまでもないが、使われ ている用語は制限を与えるためではなく説明を行うために便宜上用いられたもの であり、本発明の広義な側面に基づき本発明の範囲と精神とから逸脱することな く添付の請求の範囲内で変更を加えることは可能である。
例えば、ＲＩＳＣプロセッサ１４が主コンピユータであって、ホスト４０が従属 コンビ二一夕となり指令に従ってＦＰＧＡＩ２を再構成するだけのものであって もよい。本発明の演算装置１０については、ＸＩＬＩＮＸ社製ＲＡＭ基盤ＦＰＧ Ａ１２内に実現されると述べてきたが、特定の用途のための専門制御回路を備え た特注半導体素子として実現してもよい。更に、ＥＥＦＲＯＭなどの他の技術の 開発士別の種類の再構成可能回路を利用することになった場合、　ＦＰＧＡは必 ずしもＲＡＭ基盤である必要はない。ホスト４０は、プログラムメモリ４２にア クセスしてもよいしＦＰＧＡＩ２内のＲＩＳＣプロセッサ１４が実際に実行する プログラムをプログラムメモリ４２に書き込むことにしてもよい。開示では再構 成可能命令実行部のみをＦＰＧＡＩ２の再構成中に変化させると述べたが、ＦＰ ＧＡＩ２内のＲＩＳＣプロセッサ１４やバスインターフェイス１８などの回路全 部をＦＰＧＡＩ２の再構成中に必要に応じて修正することは本発明の延長線上に 当たることとして明らかに可能である。

Claims (16)

    【特許請求の範囲】
  1. １．複数の入出力パッドと、複数の入出力ブロックと、複数のプログラム可能論 理ブロックと、前記入出力パッドと入出力ブロックと論理ブロックとを相互に接 続するための複数のプログラム可能配信資源と、前記入出力ブロックと論理ブロ ックと配信資源とをプログラムするためのプログラム手段とカら成る動的構成可 能ゲートアレイであって、前記プログラム手段は前記ゲートアレイに対して適宜 の動作モードを規定することを特徴とする動的構成可能ゲートアレイと、前記プ ログラム手段をプログラムすることによって前記ゲートアレイ内に実現されたマ イクロプロセッサと、前記プログラム手段をプログラムすることによって前記ゲ ートアレイ内に実現され、前記ゲートアレイの論理プロック内に存在するデータ の操作と演算とを実行するための前記マイクロプロセッサ手段に結合された再構 成可能命令実行手段と、 を組み合わせて構成される集積回路演算装置。
  2. ２．前記入出力ブロックは、前記論理ブロックと配信資源とへ複数の入力信号を 供給するための入力手段と、前記論理ブロックと配信資源とから前記入出力ブロ ックへ複数の出力信号を供給するための出力手段とで構成されることを特徴とす る請求の範囲第１項に記載の演算装置。
  3. ３．前記入力手段と出力手段とは前記プログラム手段をプログラムすることによ って前記ゲートアレイ内に実現されることを特徴とする請求の範囲第２項に記載 の演算装置。
  4. ４．前記マイクロプロセッサ手段は低減命令セットコンピュータ（ＲＩＳＣ）で 構成されることを特徴とする請求の範囲第１項に記載の演算装置。
  5. ５．前記プログラム手段はランダムァクセスメモリ（ＲＡＭ）で構成され、前記 プログラム手段は前記ＲＡＭにデータを書き込むことによってプログラムされる ことを特徴とする請求の範囲第１項に記載の演算装置。
  6. ６．前記プログラム手段用のＲＡＭはシフトレジスタで構成され、前記プログラ ム手段は前記シフトレジスタにデータを送ることによってプログラムされること を特徴とする請求の範囲第５項に記載の演算装置。
  7. ７．前記マイクロプロセッサ手段は低減命令セットコンピュータ（ＲＩＳＣ）で 構成されることを特徴とする請求の範囲第２項に記載の演算装置。
  8. ８．前記プログラム手段はランダムァクセスメモリ（ＲＡＭ）で構成され、前記 プログラム手段は前記ＲＡＭにデータを書き込むことによってプログラムされる ことを特徴とする請求の範囲第７項に記載の演算装置。
  9. ９．前記プログラム手段用のＲＡＭはシフトレジスタで構成され、前記プログラ ム手段は前記シフトレジスタにデータを送ることによってプログラムされること を特徴とする請求の範囲第８項に記載の演算装置。
  10. １０．複数の人出力パッドと、複数の入出力ブロックと、複数のプログラム可能 論理ブロックと、前記入出力パッドと入出力ブロックと論理ブロックとを相互に 接続するための複数のプログラム可能配信資源と、前記入出力ブロックと論理ブ ロックと配信資源とをプログラムするランダムアクセスメモリ（ＲＡＭ）プログ ラム手段とから成る動的構成可能ゲートァレイであって、前記ＲＡＭプログラム 手段は前記ゲートアレイに対して適宜の動作モードを規定することを特徴とする 動的構成可能ゲートアレイと、 前記プログラム手段をプログラムすることによって前記ゲートアレイ内に実現さ れた低減命令セットコンピュータ（ＲＩＳＣ）で構成されるマイクロプロセッサ と、前記ＲＡＭプログラム手段をプログラムすることによって前記ゲートアレイ 内に実理され、前記ゲートアレイの論理プロック内に存在するデータの操作と演 算とを実行するための前記マイクロプロセッサ手段に結合された再構成可能命令 実行手段と、 を組み合わせて構成される集積回路演算装置。
  11. １１．複数の入出力パッドと、複数の入出力ブロックと、複数のプログラム可能 論理ブロックと、前記人出力パッドと入出力ブロックと論理ブロックとを相互に 接続するための複数のプログラム可能配信資源と、前記入出力ブロックと論理ブ ロックと配信資源とをプログラムするランダムアクセスメモリ（ＲＡＭ）プログ ラム手段とから成る動的構成可能ゲートアレイ複数個であって、前記ＲＡＭプロ グラム手段は前記ゲートアレイに対して適宜の動作モードを規定することを特徴 とする複数の動的構成可能ゲートアレイと、前記ゲートアレイ内の前記ＲＡＭプ ログラム手段をプログラムすることによって前記ゲートアレイーつーつ内に実現 された低減命令セットコンピュータ（ＲＩＳＣ）で構成されるマイクロプロセッ サと、 前記論理ブロック内に存在するデータの操作と演算とを実行するための前記マイ クロプロセッサ手段に結合され、前記ゲートアレイ内の前記ＲＡＭプログラム手 段をプログラムすることによって前記ゲートアレイーっーつ内に実現された再構 成可能命令実行手段と、 を組み合わせて構成される演算システム。
  12. １２．複数の入出力パッドと、複数の入出力ブロックと、複数のプログラム可能 論理ブロックと、前記入出力パッドと入出力ブロックと論理ブロックとを相互に 接続するための複数のプログラム可能配信資源と、前記入出力ブロックと論理ブ ロックと配信資源とをプログラムするランダムアクセスメモリ（ＲＡＭ）プログ ラム手段とから成るランダムアクセスメモリ（ＲＡＭ）基盤動的構成可能ゲート アレイであって、前記ＲＡＭプログラム手段は前記ゲートアレイに対して適宜の 動作モードを規定することを特徴とする動的構成可能ゲートアレイと、 前記ゲートアレイ内に実現されて、前記ゲートアレイとインターフェイス手段に 結合された外部装置との間でのデータの交換を可能にするためのインターフェイ ス手段と、前記ＲＡＭプログラム手段をプログラムすることによって前記ゲート アレイ内に実現された低減命令セットコンピュータ（ＲＩＳＣ）で構成されるマ イクロプロセッサと、前記ＲＡＭプログラム手段をプログラムすることによって 前記ゲートアレイ内に実現され、前記ゲートアレイの論理ブロック内に存在する データの操作と演算とを実行するための前記マイクロプロセッサ手段に結合され た再構成可能命令実行手段と、 を組み合わせて構成される集積回路演算装置。
  13. １３．複数の入出力パッドと、複数の入出力ブロックと、複数のプログラム可能 論理ブロックと、前記入出力パッドと入出力ブロックと論理ブロックとを相互に 接続するための複数のプログラム可能配信資源と、前記入出力ブロックと論理ブ ロックと配信資源とをプログラムするプログラム手段とから成る動的構成可能ゲ ートアレイを提供する段階であって、前記プログラム手段は前記ゲートアレイに 対して適宜の動作モードを規定することを特徴とする段階と、前記プログラム手 段をプログラムすることによって前記ゲートアレイ内に実現されたマイクロプロ セッサ手段を提供する段階と、 前記プログラム手段をプログラムすることによって前記ゲートアレイ内に再構成 可能命令実行手段を実現する段階であって、前記再構成可能命令実行手段は前記 ゲートアレイの論理ブロック内に存在するデータの操作と演算とを実行するため の前記マイクロプロセッサ手段に結合されていることを特徴とする段階と、 前記プログラム手段をプログラムすることによって前記再構成可能命令実行手段 を再構成して前記再構成可能命令実行手段を変化させ、前記再構成可能命令実行 手段内のデータに対する処理が前記再構成の完了後に前記ゲートアレイ内の回路 によって実行されるようにする段階と、で構成される高速演算方法。
  14. １４．前記プログラム手段をプログラムすることによって前記再構成可能命令実 行手段を再構成しても、前記マイクロプロセッサは変化せずそのままの状態を保 つことを特徴とする請求の範囲第１３項に記載の方法。
  15. １５．複数の入出力パッドと、複数の入出力ブロックと、複数のプログラム可能 論理ブロックと、前記入出力パッドと入出力ブロックと論理ブロックとを相互に 接続するための複数のプログラム可能配信資源と、前記入出力ブロックと論理ブ ロックと配信資源とをプログラムするプログラム手段とから成る動的構成可能ゲ ートアレイ複数個を提供する段階であって、前記プログラム手段は前記ゲートア レイに対して適宜の動作モードを規定することを特徴とする段階と、前記プログ ラム手段をプログラムすることによって前記ゲートアレイーつーつ内に実現され たマイクロプロセッサ手段を提供する段階と、 前記プログラム手段をプログラムすることによって前記ゲートアレイーつーつ内 に再構成可能命令実行手段を実現する段階であって、前記再構成可能命令実行手 段は前記ゲートアレイの論理ブロック内に存在するデータの操作と演算とを実行 するための前記マイクロプロセッサ手段に結合されていることを特徴とする段階 と、 前記プログラム手段をプログラムすることによって前記再構成可能命令実行手段 を再構成して前記再構成可能命令実行手段を変化させ、前記再構成可能命令実行 手段内のデータに対する処理が前記再構成の完了後に前記ゲートアレイ内の回路 によって実行されるようにする段階と、前記ホスト手段が前記動的構成可能ゲー トアレイ複数個の中の第二ゲートアレイを動的に再構成している間に演算を実行 するように、前記動的構成可能ゲートアレイ複数個の中の第一ゲートアレイをプ ログラムする段階と、で構成される高速演算方法。
  16. １６．複数の入出力パッドと、複数の人出力ブロックと、複数のプログラム可能 論理ブロックと、前記入出力パッドと入出力ブロックと論理ブロックとを相互に 接続するための複数のプログラム可能配信資源と、前記入出力ブロックと論理ブ ロックと配信資源とをプログラムするランダムアクセスメモリ（ＲＡＭ）プログ ラム手段とから成る動的構成可能ゲートアレイ複数個であって、前記ＲＡＭプロ グラム手段は前記ゲートアレイに対して適宜の動作モードを規定することを特徴 とする複数の動的構成可能ゲートアレイと、前記ゲートアレイ内の前記ＲＡＭプ ログラム手段をプログラムすることによって前記ゲートアレイーつーつ内に実現 された低減命令セットコンピュータ（ＲＩＳＣ）で構成されるマイクロプロセッ サと、 前記論理ブロック内に存在するデータの操作と演算とを実行するための前記マイ クロプロセッサ手段に結合され、前記ゲートアレイ内の前記ＲＡＭプログラム手 段をプログラムすることによって前記ゲートアレイーっーつ内に実現された再構 成可能命令実行手段と、 前記複数の動的構成可能ゲートアレイに結合され、ホスト手段が前記複数の動的 構成可能ゲートアレイの中の第二ゲートアレイを動的に再構成している間に演算 を実行するように前記複数の動的構成可能ゲートアレイの中の第一ゲートアレイ をプログラムするためのホスト手段と、を組み合わせて構成される演算システム 。
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