JP4806009B2 - 構成可能な処理のための装置、及び方法 - Google Patents
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- 238000012545 processing Methods 0.000 title claims abstract description 47
- 238000000034 method Methods 0.000 title claims description 18
- 230000004044 response Effects 0.000 claims description 21
- 230000003068 static effect Effects 0.000 claims description 18
- 230000006870 function Effects 0.000 claims description 15
- 238000004590 computer program Methods 0.000 claims description 3
- 238000010977 unit operation Methods 0.000 claims description 3
- 230000000717 retained effect Effects 0.000 claims 1
- 239000013598 vector Substances 0.000 description 12
- 238000004422 calculation algorithm Methods 0.000 description 10
- 238000004364 calculation method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000001914 filtration Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000006399 behavior Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 101100083853 Homo sapiens POU2F3 gene Proteins 0.000 description 1
- 101100058850 Oryza sativa subsp. japonica CYP78A11 gene Proteins 0.000 description 1
- 101100352374 Oryza sativa subsp. japonica PLA3 gene Proteins 0.000 description 1
- 101150059175 PLA1 gene Proteins 0.000 description 1
- 102100026466 POU domain, class 2, transcription factor 3 Human genes 0.000 description 1
- 102100026918 Phospholipase A2 Human genes 0.000 description 1
- 101710096328 Phospholipase A2 Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007620 mathematical function Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920000747 poly(lactic acid) Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F15/00—Digital computers in general; Data processing equipment in general
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- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30036—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations
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- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units
- G06F9/3893—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator
- G06F9/3895—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator for complex operations, e.g. multidimensional or interleaved address generators, macros
- G06F9/3897—Concurrent instruction execution, e.g. pipeline, look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator for complex operations, e.g. multidimensional or interleaved address generators, macros with adaptable data path
Description
102 命令メモリ
104 データメモリ
108 命令バス
109 アドレスバス
110 命令フェッチ及びデコード回路
111 アドレスバス
112 レジスタファイル
113 制御バスシステム
115 オペランドバスシステム
118 ロード/ストアユニット
120 固定実行ユニット
121 データメモリ104への連結部
122 データメモリ104からの連結部
126 構成可能な実行ユニット
128 結果バス
202〜208 演算器モジュール
202 乗算演算器
204 ALU演算器
206 記憶演算器
208 シフト/並び替え演算器
210 プログラム可能なルックアップテーブル
224 オペランド
225 フィードバックバス
230 構成可能な演算器ステージ
240 入力クロスバー相互接続装置
242 オペランド入力バス
249 擬似的な静的制御情報(PSCI)
250 出力クロスバー相互接続装置
277 演算器構成情報
279 演算器に対する制御入力信号
281 演算器モジュール202〜208からの制御出力信号
290 構成可能な実行ユニット126の最終出力結果
300 PSCI設定値命令
302 第1のOPコード部分
303 第2のOPコード部分
304 命令の残り
400 命令
410 第1のOPコード部分
415 第2のOPコード部分
420 第3のOPコード部分(演算器構成情報)
430 オペランド
Claims (26)
- 構成可能な実行ユニット(126)であって、
1つの演算器モジュール、または各演算器モジュールが、データ処理命令において示された入力オペランドを受け取るように接続可能であり、前記データ処理命令によってマルチビットのオペランド値の処理のレベルで動的に構成されることが可能である演算器モジュール(202〜208)と、
(i)前記データ処理命令のOPコード部分から判定された動的な構成情報(277)、及び(ii)前記演算器モジュールが提供する1つ以上の制御出力信号(281)を受け取るように接続可能であると共に、命令毎を基準として前記演算器モジュールを動的に構成するために、前記動的な構成情報(277)を、前記1つ以上の制御出力信号(281)と一緒に、前記構成可能な演算器モジュールの機能及び/または動作の特徴を定義する演算器構成設定値(279)に変換するように動作可能であるプログラマブルロジックアレイとして実施されたプログラム可能なルックアップテーブル(210)と
を備え、
少なくとも1つの構成可能な演算器モジュールが、前記演算器モジュールの機能及び/または動作を調整するように、前記演算器構成設定値によって動的に構成可能である
ことを特徴とする構成可能な実行ユニット。 - 前記プログラム可能なルックアップテーブルが、カスケード接続されたプログラマブルロジックアレイを備える
ことを特徴とする請求項1に記載の構成可能な実行ユニット。 - 前記実行ユニットが、擬似的な静的制御情報によって少なくとも一部分が定義された接続性を有する構成可能なスイッチング構造を備える
ことを特徴とする請求項1に記載の構成可能な実行ユニット。 - 前記構成可能なスイッチング構造が、
構成可能な演算器モジュールの前段に接続された構成可能な入力相互接続手段と、
構成可能な演算器モジュールの後段に接続された構成可能な出力相互接続手段と
の内の1つ以上を備えることを特徴とする請求項3に記載の構成可能な実行ユニット。 - 前記構成可能なスイッチング構造が、
構成可能な演算器モジュールの前段に接続された構成可能な入力相互接続手段と、
構成可能な演算器モジュールの後段に接続された構成可能な出力相互接続手段と
を備えることを特徴とする請求項4に記載の構成可能な実行ユニット。 - 1つ以上の構成可能な演算器モジュールの1つ以上の出力信号が、前記構成可能な入力相互接続手段に接続される
ことを特徴とする請求項5に記載の構成可能な実行ユニット。 - 少なくとも1つの構成可能な演算器モジュールが、所定の部類の操作を支援するために、ハードウェアに組み込まれると共に、一般的な操作の部類の中で演算器機能及び/または演算器動作を調整するように、前記演算器構成設定値によって動的に構成可能である
ことを特徴とする請求項1に記載の構成可能な実行ユニット。 - 前記構成可能な演算器モジュールが、構成可能なシフト及び/または並び替えの機能性を有するモジュールを備える
ことを特徴とする請求項1に記載の構成可能な実行ユニット。 - 1つ以上の構成要素が、動的な構成情報を伝送する命令とは独立して提供された擬似的な静的制御情報を備える
ことを特徴とする請求項1に記載の構成可能な実行ユニット。 - 1つ以上の構成要素が、構成設定値命令によって確立された擬似的な静的制御情報を備える
ことを特徴とする請求項9に記載の構成可能な実行ユニット。 - 1つ以上の動的に構成可能な演算器モジュールが、データ処理命令において提供された構成情報を用いて構成可能である
ことを特徴とする請求項1に記載の構成可能な実行ユニット。 - データ処理命令において提供された構成情報を用いて構成可能である複数の動的に構成可能な演算器モジュールを備えると共に、
使用時に、前記構成情報に従う演算器構成が、前記データ処理命令において示されるオペランドに作用する
ことを特徴とする請求項1に記載の構成可能な実行ユニット。 - データ処理命令において提供された構成情報を用いて構成可能である1つ以上の動的に構成可能な演算器モジュールを備えると共に、
使用時に、前記構成情報に従う演算器構成が、その後の命令において示されるオペランドに作用する
ことを特徴とする請求項1に記載の構成可能な実行ユニット。 - 結果を出力する前に、単一の命令に応答して、オペランドに対して順次的な2つ以上の構成可能な操作を選択的に実行することができる
ことを特徴とする請求項1に記載の構成可能な実行ユニット。 - 前記構成可能な演算器モジュールの内の1つ以上が、SIMD操作を支援する
ことを特徴とする請求項1に記載の構成可能な実行ユニット。 - 乗算、算術論理、記憶、シフト及び/または並べ替えの演算器モジュールの部類の内の1つ以上の演算器モジュールを備える
ことを特徴とする請求項1に記載の構成可能な実行ユニット。 - 前記プログラム可能なルックアップテーブルが、キャリーイン信号;マルチプレクサ選択信号;協定可能入力信号;オーバフロー設定値;及び演算器モジュールの他の適当な入力信号の内の1つ以上の中から選択された演算器構成設定値を生成する
ことを特徴とする請求項1に記載の構成可能な実行ユニット。 - 前記制御出力信号が、オーバーフロー表示;FIFOフル信号;算術比較のブール結果;演算器モジュールの他の適当な出力信号から選択された1つ以上を備える
ことを特徴とする請求項1に記載の構成可能な実行ユニット。 - 前記プログラム可能なルックアップテーブルが、擬似的な静的制御情報を含む
ことを特徴とする請求項1に記載の構成可能な実行ユニット。 - データ処理命令によってマルチビットのオペランド値の処理のレベルで動的に構成されることが可能である演算器モジュール(202〜208)を備えた構成可能な実行ユニットを操作する方法であって、
入力オペランドを示すと共にOPコード内に構成情報(277)を含む前記データ処理命令を復号化する段階と、
プログラマブルロジックアレイとして実施されたプログラム可能なルックアップテーブルに、(i)前記データ処理命令の前記OPコード部分から判定された動的な構成情報(277)、及び(ii)前記演算器モジュールが提供する1つ以上の制御出力信号(281)を供給し、前記プログラマブルロジックアレイが、前記構成情報(277)を、前記1つ以上の制御出力信号(281)と一緒に、少なくとも1つの構成可能な演算器モジュールに対する演算器構成設定値(279)に変換する段階と、
その結果、前記演算器モジュールの機能及び/または動作の特徴が、命令毎を基準として選択的に調整可能であるように、前記少なくとも1つの構成可能な演算器モジュールに、前記演算器構成設定値(279)を供給する段階と
を含むことを特徴とする方法。 - 一連の2つ以上の操作が、前記命令に応答して直列に実行される
ことを特徴とする請求項20に記載の方法。 - 2つ以上の操作が、前記命令に応答して並列に実行される
ことを特徴とする請求項20に記載の方法。 - 前記命令に応答して、直列操作と並行操作の結合が実行される
ことを特徴とする請求項20に記載の方法。 - 複数の直列操作及び/または並列操作が前記命令に応答して実行されると共に、操作の間か、または構成可能な実行ユニットから結果貯蔵場所に出力される前に、少なくとも1つの中間結果が記憶演算器モジュール内に保持される
ことを特徴とする請求項20に記載の方法。 - 複数の直列操作及び/または並列操作が前記命令に応答して実行されると共に、操作の間か、または構成可能な実行ユニットから結果貯蔵場所に出力される前に、中間結果が、シフトか、または並び替えされる
ことを特徴とする請求項20に記載の方法。 - 請求項20に記載の方法を実行するためのプログラムコード手段を備える
ことを特徴とするコンピュータプログラム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/122,385 | 2005-05-05 | ||
US11/122,385 US8966223B2 (en) | 2005-05-05 | 2005-05-05 | Apparatus and method for configurable processing |
PCT/GB2006/001629 WO2006117562A1 (en) | 2005-05-05 | 2006-05-04 | Apparatus and method for configurable processing |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008541216A JP2008541216A (ja) | 2008-11-20 |
JP4806009B2 true JP4806009B2 (ja) | 2011-11-02 |
Family
ID=36659717
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008509504A Expired - Fee Related JP4806009B2 (ja) | 2005-05-05 | 2006-05-04 | 構成可能な処理のための装置、及び方法 |
Country Status (10)
Country | Link |
---|---|
US (2) | US8966223B2 (ja) |
EP (1) | EP1877896B1 (ja) |
JP (1) | JP4806009B2 (ja) |
KR (1) | KR20080015836A (ja) |
CN (1) | CN101218560B (ja) |
AT (1) | ATE504037T1 (ja) |
CA (1) | CA2606558A1 (ja) |
DE (1) | DE602006021000D1 (ja) |
TW (1) | TWI439928B (ja) |
WO (1) | WO2006117562A1 (ja) |
Families Citing this family (37)
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- 2006-05-04 WO PCT/GB2006/001629 patent/WO2006117562A1/en active Application Filing
- 2006-05-04 KR KR1020077028459A patent/KR20080015836A/ko not_active Application Discontinuation
- 2006-05-04 AT AT06727002T patent/ATE504037T1/de not_active IP Right Cessation
- 2006-05-04 JP JP2008509504A patent/JP4806009B2/ja not_active Expired - Fee Related
- 2006-05-04 DE DE602006021000T patent/DE602006021000D1/de active Active
- 2006-05-04 EP EP06727002A patent/EP1877896B1/en active Active
- 2006-05-04 CA CA002606558A patent/CA2606558A1/en not_active Abandoned
- 2006-05-04 CN CN2006800245248A patent/CN101218560B/zh active Active
- 2006-05-05 TW TW095116018A patent/TWI439928B/zh active
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- 2011-03-11 US US13/045,708 patent/US8671268B2/en active Active
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Also Published As
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---|---|
US8671268B2 (en) | 2014-03-11 |
CN101218560A (zh) | 2008-07-09 |
EP1877896A1 (en) | 2008-01-16 |
EP1877896B1 (en) | 2011-03-30 |
US20110161640A1 (en) | 2011-06-30 |
US8966223B2 (en) | 2015-02-24 |
US20060253689A1 (en) | 2006-11-09 |
KR20080015836A (ko) | 2008-02-20 |
JP2008541216A (ja) | 2008-11-20 |
ATE504037T1 (de) | 2011-04-15 |
CN101218560B (zh) | 2012-06-06 |
WO2006117562A1 (en) | 2006-11-09 |
DE602006021000D1 (de) | 2011-05-12 |
CA2606558A1 (en) | 2006-11-09 |
TW200707280A (en) | 2007-02-16 |
TWI439928B (zh) | 2014-06-01 |
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Legal Events
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140819 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
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|
R350 | Written notification of registration of transfer |
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|
LAPS | Cancellation because of no payment of annual fees |