JPH07500720A - ０〜１００％のデューティーサイクルの、変圧器によって絶縁されたｆｅｔ駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ０〜１００％のデユーティ−サイクルの、変圧器によって絶縁されたＦＥＴ駆動 回路匡」ＬＬｆｌｌ用づ辷野 本発明はトランジスタ駆動回路に関し、特に、０〜１００％のデユーティ−サイ クルのパルス幅変調された（ＰＷＭ）信号でのトランジスタの駆動に関する。

Ａ來−ｑ且浦 電力用電界効果トランジスタ（ＦＥＴ）デバイス（例えば、金属酸化膜半導体Ｆ ＥＴ、ＭＯＳＦＥＴ）が、例えばモータや変圧器などの負荷に供給される電力を 制御するために用いられている。制御方法としては、Ｐ　Ｗ　Ｍまたは１、ある 形式のパルス変調が用いられている。この方法は、線形導通領域での電力を員失 を最小にするために、電力用デバイスが迅速にオン、オフされることを必要とす る。電力用ＭＯ５ＦＥＴは、高いスイッチング速度と、少ない導通時の損失と、 低い駆動電力と、高い電力処理能力を有するので、この用途に適している。

全範囲（０〜１００％）に亘る電力制御を提０（するためには、電力用デバイス か、０〜１００％の任意のデユーティ−サイクル（ＯＮ時間のＯＮ＋ＯＦＦ時間 に対する割合）で駆動されなければならない。

電力用ＦＥＴは、高電圧回路内または電源ラインの高電圧側に直接配置されてい るので、ＦＥＴ用の駆動回路は、ＦＥＴとマイクロプロセッサまたは離散デジタ ル論理のような制御回路との間に電気的な絶縁を提供しなければならない。２つ の一般的な電気的な絶縁駆動技術は、フォトカプラ及び変圧器である。フォトカ プラ駆動器は、制御回路と電力デバイスとの間の電気的な絶縁を提供するために フォトカブラを用いる。制御回路は、フォトカブラ内の発光ダイオード（Ｌ　Ｅ 　Ｄ　）を駆動し、発生した光子が絶縁された出力トランジスタ内に電流を発生 させ、この電流が増幅されてＦＥＴを駆動するために用いられる。

フォトカブラの主な欠点は、出力トランジスタか電源を必要とすることである。

従って、ＦＥＴ回路の基準電圧となる絶縁された電圧が提供されなければならず 、新たな絶縁の問題か生ずる。更に、異なる回路内の複数の駆動回路は、複数の 絶縁された電源を必要とする。加えてフォトカプラは時間が経過するに従って入 力電流と出力電流との利得が減少する経時効果を受けるので、長時間に亘って性 能を保証するためには、過剰な駆動電流が必要となる。

一方、変圧器によって結合された駆動回路は、電気的な絶縁を提供するために、 概ね小型のパルス変圧器を用いている。制御回路は変圧器の一次側を駆動し、二 次側は電カフ１１　Ｆ　Ｅ　Ｔに接続されている。この方法は早いスイッチング 時間を生み出すが、しかし大きな欠点をも有する。制御入力のデユーティ−サイ クルが変化したとき、変圧器の電圧と時間の積か一定であるために、二次側の駆 動電圧の振幅が変化する。この結果、ＦＥＴの駆動電圧は一定ではなくなり、利 用可能な制御範囲は、０〜１００％よりもかなり狭いものになる。

このような限定を改めるための技術が存在するか、しかしより多くのハードウェ アを必要とし、かつ他の問題を有する。そのような技術の１つは、変圧器からの 一方の極性のパルスによってＦＥＴをターンオンし、もう一方のｔ＝ｍ性の他の パルスによってＦ　Ｅ　Ｔをターンオフするものである。

ＦＥＴのゲートの静電容■は、駆動パルス間に電荷を保存するために用いられ、 これによって、０〜１００％のデユーティ−サイクルの制御か達成され、振幅の 一定な駆動電圧がＩＮ供される。この技術の欠点は、追加された回路が複雑であ ること以外に、パルスを発生していないときに、ゲート回路のインピーダンスが 高いということである。このため、ＦＥＴのゲートに結合されたノイズによって 、ＦＥ′ｒか誤ってオンまたはオフし、故障の原因となる。

更に、ブノンユプルトランジスタ駆動技術が、振幅の一定な駆動電圧を提供する が、しかし最大のデユーティ−サイクルか５０％に限定される。

兄Ｊ］□の」Ｗ示 本発明の目的は、０〜１００の％の範囲のデユーティ−サイクルを備えたＰＷＭ 信号によって、ＦＥ′「または他の形式のトランジスタ（例えばバイポーラトラ ンジスタ）を駆動するための回路設備を提供し、そのようなトランジスタによっ て、モータまたは変圧器などの負荷に０〜１００％の範囲の電力を供給すること である。

本発明に基づけば、変圧器は、ＦＥＴのような電力デバイスから制御回路を絶縁 し、この制御回路はイネーブルされたとき変圧器の一次側にクロック信号を提供 するためのタロツクジェネレータを含み、ＰＷＭ信号は、クロックジェネレータ に対して変圧器の一次側へのクロック信号の提０％を選択的にディスエーブルし 、変圧器の二次側は、クロック信号の全波整流された信号を提供するための全波 センタタップ構造の回路に接続され、全波整流されたクロック信号は、クロック 信号か変圧器の一次側に提供されるようにクロックンエネレータがイネーブルさ れたときＦＥＴを夕、−ンオンするためにＦＥＴに供給される第１のレベルの比 較的一定なりＣ電圧信号であり、センタタップ構造は、ＰＷＭ人力かクロックジ ェネレータに対して変圧器の一次側へのクロック信号の提供をディスエーブルし たときに、ＦＥＴをターンオフさせるべくＦＥＴに加えられる第２のレベルの比 較的一定のＤＣ電圧信号を提供する。

ＦＥＴを駆動するための０〜１００％のデユーティ−サイクルは、本発明によっ て、クロック信号及びＰＷＭ人力と、変圧器の二次側の全波センタタップ構造と の組合せによって達成される。即ち、デユーティ−サイクルのオン時間は、クロ ックンエネレータが変圧器の一次側にクロック信号を提供するべくイネーブルさ れる時間によって決定される。更に、デユーティ−サイクルのオフ時間は、クロ ックジェネレータが変圧器の一次側にクロック信号を提供することをＰＷＭ入力 によってディスエーブルされる時間によって決定される。

本発明は、制御回路とＦ　Ｅ　Ｔとの間の入力と出力との比較的高程度の絶縁と 、比較的速いスイッチング速度（１０μ秒未満）と、０〜１００％のデユーティ −サイクル制御と、少ない部品数及び低い消費電力と、良好なノイズに対する耐 性のための低い駆動インピーダンスと、デユーティ−サイクルによって変化する ことかなくかつＴＴＬ／ＣＭＯ８論理素子に対して適合性のあるＦＥＴのＤＣ電 圧駆動レベルとを提供するという利点がある。更に、絶縁された電源を必要とし ないので、プリント回路基板のスペースを節約する。

本発明のこれらの目的及び他の目的、特徴及び利点は、添付の図面に例示された 本発明の好適な実施例の詳細な説明によってより一層明らかにされる。

図面の簡単な説明 第１図は、本発明に基づく回路の模式図である。

第２図は、回路か追加された第１図の回路の模式図である。

木λ割−炎ｙ−施ｊるためＱ−最１立形１第１図には、ライン１２のクロック信 号ＣＬＫか、デュアルフリップフロップまたはｒ１２ラッチ１４の各段のクロッ ク人力に人力されている。フリップフロップ１４は、Ｍｏｔｏｒｏｌａ社または Ｎａｔｉｏｎａｌ　Ｓｅｍ１ｃ。

ｎｄｃｔｏｒ社によって提供されたモデル７４８　Ｃ７４と等しいＣＭＯＳデバ イスである。クロックは、例えばゲートアレイによって実施されたＩｆ御回路１ ５によって提供される。制御回路１５は、例えばマイクロプロセッサまたは離散 デジタル論理によって形成されている。制御回路からの第２の信号ＰＷＭは、フ リップフロップの各段のクリア入力に接続されたライン１６に提供されている。

フリップフロップは２つの回路によって分周器として構成され、ライン１８及び ２０に２つの方形波信号の出力を提供する。ＰＷＭ信号が論理高のとき、フリッ プフロップの出力は等しい周波数とデユーティ−サイクル（５０％）を有し、そ の位相が互いに１８０’ずれている。ＰＷＭが論理低のとき、両方のフリップフ ロップ出力はスイッチングを停止し、かつ論理低である。

ライン１８及び２０の２つのフリップフロップの出力は、二重バッファ２２に提 供され、二重バッファ２２は、ライン２４及び２６に電流増幅された信号を提供 する。バッファ２２は、印加されたフリップフロップの出力信号を反転するかま たは反転しない。バッファ出力２４及び２６は、概ね十■（即ちバッファの電源 電圧）からＯＶ（グランド）の範囲にある。しかし、本発明の最も広い技術的視 点内では、必ずしもバッファが利用されないということか理解されるへきである 。ハソフ７の利ＪＴｉは厳密にその用途に依存するものであり、フリップフロッ プの出力信号を、以下に詳しく説明される本発明の回路の他の部分へインクフエ ’−スする可能な方法の１つの例としてバッファが例示されている。

バッファの出力は、キャパシタンス２８及び第１抵抗３０を通して、パルス変圧 器３４の一次巻線３２へ加えられている。変圧器３４の二次巻線３６は、余波セ ンタタップ整流器として構成された２つのダイオード３８及び４０を通して接続 されている。グイオートのカソードは共通に接続され、かつ信号線４２によって ＭＯ３ＦＥＴ４６のゲー）　（Ｇ）４４に接続されている。変圧器のセンタタッ プは１、ライン４８によってＭＯＳＦＥＴのソース（Ｓ）５０に接続されている 。ＭＯＳＦＥＴは、負荷例えばモータまたは変圧器（図示されていない）なとの 負荷への電力をスイッチするために用いられる装置の例として示されている。第 ２抵抗５２は、ゲート４４とソース５０との間に接続されている。

第１抵抗３０は、変圧器の巻線の静電容量と負荷の静電容量とによってもたらさ れる一次巻線３２のピーク電流を制限する。第１低抗の値は、その値か小さいは とＭ　ＯＳ　ＦＥＴのターンオン時間か短くなるというようにＭＯＳＦＥＴのタ ーンオン時間に影響する。試験用の回路では、５００Ωの７１Ｑか１．５μ秒の ターンオン時間を達成する。第１抵抗の値はまた、第２抵抗５２と共に抵抗性の 分圧器を形成することによってＭＯＳＦＥＴのゲートを駆動する電圧に影響を及 ぼす。

静電容量２８は、ＤＣ電流が一次巻線３２へ流れ込むことを防ぐことによって、 変圧器の鉄心の磁気飽和を防止する。磁気飽和は、バッファの出力信号２４及び ２６の振幅に大きな不平衡か存在するときに発生する。静電容量の典型的な値は ０．　１μＦである。フリップフロップの出力信号１８及び２０の周波数での静 電容量２８のインピーダンスは、第１抵抗３０のインピーダンスよりも低い値に 保持されなければならない。

変圧器３４は、フリップフロップ１４とＭＯ３ＦＥＴ４６との間の電気的な絶縁 を提供し、かつ変圧器の一次巻線での電圧レベルをステップ状に上下させる。消 費電力を減少するためには、変圧器の励磁電流が比較的低い値（試験回路では５ ．０ｍＡ以下）に抑えられなければならない。

ダイオード３８及び４０は、典型的には一般的に入手可能なモデルｌＮ４１４８ のファーストリカバリー型である。

ダイオードは、変圧器の二次巻線３６の方形波出力を整流し、ＭＯＳ　Ｆ　ＥＴ をオンさせるために比較的一定なＭＯ３Ｆ　Ｅ　Ｔのケート駆動ＤＣ電圧をライ ン４２に発生する。バッファの上昇及び下降時間またはゲートの遅れによって引 き起こされたこの電圧の如何なる１−ルノプアウト（ｔ［！Ｅね１／１０ナノ秒 の持続時間）も、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔの入力ゲート静電容量によってフィルタ される。

ＭＯ３ＦＥＴゲートの静電容量を放電することによって、フリップフロップへの ＰＷＭ人力が論理低となったとき、第２抵抗５２はＭＯＳＦＥＴをターンオフさ せる。更に、第２抵抗は、第１抵抗３０と共に分圧器を形成することによって、 ゲート４４に印加された駆動電圧に影響を及はす。

速度と電力のトレードオフは、第２抵抗の値を選択することによって決定される 。高い抵抗値（５にΩ前後）は、ＭＯＳ　Ｆ　Ｅ　Ｔの比較的遅いターンオフ時 間を生み出すが、しかしＭＯＳ　Ｆ　ＥＴをターンオンさせるために２．０ｍＡ のみの電流しか必要としない。抵抗の値を低くすることによって、ＭＯＳＦＥＴ のターンオフ時間が短縮されるが、し、かし第１電源＋Ｖからのより多くの電流 が必要とされる。

試験回路では、第２抵抗の値は２にΩであり、ＭＯＳＦＥＴのターンオフ時間か ４０μ秒となった。分圧器全体の消費電力は、フリップフロップの人力のＣＬＫ 信号１２の周波数が１００　ｋ　Ｈｚであり、ＰＷＭ人力信号の周波数が５　ｋ 　ｌＩ　ｚのとき、１２５．０ｍＷとなった。

Ｍ　ＯＳ　Ｆ　ＩＥ　Ｔのターンオン及びターンオフ時間は、第１抵抗及び第２ 　ｌｉｔ　’ｔｒＬＯ値のみによって決定されるものではなく、Ｍ　ＯＳ　Ｆ　 ＩＥ　Ｔのゲート全体の静電容量と、ミラー効果のために、ＭＯＳＦＥＴのドレ イン（Ｄ）５４とソースとの間の電圧の振幅とによって決定される。

ＭＯＳＦＥＴのターンオフ時間は、第２図に示されたアクティブターンオフ回路 を追加することによって非常に短縮される（１０μ秒以下）。第１図の要素以外 に追加された要素は、第３ダイオード６０とＰＮＰバイポーラトランジスタ６２ である。追加された回路は、必要とされる駆動電力を増加させるものではない。

本発明の動作は、例示によって十分理解される。制御回路１５は、概ね１００〜 ２００　ｋ　Ｈｚの高い周波数の方形波ＣＬＫ信号１２を提供する。高い周波数 は必要とされる変圧器の寸法を減少させる。フリップフロップ１４は、この信号 を２つに分割し、２つの位相のずれた出力をバッファ２２に提供し、次に変圧器 の一次側３２へ提供する。制御回路は、論理高のＰＷＭ信号１６をｔ是供する。

２つのダイオーＦ３８及び４０は、変圧器の二次側３６での方形波を整流し、Ｍ Ｏ３ＦＥＴ４６のゲート４４へＩ）　Ｃ電圧を提供する。ＦＥＴ駆動電圧の振幅 は、バッファの電源電圧と、変圧器の巻数比と、抵抗の比によって決定される略 一定な値である。次にＭＯ３ＦＥＴがターンオンし、所望の負荷装置（例えばモ ータまたは変圧器）に電力を供給する。

制御回路がＰＷＭ人力信号を論理低としたときに、フリップフロップの２つの出 力がディスエーブルされかつ両方の出力が論理低となる。こうして、変圧器の一 次側にはＯ■の電圧か加えられるので、変圧器の二次側及びＭＯＳＦＥＴのゲー トにはＯ■の電圧か存在するとになる。ＭＯＳＦＥＴがターンオフし、所望の装 置には電力が供給されなこれまでの説明から、ＰＷＭ入力の論理レベルはＭＯＳ ＦＥＴによってスイッチングされる電力を制御するので、ＰＷＭ信弓のデユーテ ィ−サイクルは、ＭＯ５ＦＥＴデバイスのデユーティ−サイクルと等しいという ことがわかる。

更に、比較的一定なりＣ電圧かＭＯＳＦＥＴをターンオンさせるためにＭＯＳＦ ＥＴのゲートに印加されるので、デユーティ−サイクルを０〜１００％の全体に 亘って制御することか可能となり、本発明の回路か従来技術の変圧器駆動回路の 欠点を解消する。

これまでの説明では、本発明に基づく駆動されるへき電力素子かＭＯＳＦＥＴで あるとして説明されてきた。しか、　し、本発明の技術的視点を逸脱することな しに、そのようＩｊデバイスとして、ＮまたはＰチャネルＭＯ３ＦＥＴ、絶縁ケ ート型ハイボーラトランンスタ（ｆＧＩ３Ｔ）のような同様のデバイスまたはＦ ＥＴを用いることも可能である。

そのデバイスは、より大きいターンオンＮ　流をＩＮ（Ｊ（−Ｌ、かつより低い スイッチング速度を提供するために変型されなければならない回路に用いられる 素子としてハイポーラトランンスタを有することもある。

史に、クロック信号ＣＬＫ及びＰ　Ｗ　Ｍ信号は、ゲートアレイに存在する公知 の回路によって提供されるものとして説明されてきた。しかし、第１図及び第２ 図の回路の一部または全体もまた、所望に応じて、当業者によってゲートアレイ 上で実施することもできる。逆に、第１図及び第２図の回路て用いられるＣＬＫ 及びＰ　Ｗ　Ｍは、プリント基板−にに配置されたディスクリートな回路によっ て提供されることも可能である。本発明の第１図及び第２図の回路をどこに設け るかは、任意に定めることができる。

クロック信号はデュアルフリシブフロノブによって発生させられるものとして例 示されてきた。しかしこの構成は１つの例であって、クロック信号を容易にディ スエーブルするための手段と共にクロック信号を発生する任意の他の方法か、本 発明の広範囲に及ぶ技術的視点を逸脱することなしに使用される。

本発明か、本発明の好適な実施例に関して例示され説明されたが、実８１！ｉρ ｊの形式及びｍ部に於ける上述された及びその他の様々な変型、省略、及び追加 が、本発明の真髄及び技術的視点を逸脱することなしに実施可能なことは当業者 には明らかである。

補正書の翻訳文提出書 （特許法第１８４条の８） 平成５年１２月１７日

Claims (12)

【特許請求の範囲】
1. １．選択された周波数を有する反復性の時間変化するクロロック信号を提供し、 かつ２進論理状態を備えたディスエーブル信号を提供するための制御手段と、前 記クロック信号と前記ディスエーブル信号に応答し、前記ディスエーブル信号が 前記２進論理状態の第１状態のときに、対応する一対の信号ラインに互いに１８ ０°位相のずれた関係にある一対の方形波信号を提供し、前記ディスエーブル信 号が前記２進論理状態の第２状態のときに、前記対応する一対の信号ラインの各 々に一定のＤＣ電圧信号を提供するためのクロック手段と、 前記対応する一対の信号線の第１の信号ラインがその第１端子に接続され、かつ 前記対応する一対の信号ラインの第２の信号ラインがその第２端子に接続された 一次巻線と、二次巻線とを備えた変圧器と、 前記変圧器の前記二次巻線に接続され、前記一対の方形波信号を整流し、前記整 流の結果として第１レベルの整流されたＤＣ電圧信号を提供し、かつ前記ディス エーブル信号が前記２進論理状態の前記第２状態のときに、第２レベルの前記整 流されたＤＣ電圧信号を提供する全波整流手段と、 前記整流されたＤＣ電圧信号が前記第１のＤＣ電圧レベルのとき電流を導通させ 、かつ前記整流されたＤＣ電圧信号が前記第２のＤＣ電圧レベルのとき電流を導 通させないトランジスタ手段とを有することを特徴とする装置。
2. ２．前記対応する一対の信号ラインと前記変圧器の一次巻線の前記端子との間に 接続され、前記一対の方形波信号と前記一対の一定のＤＣ電圧信号との電流レベ ルを増幅するバッファ手段を更に有することを特徴とする請求項１に記載の装置 。
3. ３．前記トランジスタ手段が、金属酸化膜半導体電界効果トランジスタデバイス からなることを特徴とする請求項１に記載の装置。
4. ４．前記トランジスタ手段が、電界効果トランジスタデバイスからなることを特 徴とする請求項１に記載の装置。
5. ５．前記トランジスタ手段がバイポーラトランジスタデバイスからなることを特 徴とする請求項１に記載の装置。
6. ６．前記全波整流手段が一対のダイオードを有し、前記一対のダイオードの第１ ダイオードのアノード端子が前記変圧器の二次巻線の第１端子に接続され、前記 一対のダイオードの前記第１ダイオードのカソード端子が、前記トランジスタ手 段の第１端子に接続され、前記一対のダイオードの第２ダイオードのアノード端 子が、前記変圧器の二次巻線の第２端子に接続され、前記一対のダイオードの前 記第２ダイオードのカソード端子が、前記トランジスタ手段の前記第１端子に接 続されていることを特徴とする請求項１に記載の装置。
7. ７．前記クロック信号が方形波信号からなることを特徴とする請求項１に記載の 装置。
8. ８．前記クロック手段が前記クロック信号に応答する一対のフリップフロップか らなることを特徴とする請求項１に記載の装置。
9. ９．制御回路を電力用デバイスから絶縁し、前記電力用デバイスのターンオン／ ターンオフ動作を０％から１００％の全体の範囲に亘って行うようにするための 装置であって、ディスエーブル信号が第１の２進論理状態のとき、互いに反転し た位相関係にある一対の方形波信号を対応する一対の信号ラインに提供し、前記 ディスエーブル信号が第２の２進論理状態のとき、前記対応する一対の信号ライ ンの各々に一定のＤＣ電圧レベルを提供する手段と、前記対応する一対の信号ラ インの第１の信号ラインがその第１端子に接続され、前記対応する一対の信号ラ インの第２の信号ラインがその第２端子に接続された一次巻線と、二次巻線とを 備えた変圧器と、 前記変圧器の前記二次巻線に接続され、前記一対の方形波信号を整流し、前記電 力用デバイスを通して電流を流すべく前記電力用デバイスをターンオンさせるた めに第１のＤＣ電圧レベルの一定のＤＣ電圧信号を提供し、前記電力用デバイス を通って電流が流れることを防止するために、前記電力用デバイスをターンオフ させるべく前記ディスエーブル信号が前記２進論理状態の前記第２の状態のとき に、第２のＤＣ電圧レベルの前記一定のＤＣ電圧信号を提供する全波整流手段と を有することを特徴とする装置。
10. １０．前記対応する一対の信号ラインと前記変圧器の一次巻線の前記端子との問 に接続され、前記一対の方形波信号と前記一対の一定のＤＣ電圧レベルとの電流 レベルを増幅するバッファ手段を更に有することを特徴とする請求項９に記載の 装置。
11. １１．前記全波整流手段が一対のダイオードを有し、前記一対のダイオードの第 １ダイオードのアノード端子が、前記変圧器の二次巻線の第１端子に接続され、 前記一対のダイオードの前記第１ダイオードのカソード端子が、前記トランジス タ手段の第１端子に接続され、前記一対のダイオードの第２ダイオードのアノー ド端子が、前記変圧器の二次巻線の第２端子に接続され、前記一対のダイオード の前記第２ダイオードのカソード端子が、前記トランジスタ手段の前記第１端子 に接続されていることを特徴とする請求項９に記載の装置。
12. １２．一対の方形波信号を提供する前記手段が、一対のフリップフロップからな ることを特徴とする請求項９に記載の装置。