JPH0748667B2 - フロントエンド回路 - Google Patents
フロントエンド回路Info
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- JPH0748667B2 JPH0748667B2 JP14169389A JP14169389A JPH0748667B2 JP H0748667 B2 JPH0748667 B2 JP H0748667B2 JP 14169389 A JP14169389 A JP 14169389A JP 14169389 A JP14169389 A JP 14169389A JP H0748667 B2 JPH0748667 B2 JP H0748667B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、移動体通信などで用いられる受信機のフロン
トエンド回路に関するものである。
トエンド回路に関するものである。
従来の技術 最近、自動車電話、携帯電話など移動体通信の分野では
機器の小形化が急速に進展している。このため、構成部
品の小形化が必要不可欠になっている。高周波を扱う受
信機のフロントエンド回路も例外でなく、小形化が試み
られている。この小形化受信機フロントエンド回路の例
としては、特開昭61−9005号公報などに記載されている
構成がある。以下、第６図を参照して、従来の受信機の
フロントエンド回路について説明する。
機器の小形化が急速に進展している。このため、構成部
品の小形化が必要不可欠になっている。高周波を扱う受
信機のフロントエンド回路も例外でなく、小形化が試み
られている。この小形化受信機フロントエンド回路の例
としては、特開昭61−9005号公報などに記載されている
構成がある。以下、第６図を参照して、従来の受信機の
フロントエンド回路について説明する。
第６図において、１は受信信号端子、２は局発信号端
子、３は中間周波信号端子、４は受信フィルタ、５は局
発用フィルタ、６は受信整合回路、７は局発整合回路、
８はトランジスタ周波数混合部である。
子、３は中間周波信号端子、４は受信フィルタ、５は局
発用フィルタ、６は受信整合回路、７は局発整合回路、
８はトランジスタ周波数混合部である。
以上のような構成において、以下その動作について説明
する。アンテナ（図示せず）からの受信信号は、受信信
号端子１、受信フィルタ４、受信整合回路６を介してト
ランジスタ周波数混合部８に加えられる。一方、局部発
振器からの出力は、局発信号端子２、局発用フィルタ
５、局発整合回路７を介して同じく周波数混合部８に加
えられる。この周波数混合部８で受信信号は、局発信号
と混合し、中間周波に変換されて中間周波信号端子３か
ら出力され、受信フロントエンド回路としての動作をす
る。
する。アンテナ（図示せず）からの受信信号は、受信信
号端子１、受信フィルタ４、受信整合回路６を介してト
ランジスタ周波数混合部８に加えられる。一方、局部発
振器からの出力は、局発信号端子２、局発用フィルタ
５、局発整合回路７を介して同じく周波数混合部８に加
えられる。この周波数混合部８で受信信号は、局発信号
と混合し、中間周波に変換されて中間周波信号端子３か
ら出力され、受信フロントエンド回路としての動作をす
る。
発明が解決しようとする課題 しかし、以上のような回路構成では、整合回路が簡略化
され小形化が進んだとは言うものの、まだ不十分である
と同時に、回路の小形化に有効な集積回路に適した回路
となっていないこと、受信フィルタと周波数混合器の整
合状態のバラツキによって雑音指数、即ち受信機の感度
が直接変動を受けることなど、小形化、性能の両面で課
題を有していた。
され小形化が進んだとは言うものの、まだ不十分である
と同時に、回路の小形化に有効な集積回路に適した回路
となっていないこと、受信フィルタと周波数混合器の整
合状態のバラツキによって雑音指数、即ち受信機の感度
が直接変動を受けることなど、小形化、性能の両面で課
題を有していた。
本発明は、従来技術の以上のような課題を解決するもの
で、集積回路化に適した簡単な回路構成をとることによ
り、また入出力間分離度の良好な回路構成を実現して、
受信、局発間の分離度を改善し、受信、局発フィルタの
段数を削減することにより、受信機の小形化を図るとと
もに、受信感度のバラツキを少なくした受信フロントエ
ンド回路を提供することを目的とするものである。
で、集積回路化に適した簡単な回路構成をとることによ
り、また入出力間分離度の良好な回路構成を実現して、
受信、局発間の分離度を改善し、受信、局発フィルタの
段数を削減することにより、受信機の小形化を図るとと
もに、受信感度のバラツキを少なくした受信フロントエ
ンド回路を提供することを目的とするものである。
課題を解決するための手段 本発明は、GaAsデュアルゲートFETを周波数混合用素子
に用いると同時に、この周波数混合器の前段にGaAsデュ
アルゲートFETの第２ゲートを高周波的に接地した増幅
回路を付加し、しかも、増幅回路の出力整合回路を周波
数混合器の中間周波数に対して短絡条件を満足するよう
に構成することにより、上記目的を達成するものであ
る。
に用いると同時に、この周波数混合器の前段にGaAsデュ
アルゲートFETの第２ゲートを高周波的に接地した増幅
回路を付加し、しかも、増幅回路の出力整合回路を周波
数混合器の中間周波数に対して短絡条件を満足するよう
に構成することにより、上記目的を達成するものであ
る。
作用 本発明は上記構成により、入出力分離度が良好な素子で
あるGaAsデュアルゲートFETの第２ゲートを高周波的に
接地することで、入出力分離度を改善して、受信、局発
間の分離度を改善し、受信、局発フィルタの段数削減を
実現するとともに、構成素子を全てGaAsFETとし、しか
も増幅回路の出力整合回路を周波数混合器の中間周波数
に対して短絡条件を満足するようにすることで、回路の
簡略化を図り、集積回路化に適した構成とすることによ
り、受信機の小形化を達成するものである。また、受信
フィルタと周波数混合器の整合状態のバラツキによって
変動する受信感度を、受信フィルタと周波数混合器の間
に分離度の良好な増幅回路を挿入することで、変動を少
なくし、特性の安定化を図るようにしたものである。
あるGaAsデュアルゲートFETの第２ゲートを高周波的に
接地することで、入出力分離度を改善して、受信、局発
間の分離度を改善し、受信、局発フィルタの段数削減を
実現するとともに、構成素子を全てGaAsFETとし、しか
も増幅回路の出力整合回路を周波数混合器の中間周波数
に対して短絡条件を満足するようにすることで、回路の
簡略化を図り、集積回路化に適した構成とすることによ
り、受信機の小形化を達成するものである。また、受信
フィルタと周波数混合器の整合状態のバラツキによって
変動する受信感度を、受信フィルタと周波数混合器の間
に分離度の良好な増幅回路を挿入することで、変動を少
なくし、特性の安定化を図るようにしたものである。
実施例 以下、図面を参照しながら本発明の第１の実施例につい
て説明する。
て説明する。
第１図は本発明の第１の実施例におけるフロントエンド
回路のブロック構成図である。
回路のブロック構成図である。
第１図において、10は局発信号端子、11は受信信号端
子、12は中間周波信号端子、13は電源電圧端子、14は局
発（局部発振）用整合回路、15は受信用整合回路であ
る。16は第２ゲートとソースとを接続し、ゲート抵抗、
ソース抵抗により直流バイアスを設定し、ソースを容量
により高周波的に接地した局発信号増幅用デュアルゲー
トFET回路である。17は第２ゲートとソースとを接続
し、ゲート抵抗、ソース抵抗により直流バイアスを設定
し、ソースを容量により高周波的に接地した受信信号増
幅用デュアルゲートFET回路である。18は第１ゲート抵
抗と第２ゲート抵抗、ソース抵抗により直流バイアスを
設定し、ソースを容量により高周波的に接地した混合器
用デュアルゲートFET回路である。19は局発信号増幅用
デュアルゲートFET回路16と混合器用デュアルゲートFET
回路18を接続する局発−混合器接続回路、20は受信信号
増幅用デュアルゲートFET回路17と混合器用デュアルゲ
ートFET回路18を接続する受信−混合器接続回路、21はI
F出力回路である。
子、12は中間周波信号端子、13は電源電圧端子、14は局
発（局部発振）用整合回路、15は受信用整合回路であ
る。16は第２ゲートとソースとを接続し、ゲート抵抗、
ソース抵抗により直流バイアスを設定し、ソースを容量
により高周波的に接地した局発信号増幅用デュアルゲー
トFET回路である。17は第２ゲートとソースとを接続
し、ゲート抵抗、ソース抵抗により直流バイアスを設定
し、ソースを容量により高周波的に接地した受信信号増
幅用デュアルゲートFET回路である。18は第１ゲート抵
抗と第２ゲート抵抗、ソース抵抗により直流バイアスを
設定し、ソースを容量により高周波的に接地した混合器
用デュアルゲートFET回路である。19は局発信号増幅用
デュアルゲートFET回路16と混合器用デュアルゲートFET
回路18を接続する局発−混合器接続回路、20は受信信号
増幅用デュアルゲートFET回路17と混合器用デュアルゲ
ートFET回路18を接続する受信−混合器接続回路、21はI
F出力回路である。
以上のような構成において、以下その動作について説明
する。アンテナ（図示せず）からの受信信号は、受信信
号端子11、受信信号用整合回路15、受信信号増幅用デュ
アルゲートFET回路17を経て増幅され、中間周波数に対
する短絡条件を満足するように構成した受信−混合器接
続回路20を介して、混合器用デュアルゲートFET回路18
に入力される。一方、局部発振器からの出力は、局発信
号端子10、局発用整合回路14、局発信号増幅用デュアル
ゲートFET回路16を経て増幅され、中間周波数に対する
短絡条件を満足するように構成した局発−混合器接続回
路20を介して同じく混合器用デュアルゲートFET回路18
に加えられる。この混合器用デュアルゲートFET回路18
で受信信号は、局発信号と混合し、中間周波に変換され
てIF出力回路21を経て、中間周波信号端子12から出力さ
れ、受信フロントエンド回路としての動作をする。
する。アンテナ（図示せず）からの受信信号は、受信信
号端子11、受信信号用整合回路15、受信信号増幅用デュ
アルゲートFET回路17を経て増幅され、中間周波数に対
する短絡条件を満足するように構成した受信−混合器接
続回路20を介して、混合器用デュアルゲートFET回路18
に入力される。一方、局部発振器からの出力は、局発信
号端子10、局発用整合回路14、局発信号増幅用デュアル
ゲートFET回路16を経て増幅され、中間周波数に対する
短絡条件を満足するように構成した局発−混合器接続回
路20を介して同じく混合器用デュアルゲートFET回路18
に加えられる。この混合器用デュアルゲートFET回路18
で受信信号は、局発信号と混合し、中間周波に変換され
てIF出力回路21を経て、中間周波信号端子12から出力さ
れ、受信フロントエンド回路としての動作をする。
以上本実施例によれば、入出力分離度が良好な素子であ
るGaAsデュアルゲートFETの第２ゲートを高周波的に接
地することで、入出力分離度を改善して、受信、局発間
の分離度を改善し、受信、局発フィルタの段数削減を実
現するとともに、構成素子を全てGaAsFETとし、しかも
増幅回路の出力整合回路を周波数混合器の中間周波数に
対して短絡条件を満足するようにすることで、回路の簡
略化を図り、集積回路化に適した構成としたもので、受
信機の小形化を達成することが可能である。また、受信
フィルタと周波数混合器の整合状態のバラツキによって
変動する受信感度を、受信フィルタと周波数混合器の間
に分離度の良好な増幅回路を挿入することで、変動を少
なくし、特性の安定化を図ることができる。
るGaAsデュアルゲートFETの第２ゲートを高周波的に接
地することで、入出力分離度を改善して、受信、局発間
の分離度を改善し、受信、局発フィルタの段数削減を実
現するとともに、構成素子を全てGaAsFETとし、しかも
増幅回路の出力整合回路を周波数混合器の中間周波数に
対して短絡条件を満足するようにすることで、回路の簡
略化を図り、集積回路化に適した構成としたもので、受
信機の小形化を達成することが可能である。また、受信
フィルタと周波数混合器の整合状態のバラツキによって
変動する受信感度を、受信フィルタと周波数混合器の間
に分離度の良好な増幅回路を挿入することで、変動を少
なくし、特性の安定化を図ることができる。
第２図は本発明の第２の実施例におけるフロントエンド
回路のブロック構成を示す図である。第２図において、
第１図の構成と異なる点は、受信信号増幅用デュアルゲ
ートFET回路と局発信号増幅用デュアルゲートFET回路の
ソース抵抗を共通にした点である。第１図と同じ番号を
付したものは第１図と同じ働きをするものである。22は
第１図で示した受信信号増幅用デュアルゲートFET回路
と局発信号増幅用デュアルゲートFET回路のソース抵抗
を共通にした回路である。
回路のブロック構成を示す図である。第２図において、
第１図の構成と異なる点は、受信信号増幅用デュアルゲ
ートFET回路と局発信号増幅用デュアルゲートFET回路の
ソース抵抗を共通にした点である。第１図と同じ番号を
付したものは第１図と同じ働きをするものである。22は
第１図で示した受信信号増幅用デュアルゲートFET回路
と局発信号増幅用デュアルゲートFET回路のソース抵抗
を共通にした回路である。
以上のような回路構成において、その基本動作は第１の
実施例と同じなので説明を省略するが、受信信号増幅用
デュアルゲートFET回路と局発信号増幅用デュアルゲー
トFET回路のソース抵抗を共通にしたことで、回路部品
点数をひとつ省略できるとともに集積回路化を図った場
合ピン数を削減できると言う大きな利点がある。
実施例と同じなので説明を省略するが、受信信号増幅用
デュアルゲートFET回路と局発信号増幅用デュアルゲー
トFET回路のソース抵抗を共通にしたことで、回路部品
点数をひとつ省略できるとともに集積回路化を図った場
合ピン数を削減できると言う大きな利点がある。
しかし、通常、局発信号は受信信号に比べ入力レベルが
大きいので、受信信号増幅用デュアルゲートFET回路と
局発信号増幅用デュアルゲートFET回路のソース抵抗を
共通にすると、GaAsFETのピンチオフ電圧が浅い場合に
は、受信信号増幅用デュアルゲートFET回路に流れる電
流は、局発信号増幅用デュアルゲートFET回路に流れる
電流より小さくなり、NF、利得など所望の性能が得られ
なくなることがある。そこで、受信信号増幅用デュアル
ゲートFET回路に流れる電流と局発信号増幅用デュアル
ゲートFET回路に流れる電流をそれぞれの特性が得られ
るように、調整することが必要になる。この手段として
は、受信信号増幅用デュアルゲートFET回路と局発信号
増幅用デュアルゲートFET回路を構成するGaAsFETのゲー
ト幅、ピンチオフ電圧を変えることが有用である。
大きいので、受信信号増幅用デュアルゲートFET回路と
局発信号増幅用デュアルゲートFET回路のソース抵抗を
共通にすると、GaAsFETのピンチオフ電圧が浅い場合に
は、受信信号増幅用デュアルゲートFET回路に流れる電
流は、局発信号増幅用デュアルゲートFET回路に流れる
電流より小さくなり、NF、利得など所望の性能が得られ
なくなることがある。そこで、受信信号増幅用デュアル
ゲートFET回路に流れる電流と局発信号増幅用デュアル
ゲートFET回路に流れる電流をそれぞれの特性が得られ
るように、調整することが必要になる。この手段として
は、受信信号増幅用デュアルゲートFET回路と局発信号
増幅用デュアルゲートFET回路を構成するGaAsFETのゲー
ト幅、ピンチオフ電圧を変えることが有用である。
なお、GaAsFETのピンチオフ電圧が、深い場合には、上
記現象は、顕著にならず特別の調整手段は必要ない。
記現象は、顕著にならず特別の調整手段は必要ない。
次に本発明の第３の実施例について説明する。第３図は
本発明の第３の実施例におけるフロントエンド回路のブ
ロック構成を示す図である。本例は第１図、第２図に示
した局発−混合器接続回路あるいは受信−混合器接続回
路として、インダクタならびにDCブロック用コンデンサ
から成る回路構成を用いたものである。第２図と同じ番
号を付したものは、第２図と同じ働きをするものであ
る。23は局発信号増幅用デュアルゲートFET回路にドレ
イン電圧を供給するインダクタと共用にしたインダクタ
ならびにDCブロック用コンデンサから成る局発−混合器
接続回路、24は同一構成の受信−混合器接続回路であ
る。
本発明の第３の実施例におけるフロントエンド回路のブ
ロック構成を示す図である。本例は第１図、第２図に示
した局発−混合器接続回路あるいは受信−混合器接続回
路として、インダクタならびにDCブロック用コンデンサ
から成る回路構成を用いたものである。第２図と同じ番
号を付したものは、第２図と同じ働きをするものであ
る。23は局発信号増幅用デュアルゲートFET回路にドレ
イン電圧を供給するインダクタと共用にしたインダクタ
ならびにDCブロック用コンデンサから成る局発−混合器
接続回路、24は同一構成の受信−混合器接続回路であ
る。
以上のような回路構成においては、その基本動作は第１
の実施例と同じなので、説明を省略するが、局発−混合
器接続回路あるいは受信−混合器接続回路として、局発
信号増幅用あるいは受信信号増幅用デュアルゲートFET
回路にドレイン電圧を供給するインダクタと共用のイン
ダクタならびにDCブロック用コンデンサから成る回路構
成を用いることにより、回路構成を簡略化すると同時に
混合器の良好動作条件である中間周波数に対する短絡条
件を実現している。
の実施例と同じなので、説明を省略するが、局発−混合
器接続回路あるいは受信−混合器接続回路として、局発
信号増幅用あるいは受信信号増幅用デュアルゲートFET
回路にドレイン電圧を供給するインダクタと共用のイン
ダクタならびにDCブロック用コンデンサから成る回路構
成を用いることにより、回路構成を簡略化すると同時に
混合器の良好動作条件である中間周波数に対する短絡条
件を実現している。
次に本発明の第４の実施例について説明する。第４図は
本発明の第４の実施例におけるフロントエンド回路のブ
ロック構成を示す図である。本実施例は回路の小形化を
図るために、モノリシック集積回路化を図ったものであ
る。第２図と同じ番号を付したものは第２図と同じ働き
をするものである。25は局発信号増幅用デュアルゲート
FET回路、受信信号増幅用デュアルゲートFET回路、混合
器用デュアルゲートFET回路のソース容量を除く部分を
モノリシック集積回路化を図ったものである。
本発明の第４の実施例におけるフロントエンド回路のブ
ロック構成を示す図である。本実施例は回路の小形化を
図るために、モノリシック集積回路化を図ったものであ
る。第２図と同じ番号を付したものは第２図と同じ働き
をするものである。25は局発信号増幅用デュアルゲート
FET回路、受信信号増幅用デュアルゲートFET回路、混合
器用デュアルゲートFET回路のソース容量を除く部分を
モノリシック集積回路化を図ったものである。
以上のような回路構成において、その基本動作について
は第１の実施例と同じなので、説明を省略するが、FE
T、抵抗をモノリシック集積回路化することで、特性の
揃ったFETが、再現性よく実現できるとともに回路の小
形化を図ることができる。また、フロントエンド全体の
特性に大きな影響を与える局発−混合器接続回路、受信
−混合器接続回路を含まないので、歩留まりのよい集積
回路が実現できる。なお、第２の実施例の際述べた受信
信号増幅用デュアルゲートFET回路と、局発信号増幅用
デュアルゲートFET回路を流れる電流の調整手段を設け
てもよいことは言うまでもない。
は第１の実施例と同じなので、説明を省略するが、FE
T、抵抗をモノリシック集積回路化することで、特性の
揃ったFETが、再現性よく実現できるとともに回路の小
形化を図ることができる。また、フロントエンド全体の
特性に大きな影響を与える局発−混合器接続回路、受信
−混合器接続回路を含まないので、歩留まりのよい集積
回路が実現できる。なお、第２の実施例の際述べた受信
信号増幅用デュアルゲートFET回路と、局発信号増幅用
デュアルゲートFET回路を流れる電流の調整手段を設け
てもよいことは言うまでもない。
次に本発明の第５の実施例について説明する。第５図は
本発明の第５の実施例におけるフロントエンド回路のブ
ロック構成を示す図である。本実施例は、第４図と同様
に、回路の小形化を図るために、集積回路化を図ったも
のである。第５図において第４図と異なる点は、集積回
路の範囲を局発−混合器接続回路ならびに受信−混合器
接続回路にまで広げた点である。第４図と同じ番号を付
したものは、第４図と同じ働きをするものである。26は
局発信号増幅用デュアルゲートFET回路、受信信号増幅
用デュアルゲートFET回路、混合器用デュアルゲートFET
回路のソース容量を除く部分ならびに局発−混合器接続
回路、受信−混合器接続回路のモノリシック集積回路化
を図ったものである。
本発明の第５の実施例におけるフロントエンド回路のブ
ロック構成を示す図である。本実施例は、第４図と同様
に、回路の小形化を図るために、集積回路化を図ったも
のである。第５図において第４図と異なる点は、集積回
路の範囲を局発−混合器接続回路ならびに受信−混合器
接続回路にまで広げた点である。第４図と同じ番号を付
したものは、第４図と同じ働きをするものである。26は
局発信号増幅用デュアルゲートFET回路、受信信号増幅
用デュアルゲートFET回路、混合器用デュアルゲートFET
回路のソース容量を除く部分ならびに局発−混合器接続
回路、受信−混合器接続回路のモノリシック集積回路化
を図ったものである。
以上のような回路構成において、その基本動作について
は第１の実施例と同じなので、説明を省略するが、FE
T、抵抗ならびに局発−混合器接続回路、受信−混合器
接続回路をモノリシック集積回路化することで、特性の
揃ったFETが再現性よく実現できるとともに一層の回路
の小形化を図ることができる。また、回路の一体化が進
むので集積回路のピン数を大幅に削減することができ、
小形のパッケージを用いることができる。なお、第２の
実施例、第５の実施例と同様受信信号、局発信号増幅用
デュアルゲートFET回路を流れる電流の調整手段を設け
てもよいことは言うまでもない。また今までの例では増
幅用、混合用デュアルゲートFET回路のゲート電圧をOV
とする例を示したがバイアスを印加した状態で用いても
よいことは言うまでもない。
は第１の実施例と同じなので、説明を省略するが、FE
T、抵抗ならびに局発−混合器接続回路、受信−混合器
接続回路をモノリシック集積回路化することで、特性の
揃ったFETが再現性よく実現できるとともに一層の回路
の小形化を図ることができる。また、回路の一体化が進
むので集積回路のピン数を大幅に削減することができ、
小形のパッケージを用いることができる。なお、第２の
実施例、第５の実施例と同様受信信号、局発信号増幅用
デュアルゲートFET回路を流れる電流の調整手段を設け
てもよいことは言うまでもない。また今までの例では増
幅用、混合用デュアルゲートFET回路のゲート電圧をOV
とする例を示したがバイアスを印加した状態で用いても
よいことは言うまでもない。
発明の効果 以上のように、本発明は、入出力分離度が良好な素子で
あるGaAsデュアルゲートFETの第２ゲートを高周波的に
接地することで、入出力分離度を改善して、受信、局発
間の分離度を改善し、受信、局発フィルタの段数削減を
実現するとともに、構成素子を全てGaAsFETとし、しか
も、増幅回路の出力整合回路を周波数混合器の中間周波
数に対して短絡条件を満足するようにすることで、回路
の簡略化を図り、集積回路化に適した構成とすることに
より、受信機の小形化を達成するものである。また、受
信フィルタと周波数混合器の整合状態のバラツキによっ
て変動する受信感度を、受信フィルタと周波数混合器の
間に分離度の良好な増幅回路を挿入することで、変動を
少なくし、特性の安定化を図るようにしたもので、その
発明の効果は大きい。
あるGaAsデュアルゲートFETの第２ゲートを高周波的に
接地することで、入出力分離度を改善して、受信、局発
間の分離度を改善し、受信、局発フィルタの段数削減を
実現するとともに、構成素子を全てGaAsFETとし、しか
も、増幅回路の出力整合回路を周波数混合器の中間周波
数に対して短絡条件を満足するようにすることで、回路
の簡略化を図り、集積回路化に適した構成とすることに
より、受信機の小形化を達成するものである。また、受
信フィルタと周波数混合器の整合状態のバラツキによっ
て変動する受信感度を、受信フィルタと周波数混合器の
間に分離度の良好な増幅回路を挿入することで、変動を
少なくし、特性の安定化を図るようにしたもので、その
発明の効果は大きい。
第１図〜第５図は本発明の第１〜第５の実施例における
フロントエンド回路のブロック結線図、第６図は従来の
受信機のフロントエンド回路のブロック結線を示す図で
ある。 10…局発信号端子、11…受信信号端子、12…中間周波信
号端子、13…電源電圧端子、14…局発用整合回路、15…
受信用整合回路、16…局発信号増幅用デュアルゲートFE
T回路、17…受信信号増幅用デュアルゲートFET回路、18
…混合器用デュアルゲートFET回路、19,23…局発−混合
器接続回路、20,24…受信−混合器接続回路、21…IF出
力回路、22…ソース抵抗共通の局発信号増幅用デュアル
ゲートFET回路および受信信号増幅用デュアルゲートFET
回路、25,26…モノリシック集積回路化GaAsFET回路。
フロントエンド回路のブロック結線図、第６図は従来の
受信機のフロントエンド回路のブロック結線を示す図で
ある。 10…局発信号端子、11…受信信号端子、12…中間周波信
号端子、13…電源電圧端子、14…局発用整合回路、15…
受信用整合回路、16…局発信号増幅用デュアルゲートFE
T回路、17…受信信号増幅用デュアルゲートFET回路、18
…混合器用デュアルゲートFET回路、19,23…局発−混合
器接続回路、20,24…受信−混合器接続回路、21…IF出
力回路、22…ソース抵抗共通の局発信号増幅用デュアル
ゲートFET回路および受信信号増幅用デュアルゲートFET
回路、25,26…モノリシック集積回路化GaAsFET回路。
Claims (8)
- 【請求項１】受信信号を第１の整合回路を経て第１ゲー
トに入力し、第２ゲートとソースを高周波的に接地した
第１のGaAsデュアルゲートFET回路と、局部発振信号を
第２の整合回路を経て第１ゲートに入力し、第２ゲート
とソースを高周波的に接地した第２のGaAsデュアルゲー
トFET回路と、前記第１のGaAsデュアルゲートFET回路の
出力を第１の接続回路を経て第１ゲートに入力し、前記
第２のGaAsデュアルゲートFET回路の出力を第２の接続
回路を経て第２ゲートに入力した第３のGaAsデュアルゲ
ートFET回路を具備したフロントエンド回路。 - 【請求項２】第１のGaAsデュアルゲートFET回路のソー
スと第２のGaAsデュアルゲートFET回路のソース抵抗を
共通したことを特徴とする請求項１記載のフロントエン
ド回路。 - 【請求項３】第１のGaAsデュアルゲートFET回路と第２
のGaAsデュアルゲートFET回路に流れる電流を調整する
手段を具備したことを特徴とする請求項２記載のフロン
トエンド回路。 - 【請求項４】調整手段として、第２のGaAsデュアルゲー
トFETのゲート幅を第１のGaAsデュアルゲートFETに比
べ、小さくしたことを特徴とする請求項３記載のフロン
トエンド回路。 - 【請求項５】調整手段として、第２のGaAsデュアルゲー
トFETのピンチオフ電圧を第１のGaAsデュアルゲートFET
に比べ、深くしたことを特徴とする請求項３記載のフロ
ントエンド回路。 - 【請求項６】第１および第２の接続回路は、第１および
第２のGaAsデュアルゲートFETにドレイン電圧を供給す
るインダクタと共用したインダクタならびにDCブロック
用のコンデンサからなることを特徴とする請求項１記載
のフロントエンド回路。 - 【請求項７】第１、第２および第３のGaAsデュアルゲー
トFET回路をGaAsモリシック集積回路化したことを特徴
とする請求項１又は３記載のフロントエンド回路。 - 【請求項８】第１、第２および第３のGaAsデュアルゲー
トFET回路ならびに第１、第２の接続回路をGaAsモリシ
ック集積回路化したことを特徴とする請求項１記載のフ
ロントエンド回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63-221701 | 1988-09-05 | ||
| JP22170188 | 1988-09-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02168733A JPH02168733A (ja) | 1990-06-28 |
| JPH0748667B2 true JPH0748667B2 (ja) | 1995-05-24 |
Family
ID=16770923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14169389A Expired - Fee Related JPH0748667B2 (ja) | 1988-09-05 | 1989-06-02 | フロントエンド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0748667B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06291556A (ja) * | 1993-02-05 | 1994-10-18 | Matsushita Electric Ind Co Ltd | 周波数変換回路ならびにこれを用いた受信フロントエンド回路、送信アップミキサ回路 |
| EP0742640B1 (en) * | 1995-04-12 | 2001-07-04 | Matsushita Electric Industrial Co., Ltd. | A front-end circuit |
-
1989
- 1989-06-02 JP JP14169389A patent/JPH0748667B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02168733A (ja) | 1990-06-28 |
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