JPH0745080A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0745080A JPH0745080A JP5209038A JP20903893A JPH0745080A JP H0745080 A JPH0745080 A JP H0745080A JP 5209038 A JP5209038 A JP 5209038A JP 20903893 A JP20903893 A JP 20903893A JP H0745080 A JPH0745080 A JP H0745080A
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Abstract
(57)【要約】
【目的】 ワード線の“Ｈ”レベルを制御するための複
雑な制御回路を用いることなく、より低い電源電圧にて
動作可能な半導体記憶装置を提供する。 【構成】 ドライバトランジスタＱ１，Ｑ２及び高抵抗
Ｒ１，Ｒ２からなりかつ互いに交差接続された第１，第
２のインバータ１，２と、この第１，第２のインバータ
１，２の各記憶ノードＮ１，Ｎ２と一対のビット線Ｂ
Ｌ，ＢＬN との間に接続されかつ各ゲートがワード線Ｗ
Ｌに接続された第１，第２のワードトランジスタＱ３，
Ｑ４とを有するセル３からなる半導体記憶装置におい
て、書込み及び読出しの両動作時に、バッファ４によっ
てワード線ＷＬの“Ｈ”レベルをセル供給電圧レベル以
上の同一レベルに設定する。
雑な制御回路を用いることなく、より低い電源電圧にて
動作可能な半導体記憶装置を提供する。 【構成】 ドライバトランジスタＱ１，Ｑ２及び高抵抗
Ｒ１，Ｒ２からなりかつ互いに交差接続された第１，第
２のインバータ１，２と、この第１，第２のインバータ
１，２の各記憶ノードＮ１，Ｎ２と一対のビット線Ｂ
Ｌ，ＢＬN との間に接続されかつ各ゲートがワード線Ｗ
Ｌに接続された第１，第２のワードトランジスタＱ３，
Ｑ４とを有するセル３からなる半導体記憶装置におい
て、書込み及び読出しの両動作時に、バッファ４によっ
てワード線ＷＬの“Ｈ”レベルをセル供給電圧レベル以
上の同一レベルに設定する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に低電圧動作のスタティックＲＡＭ（ＳＲＡＭ）
に関する。
し、特に低電圧動作のスタティックＲＡＭ（ＳＲＡＭ）
に関する。
【０００２】
【従来の技術】近年、スタティックＲＡＭにおいては、
より低い電源電圧にて動作させるように低電圧化が進め
られている。スタティックＲＡＭを、ワード線の高レベ
ル（以下、“Ｈ”レベルと記す）とメモリセルに供給す
るセル供給電圧レベル（多くの場合、電源電圧レベル）
とが等しい通常動作時の最低動作電源電圧ＶCCmin より
も低い電源電圧にて動作させる方法として、従来、ワー
ド線の“Ｈ”レベルを書き込み動作時には読出し動作時
よりも高くする方法と、ワード線の“Ｈ”レベルを２段
階で高くする方法とが採られていた。
より低い電源電圧にて動作させるように低電圧化が進め
られている。スタティックＲＡＭを、ワード線の高レベ
ル（以下、“Ｈ”レベルと記す）とメモリセルに供給す
るセル供給電圧レベル（多くの場合、電源電圧レベル）
とが等しい通常動作時の最低動作電源電圧ＶCCmin より
も低い電源電圧にて動作させる方法として、従来、ワー
ド線の“Ｈ”レベルを書き込み動作時には読出し動作時
よりも高くする方法と、ワード線の“Ｈ”レベルを２段
階で高くする方法とが採られていた。
【０００３】
【発明が解決しようとする課題】しかしながら、上記し
た従来の２つの方法のいずれにおいても、ワード線の
“Ｈ”レベルとして２つの異なった電圧レベルを用いる
ようにしていたため、ワード線の“Ｈ”レベルを必要に
応じて切換え制御する複雑な制御回路が必要であるとい
う問題点があった。本発明は、上記課題に鑑みてなされ
たものであり、その目的とするところは、ワード線の
“Ｈ”レベルを制御するための複雑な制御回路を用いる
ことなく、より低い電源電圧にて動作可能な半導体記憶
装置を提供することにある。
た従来の２つの方法のいずれにおいても、ワード線の
“Ｈ”レベルとして２つの異なった電圧レベルを用いる
ようにしていたため、ワード線の“Ｈ”レベルを必要に
応じて切換え制御する複雑な制御回路が必要であるとい
う問題点があった。本発明は、上記課題に鑑みてなされ
たものであり、その目的とするところは、ワード線の
“Ｈ”レベルを制御するための複雑な制御回路を用いる
ことなく、より低い電源電圧にて動作可能な半導体記憶
装置を提供することにある。
【０００４】
【課題を解決するための手段】請求項１記載の半導体記
憶装置は、ドライバトランジスタ及びその負荷素子から
なりかつ互いに交差接続された第１，第２のインバータ
と、この第１，第２のインバータの各記憶ノードと一対
のビット線との間に接続されかつ各ゲートがワード線に
接続された第１，第２のワードトランジスタとを有する
メモリセルと、ワード線を駆動するワード線駆動回路と
を備え、このワード線駆動回路が、書込み及び読出しの
両動作時に、ワード線の“Ｈ”レベルをメモリセルに供
給するセル供給電圧レベル以上の同一レベルに設定する
構成となっている。
憶装置は、ドライバトランジスタ及びその負荷素子から
なりかつ互いに交差接続された第１，第２のインバータ
と、この第１，第２のインバータの各記憶ノードと一対
のビット線との間に接続されかつ各ゲートがワード線に
接続された第１，第２のワードトランジスタとを有する
メモリセルと、ワード線を駆動するワード線駆動回路と
を備え、このワード線駆動回路が、書込み及び読出しの
両動作時に、ワード線の“Ｈ”レベルをメモリセルに供
給するセル供給電圧レベル以上の同一レベルに設定する
構成となっている。
【０００５】請求項２記載の半導体記憶装置は、請求項
１記載の半導体記憶装置において、上記ワード線駆動回
路が、ワード線の“Ｈ”レベルを第１，第２のワードト
ランジスタの基板バイアス効果を含んだ閾値電圧分だけ
セル供給電圧レベルよりも高く設定する構成となってい
る。
１記載の半導体記憶装置において、上記ワード線駆動回
路が、ワード線の“Ｈ”レベルを第１，第２のワードト
ランジスタの基板バイアス効果を含んだ閾値電圧分だけ
セル供給電圧レベルよりも高く設定する構成となってい
る。
【０００６】請求項３記載の半導体記憶装置は、請求項
１記載の半導体記憶装置において、上記ワード線駆動回
路が、ワード線の“Ｈ”レベルをセル供給電圧レベルに
応じて設定する構成となっている。
１記載の半導体記憶装置において、上記ワード線駆動回
路が、ワード線の“Ｈ”レベルをセル供給電圧レベルに
応じて設定する構成となっている。
【０００７】請求項４記載の半導体記憶装置は、請求項
１記載の半導体記憶装置において、第１，第２のワード
トランジスタが、少なくともドライバトランジスタより
も絶縁耐圧が高く設定された構成となっている。
１記載の半導体記憶装置において、第１，第２のワード
トランジスタが、少なくともドライバトランジスタより
も絶縁耐圧が高く設定された構成となっている。
【０００８】
【作用】請求項１記載の半導体記憶装置において、書込
み動作時に、ワード線の“Ｈ”レベルをセル供給電圧レ
ベル以上にすることで、“Ｈ”側の記憶ノードの電圧レ
ベルが電源電圧レベルにより近い高い電圧レベルで書き
込まれる。これにより、書込み直後のデータがより安定
化する。一方、読出し動作時において、ワード線の
“Ｈ”レベルをセル供給電圧レベル以上にすることで、
スタティック・ノイズ・マージン（ＳＮＭ）が改善さ
れ、安定性が向上する。
み動作時に、ワード線の“Ｈ”レベルをセル供給電圧レ
ベル以上にすることで、“Ｈ”側の記憶ノードの電圧レ
ベルが電源電圧レベルにより近い高い電圧レベルで書き
込まれる。これにより、書込み直後のデータがより安定
化する。一方、読出し動作時において、ワード線の
“Ｈ”レベルをセル供給電圧レベル以上にすることで、
スタティック・ノイズ・マージン（ＳＮＭ）が改善さ
れ、安定性が向上する。
【０００９】また、書込み及び読出しの両動作共に、ワ
ード線の“Ｈ”レベルを同一レベルとすることで、ワー
ド線の“Ｈ”レベルを切り換える必要がなく、よってそ
の切換え制御のための制御回路が不要となる。さらに、
ワードトランジスタのゲートバイアスが大きくなるに伴
い、“Ｌ”側のワードトランジスタの電流能力が増え
て、“Ｌ”側のビット線からメモリセル内に流れ込むセ
ル電流が増加する。このため、読出し動作が高速に行わ
れてアクセスタイムの高速化が図られる。
ード線の“Ｈ”レベルを同一レベルとすることで、ワー
ド線の“Ｈ”レベルを切り換える必要がなく、よってそ
の切換え制御のための制御回路が不要となる。さらに、
ワードトランジスタのゲートバイアスが大きくなるに伴
い、“Ｌ”側のワードトランジスタの電流能力が増え
て、“Ｌ”側のビット線からメモリセル内に流れ込むセ
ル電流が増加する。このため、読出し動作が高速に行わ
れてアクセスタイムの高速化が図られる。
【００１０】請求項２記載の半導体記憶装置において
は、ワード線の“Ｈ”レベルをセル供給電圧レベル以上
に設定する際の最適値として、第１，第２のワードトラ
ンジスタの基板バイアス効果を含んだ閾値電圧分だけセ
ル供給電圧レベルよりも高い電圧レベルを選定すること
で、その読出し動作については、メモリセルを正常動作
させられるセル供給電圧レベルの下限が、ドライバトラ
ンジスタの閾値電圧に等しくなる。ワード線の“Ｈ”レ
ベルとセル供給電圧レベルとが等しい通常動作の場合、
セル供給電圧レベルの下限はワードトランジスタの基板
バイアス効果を含んだ閾値電圧とドライバトランジスタ
の閾値電圧との和である。したがって、より低い電源電
圧にてメモリセルの動作が可能となる。
は、ワード線の“Ｈ”レベルをセル供給電圧レベル以上
に設定する際の最適値として、第１，第２のワードトラ
ンジスタの基板バイアス効果を含んだ閾値電圧分だけセ
ル供給電圧レベルよりも高い電圧レベルを選定すること
で、その読出し動作については、メモリセルを正常動作
させられるセル供給電圧レベルの下限が、ドライバトラ
ンジスタの閾値電圧に等しくなる。ワード線の“Ｈ”レ
ベルとセル供給電圧レベルとが等しい通常動作の場合、
セル供給電圧レベルの下限はワードトランジスタの基板
バイアス効果を含んだ閾値電圧とドライバトランジスタ
の閾値電圧との和である。したがって、より低い電源電
圧にてメモリセルの動作が可能となる。
【００１１】請求項３記載の半導体記憶装置において、
ワード線の“Ｈ”レベルをセル供給電圧レベルに応じて
設定することで、動作電源電圧の範囲を広く設定でき
る。また、セル供給電圧が十分に高くてワード線の
“Ｈ”レベルをそれ程高くしなくても十分な安定性が得
られる場合には、ワード線の“Ｈ”レベルをセル供給電
圧レベルと同じかそれよりも少し高めに設定すること
で、ワードトランジスタのゲートに高い電圧を印加せず
に済むため、ワードトランジスタの信頼性を向上でき
る。
ワード線の“Ｈ”レベルをセル供給電圧レベルに応じて
設定することで、動作電源電圧の範囲を広く設定でき
る。また、セル供給電圧が十分に高くてワード線の
“Ｈ”レベルをそれ程高くしなくても十分な安定性が得
られる場合には、ワード線の“Ｈ”レベルをセル供給電
圧レベルと同じかそれよりも少し高めに設定すること
で、ワードトランジスタのゲートに高い電圧を印加せず
に済むため、ワードトランジスタの信頼性を向上でき
る。
【００１２】請求項４記載の半導体記憶装置において、
ワードトランジスタのゲート絶縁膜を例えばドライバト
ランジスタのそれよりも厚くするなどしてワードトラン
ジスタの絶縁耐圧をドライバトランジスタのそれよりも
高くすることで、ワードトランジスタのゲートに高い電
圧を印加しても、ワードトランジスタのゲート絶縁膜の
絶縁破壊を招くことはない。したがって、ワードトラン
ジスタの信頼性を向上できる。
ワードトランジスタのゲート絶縁膜を例えばドライバト
ランジスタのそれよりも厚くするなどしてワードトラン
ジスタの絶縁耐圧をドライバトランジスタのそれよりも
高くすることで、ワードトランジスタのゲートに高い電
圧を印加しても、ワードトランジスタのゲート絶縁膜の
絶縁破壊を招くことはない。したがって、ワードトラン
ジスタの信頼性を向上できる。
【００１３】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明の一実施例を示す回路図で
あり、高抵抗負荷型スタティックＲＡＭに適用した場合
を示している。図１において、電源ＶCC1 と接地との間
に直列接続された負荷素子としての抵抗Ｒ１及びドライ
バトランジスタＱ１からなる第１のインバータ１と、同
様に直列接続された抵抗Ｒ２及びドライバトランジスタ
Ｑ２からなる第２のインバータ２とが互いに交差接続さ
れている。
に説明する。図１は、本発明の一実施例を示す回路図で
あり、高抵抗負荷型スタティックＲＡＭに適用した場合
を示している。図１において、電源ＶCC1 と接地との間
に直列接続された負荷素子としての抵抗Ｒ１及びドライ
バトランジスタＱ１からなる第１のインバータ１と、同
様に直列接続された抵抗Ｒ２及びドライバトランジスタ
Ｑ２からなる第２のインバータ２とが互いに交差接続さ
れている。
【００１４】すなわち、第１のインバータ１のドライバ
トランジスタＱ１のゲートが第２のインバータ２の記憶
ノード（ドライバトランジスタＱ２のドレイン）Ｎ２に
接続され、第２のインバータ２のドライバトランジスタ
Ｑ２のゲートが第１のインバータ１の記憶ノード（ドラ
イバトランジスタＱ１のドレイン）Ｎ１に接続されてい
る。さらに、第１，第２のインバータ１，２の各記憶ノ
ードＮ１，Ｎ２とビット線対ＢＬ，ＢＬN （添字N は反
転極性を表わすものとし、以下、同様とする）との間に
は、第１，第２のワードトランジスタＱ３，Ｑ４が接続
されている。第１，第２のワードトランジスタＱ３，Ｑ
４の各ゲートは、ワード線ＷＬに接続されている。以上
により、高抵抗負荷型スタティックＲＡＭのメモリセル
（以下、単にセルと称する）３が構成されている。
トランジスタＱ１のゲートが第２のインバータ２の記憶
ノード（ドライバトランジスタＱ２のドレイン）Ｎ２に
接続され、第２のインバータ２のドライバトランジスタ
Ｑ２のゲートが第１のインバータ１の記憶ノード（ドラ
イバトランジスタＱ１のドレイン）Ｎ１に接続されてい
る。さらに、第１，第２のインバータ１，２の各記憶ノ
ードＮ１，Ｎ２とビット線対ＢＬ，ＢＬN （添字N は反
転極性を表わすものとし、以下、同様とする）との間に
は、第１，第２のワードトランジスタＱ３，Ｑ４が接続
されている。第１，第２のワードトランジスタＱ３，Ｑ
４の各ゲートは、ワード線ＷＬに接続されている。以上
により、高抵抗負荷型スタティックＲＡＭのメモリセル
（以下、単にセルと称する）３が構成されている。
【００１５】ワード線ＷＬの一端とロー（Ｒｏｗ）・デ
コーダ（図示せず）の出力端との間には、ワード線ＷＬ
を駆動するワード線駆動回路であるバッファ４が接続さ
れている。このバッファ４は、セル３に供給されるセル
供給電圧レベル（本例では、電源ＶCC1 の電圧レベル）
以上の電圧レベルの電源ＶCC2 を動作電源としており、
書込み及び読出しの両動作時に、ワード線ＷＬの“Ｈ”
レベルとしてこの動作電源電圧ＶCC2 の電圧レベルを設
定するように構成されている。すなわち、書込み及び読
出しの両動作時には、ワード線ＷＬの“Ｈ”レベルがバ
ッファ４によってセル供給電圧レベル以上の同一レベル
に設定される。
コーダ（図示せず）の出力端との間には、ワード線ＷＬ
を駆動するワード線駆動回路であるバッファ４が接続さ
れている。このバッファ４は、セル３に供給されるセル
供給電圧レベル（本例では、電源ＶCC1 の電圧レベル）
以上の電圧レベルの電源ＶCC2 を動作電源としており、
書込み及び読出しの両動作時に、ワード線ＷＬの“Ｈ”
レベルとしてこの動作電源電圧ＶCC2 の電圧レベルを設
定するように構成されている。すなわち、書込み及び読
出しの両動作時には、ワード線ＷＬの“Ｈ”レベルがバ
ッファ４によってセル供給電圧レベル以上の同一レベル
に設定される。
【００１６】図２は、本発明の他の実施例を示す回路図
であり、ＰＭＯＳのＴＦＴ(Thin Film Transistor:薄膜
トランジスタ）負荷型スタティックＲＡＭに適用した場
合を示している。このＴＦＴ負荷型スタティックＲＡＭ
のセル５では、第１，第２のインバータ６，７の各負荷
素子としてＰＭＯＳのＴＦＴＱ５，Ｑ６を用いている。
そして、第１のインバータ６のＴＦＴＱ５のゲートがド
ライバトランジスタＱ１のゲートと共に第２のインバー
タ７の記憶ノードＮ２に接続され、第２のインバータ７
のＴＦＴＱ６のゲートがドライバトランジスタＱ２のゲ
ートと共に第１のインバータ６の記憶ノードＮ１に接続
されている。それ以外は高抵抗負荷型スタティックＲＡ
Ｍのセル３と同じ構成となっている。
であり、ＰＭＯＳのＴＦＴ(Thin Film Transistor:薄膜
トランジスタ）負荷型スタティックＲＡＭに適用した場
合を示している。このＴＦＴ負荷型スタティックＲＡＭ
のセル５では、第１，第２のインバータ６，７の各負荷
素子としてＰＭＯＳのＴＦＴＱ５，Ｑ６を用いている。
そして、第１のインバータ６のＴＦＴＱ５のゲートがド
ライバトランジスタＱ１のゲートと共に第２のインバー
タ７の記憶ノードＮ２に接続され、第２のインバータ７
のＴＦＴＱ６のゲートがドライバトランジスタＱ２のゲ
ートと共に第１のインバータ６の記憶ノードＮ１に接続
されている。それ以外は高抵抗負荷型スタティックＲＡ
Ｍのセル３と同じ構成となっている。
【００１７】また、上記実施例の場合と同様に、書込み
及び読出しの両動作時には、ワード線ＷＬの“Ｈ”レベ
ルが、バッファ４によってセル５に供給するセル供給電
圧レベル（本例では、セル５の動作電源ＶCC1 の電圧レ
ベル）以上の同一レベルに設定されるように構成されて
いる。次に、上記構成のメモリセルにおける書込み及び
読出しの各動作について説明する。
及び読出しの両動作時には、ワード線ＷＬの“Ｈ”レベ
ルが、バッファ４によってセル５に供給するセル供給電
圧レベル（本例では、セル５の動作電源ＶCC1 の電圧レ
ベル）以上の同一レベルに設定されるように構成されて
いる。次に、上記構成のメモリセルにおける書込み及び
読出しの各動作について説明する。
【００１８】先ず、書込み動作につき説明するに、アク
セスされたメモリセルのデータに対応してビット線対Ｂ
Ｌ，ＢＬN 上に転送された書込みデータが、第１，第２
のワードトランジスタＱ３，Ｑ４を通してメモリセルに
書き込まれる。この書込み動作時に、バッファ４は、ワ
ード線ＷＬの“Ｈ”レベルとして電源ＶCC2 （ＶCC2 ≧
ＶCC1)の電圧レベルを設定する。これによれば、“Ｈ”
側の記憶ノードの電圧が電源ＶCC1 の電圧により近い電
圧レベルにて書込み動作が行われるため、書込み直後の
データがより安定化し、より確実に書込みが行われる。
セスされたメモリセルのデータに対応してビット線対Ｂ
Ｌ，ＢＬN 上に転送された書込みデータが、第１，第２
のワードトランジスタＱ３，Ｑ４を通してメモリセルに
書き込まれる。この書込み動作時に、バッファ４は、ワ
ード線ＷＬの“Ｈ”レベルとして電源ＶCC2 （ＶCC2 ≧
ＶCC1)の電圧レベルを設定する。これによれば、“Ｈ”
側の記憶ノードの電圧が電源ＶCC1 の電圧により近い電
圧レベルにて書込み動作が行われるため、書込み直後の
データがより安定化し、より確実に書込みが行われる。
【００１９】ここで、ワード線ＷＬの“Ｈ”レベルを高
電圧化した場合のメモリセルの特性について、以下に詳
述する。図３は、インバータ１，２におけるドライバト
ランジスタＱ１，Ｑ２の負荷特性図である。同図におい
て、Ｖinはインバータ１，２の入力電圧（ドライバトラ
ンジスタＱ１，Ｑ２のゲート電圧）、Ｖout はインバー
タ１，２の出力電圧（記憶ノードＮ１，Ｎ２のノード電
圧）、ＩD はドライバトランジスタＱ１，Ｑ２のドレイ
ン電流である。
電圧化した場合のメモリセルの特性について、以下に詳
述する。図３は、インバータ１，２におけるドライバト
ランジスタＱ１，Ｑ２の負荷特性図である。同図におい
て、Ｖinはインバータ１，２の入力電圧（ドライバトラ
ンジスタＱ１，Ｑ２のゲート電圧）、Ｖout はインバー
タ１，２の出力電圧（記憶ノードＮ１，Ｎ２のノード電
圧）、ＩD はドライバトランジスタＱ１，Ｑ２のドレイ
ン電流である。
【００２０】図４は、インバータ１，２の入出力特性
（Ｖin‐Ｖout 特性）である。同図において、Ｖthd は
ドライバトランジスタＱ１，Ｑ２の閾値電圧、Ｖthw ′
はワードトランジスタＱ３，Ｑ４の基板バイアス効果を
含んだ閾値電圧である。図４から明かなように、ワード
線電位ＶWLを上げていくと、最大出力電圧ＶOUT,max も
動作電源電圧ＶCCを上限にして高くなる。ワード線電位
ＶWLがそれ程高くないとき、ワードトランジスタＱ３，
Ｑ４は飽和領域（及びサブスレッショルド領域）で動作
する。ワード線電位ＶWLをさらに高くしていくと、出力
電圧ＶOUT の高いところでワードトランジスタＱ３，Ｑ
４はリニア領域で動作するようになる。この遷移は、
（Ｖin‐Ｖout 特性）である。同図において、Ｖthd は
ドライバトランジスタＱ１，Ｑ２の閾値電圧、Ｖthw ′
はワードトランジスタＱ３，Ｑ４の基板バイアス効果を
含んだ閾値電圧である。図４から明かなように、ワード
線電位ＶWLを上げていくと、最大出力電圧ＶOUT,max も
動作電源電圧ＶCCを上限にして高くなる。ワード線電位
ＶWLがそれ程高くないとき、ワードトランジスタＱ３，
Ｑ４は飽和領域（及びサブスレッショルド領域）で動作
する。ワード線電位ＶWLをさらに高くしていくと、出力
電圧ＶOUT の高いところでワードトランジスタＱ３，Ｑ
４はリニア領域で動作するようになる。この遷移は、
【数１】ＶWL＝ＶCC＋Ｖthw ′ を境にして起こる。
【００２１】次に、読出し動作について説明する。この
読出し動作時にも、ワード線ＷＬの“Ｈ”レベルとして
電源ＶCC2 の電圧レベルがバッファ４により設定され
る。図４の入出力特性における領域Ｘと領域Ｙの境界点
Ａi （ｉ＝１，２，……）は、ワード線ＷＬの“Ｈ”レ
ベルを昇圧するのに伴ってＶin＝Ｖout の破線よりも左
側（上側）に移動する。一方、領域Ｙと領域Ｚの境界点
Ｂi （ｉ＝１，２，……）は、常にＶin＝Ｖout の破線
よりも右側（下側）に位置する。すなわち、図１に示す
メモリセルのトランスファ特性は、図５に示すように、
ノードＮ１の電圧をＶ１とし、ノードＮ２の電圧をＶ２
とすると、Ｖ２＝Ｖ１に関し線対称なバタフライプロッ
トとして示される。この結果、データを安定的に保持で
きる。
読出し動作時にも、ワード線ＷＬの“Ｈ”レベルとして
電源ＶCC2 の電圧レベルがバッファ４により設定され
る。図４の入出力特性における領域Ｘと領域Ｙの境界点
Ａi （ｉ＝１，２，……）は、ワード線ＷＬの“Ｈ”レ
ベルを昇圧するのに伴ってＶin＝Ｖout の破線よりも左
側（上側）に移動する。一方、領域Ｙと領域Ｚの境界点
Ｂi （ｉ＝１，２，……）は、常にＶin＝Ｖout の破線
よりも右側（下側）に位置する。すなわち、図１に示す
メモリセルのトランスファ特性は、図５に示すように、
ノードＮ１の電圧をＶ１とし、ノードＮ２の電圧をＶ２
とすると、Ｖ２＝Ｖ１に関し線対称なバタフライプロッ
トとして示される。この結果、データを安定的に保持で
きる。
【００２２】ここで、ワード線電位ＶWLが数１の式で表
されるとき、即ち図４におけるＡ３‐Ｂ３特性のときス
タティック・ノイズ・マージン（ＳＮＭ）が最も大き
い。このことは、図５のトランスファ特性図から明らか
である。このスタティック・ノイズ・マージン（ＳＮ
Ｍ）は、図５のトランスファ特性図により評価されるも
のであり、２曲線により囲まれた領域の縦または横軸方
向の最大の電位差のうちの小さい方として定義される。
これは、１つの記憶ノードのみにスタティックな電圧ノ
イズがのることを想定した場合の定義であり、ＳＮＭ＝
０となると、メモリセルの双安定動作が不能となり、こ
のときの電源電圧がＶCCmin である。
されるとき、即ち図４におけるＡ３‐Ｂ３特性のときス
タティック・ノイズ・マージン（ＳＮＭ）が最も大き
い。このことは、図５のトランスファ特性図から明らか
である。このスタティック・ノイズ・マージン（ＳＮ
Ｍ）は、図５のトランスファ特性図により評価されるも
のであり、２曲線により囲まれた領域の縦または横軸方
向の最大の電位差のうちの小さい方として定義される。
これは、１つの記憶ノードのみにスタティックな電圧ノ
イズがのることを想定した場合の定義であり、ＳＮＭ＝
０となると、メモリセルの双安定動作が不能となり、こ
のときの電源電圧がＶCCmin である。
【００２３】上述したことから明かなように、読出し動
作時に、ワード線ＷＬの“Ｈ”レベルをセル供給電圧レ
ベルよりも高くすることにより、スタティック・ノイズ
・マージン（ＳＮＭ）が改善され、安定性が向上する。
このときの最適値は、セル供給電圧レベルよりもワード
トランジスタＱ３，Ｑ４の基板バイアス効果を含んだ閾
値電圧Ｖthw ′分だけ高くした電圧レベルとなる。ま
た、この最適化したワード線“Ｈ”レベルにおける読出
し動作については、メモリセルを正常動作させられるセ
ル供給電圧レベルの下限は、ドライバトランジスタＱ
１，Ｑ２の閾値電圧Ｖthd に等しい。ワード線“Ｈ”レ
ベルとセル供給電圧レベルとが等しい通常動作の場合、
このセル供給電圧レベルの下限は、ワードトランジスタ
Ｑ３，Ｑ４の基板バイアス効果を含んだ閾値電圧
Ｖthw ′とドライバトランジスタＱ１，Ｑ２の閾値電圧
Ｖthd との和であり、よって本発明によれば、より低い
電圧レベルにてメモリセルを動作させられることにな
る。
作時に、ワード線ＷＬの“Ｈ”レベルをセル供給電圧レ
ベルよりも高くすることにより、スタティック・ノイズ
・マージン（ＳＮＭ）が改善され、安定性が向上する。
このときの最適値は、セル供給電圧レベルよりもワード
トランジスタＱ３，Ｑ４の基板バイアス効果を含んだ閾
値電圧Ｖthw ′分だけ高くした電圧レベルとなる。ま
た、この最適化したワード線“Ｈ”レベルにおける読出
し動作については、メモリセルを正常動作させられるセ
ル供給電圧レベルの下限は、ドライバトランジスタＱ
１，Ｑ２の閾値電圧Ｖthd に等しい。ワード線“Ｈ”レ
ベルとセル供給電圧レベルとが等しい通常動作の場合、
このセル供給電圧レベルの下限は、ワードトランジスタ
Ｑ３，Ｑ４の基板バイアス効果を含んだ閾値電圧
Ｖthw ′とドライバトランジスタＱ１，Ｑ２の閾値電圧
Ｖthd との和であり、よって本発明によれば、より低い
電圧レベルにてメモリセルを動作させられることにな
る。
【００２４】また、ワード線ＷＬの“Ｈ”レベルをセル
供給電圧レベルよりも高くすると、ワードトランジスタ
Ｑ３，Ｑ４のゲートバイアスが大きくなるのに伴い、
“Ｌ”側のワードトランジスタの電流能力も増えて、
“Ｌ”側のビット線からメモリセル内に流れ込むセル電
流が増加するため、読出し動作が高速に行われてアクセ
スタイムの高速化が可能となる。さらに、読出し動作時
のビット線対ＢＬ，ＢＬN 間に大きな電位差は必要では
ないため、センスアンプとして、電圧センスアンプだけ
でなく、電流センスアンプも使用可能である。
供給電圧レベルよりも高くすると、ワードトランジスタ
Ｑ３，Ｑ４のゲートバイアスが大きくなるのに伴い、
“Ｌ”側のワードトランジスタの電流能力も増えて、
“Ｌ”側のビット線からメモリセル内に流れ込むセル電
流が増加するため、読出し動作が高速に行われてアクセ
スタイムの高速化が可能となる。さらに、読出し動作時
のビット線対ＢＬ，ＢＬN 間に大きな電位差は必要では
ないため、センスアンプとして、電圧センスアンプだけ
でなく、電流センスアンプも使用可能である。
【００２５】なお、ワード線ＷＬの“Ｈ”レベルをセル
供給電圧レベルよりも高くすることにより、ワードトラ
ンジスタＱ３，Ｑ４のゲートには高い電圧が印加される
ことになるが、ワードトランジスタＱ３，Ｑ４のゲート
絶縁膜を他のトランジスタ、例えばドライバトランジス
タＱ１，Ｑ２のそれよりも厚くするなどして、ワードト
ランジスタＱ３，Ｑ４の絶縁耐圧をドライバトランジス
タＱ１，Ｑ２のそれよりも高くすることにより、ワード
トランジスタＱ３，Ｑ４のゲートに高い電圧を印加して
も、ワードトランジスタＱ３，Ｑ４のゲート絶縁膜の絶
縁破壊を招くことはなく、ワードトランジスタＱ３，Ｑ
４の信頼性を向上できる。
供給電圧レベルよりも高くすることにより、ワードトラ
ンジスタＱ３，Ｑ４のゲートには高い電圧が印加される
ことになるが、ワードトランジスタＱ３，Ｑ４のゲート
絶縁膜を他のトランジスタ、例えばドライバトランジス
タＱ１，Ｑ２のそれよりも厚くするなどして、ワードト
ランジスタＱ３，Ｑ４の絶縁耐圧をドライバトランジス
タＱ１，Ｑ２のそれよりも高くすることにより、ワード
トランジスタＱ３，Ｑ４のゲートに高い電圧を印加して
も、ワードトランジスタＱ３，Ｑ４のゲート絶縁膜の絶
縁破壊を招くことはなく、ワードトランジスタＱ３，Ｑ
４の信頼性を向上できる。
【００２６】また、ワード線“Ｈ”レベルをセル供給電
圧レベルに応じて設定する、例えばセル供給電圧レベル
が十分に高くて、ワード線“Ｈ”レベルをそれ程高くし
なくても十分な安定性が得られる場合には、ワード線
“Ｈ”レベルをセル供給電圧レベルと同じかそれよりも
少し高い程度（最適電圧レベルよりも低い）に設定する
ことによっても、ワードトランジスタＱ３，Ｑ４の信頼
性を向上できる。さらには、ワード線“Ｈ”レベルをセ
ル供給電圧レベルに応じて設定することにより、動作電
源電圧の範囲を広く設定できることにもなる。
圧レベルに応じて設定する、例えばセル供給電圧レベル
が十分に高くて、ワード線“Ｈ”レベルをそれ程高くし
なくても十分な安定性が得られる場合には、ワード線
“Ｈ”レベルをセル供給電圧レベルと同じかそれよりも
少し高い程度（最適電圧レベルよりも低い）に設定する
ことによっても、ワードトランジスタＱ３，Ｑ４の信頼
性を向上できる。さらには、ワード線“Ｈ”レベルをセ
ル供給電圧レベルに応じて設定することにより、動作電
源電圧の範囲を広く設定できることにもなる。
【００２７】
【発明の効果】以上説明したように、請求項１記載の半
導体記憶装置によれば、書込み及び読出しの両動作時
に、ワード線の“Ｈ”レベルをセル供給電圧レベル以上
の同一レベルに設定するようにしたことにより、ワード
線の“Ｈ”レベルを切り換える必要がないため、その切
換え制御のための制御回路が不要となる効果がある。ま
た、ワードトランジスタのゲートバイアスが大きくなる
に伴い、“Ｌ”側のワードトランジスタの電流能力が増
えて、“Ｌ”側のビット線からメモリセル内に流れ込む
セル電流が増加するため、読出し動作が高速に行われて
アクセスタイムの高速化が図られることにもなる。
導体記憶装置によれば、書込み及び読出しの両動作時
に、ワード線の“Ｈ”レベルをセル供給電圧レベル以上
の同一レベルに設定するようにしたことにより、ワード
線の“Ｈ”レベルを切り換える必要がないため、その切
換え制御のための制御回路が不要となる効果がある。ま
た、ワードトランジスタのゲートバイアスが大きくなる
に伴い、“Ｌ”側のワードトランジスタの電流能力が増
えて、“Ｌ”側のビット線からメモリセル内に流れ込む
セル電流が増加するため、読出し動作が高速に行われて
アクセスタイムの高速化が図られることにもなる。
【００２８】請求項２記載の半導体記憶装置によれば、
ワード線“Ｈ”レベルの最適値として、ワードトランジ
スタの基板バイアス効果を含んだ閾値電圧分だけセル供
給電圧レベルよりも高い電圧レベルを選定するようにし
たことにより、その読出し動作については、メモリセル
を正常動作させられるセル供給電圧レベルの下限が、ド
ライバトランジスタの閾値電圧に等しくなるので、より
低い電源電圧にてメモリセルの動作が可能となる。
ワード線“Ｈ”レベルの最適値として、ワードトランジ
スタの基板バイアス効果を含んだ閾値電圧分だけセル供
給電圧レベルよりも高い電圧レベルを選定するようにし
たことにより、その読出し動作については、メモリセル
を正常動作させられるセル供給電圧レベルの下限が、ド
ライバトランジスタの閾値電圧に等しくなるので、より
低い電源電圧にてメモリセルの動作が可能となる。
【００２９】請求項３記載の半導体記憶装置によれば、
ワード線の“Ｈ”レベルをセル供給電圧レベルに応じて
設定するようにしたことにより、動作電源電圧の範囲を
広く設定できることになる。また、例えばセル供給電圧
が十分に高くてワード線の“Ｈ”レベルをそれ程高くし
なくても十分な安定性が得られる場合には、ワード線の
“Ｈ”レベルをセル供給電圧レベルと同じかそれよりも
少し高めに設定することにより、ワードトランジスタの
ゲートに高い電圧を印加せずに済むため、ワードトラン
ジスタのゲート絶縁膜の絶縁破壊を招くことはなく、ワ
ードトランジスタの信頼性を向上できることになる。
ワード線の“Ｈ”レベルをセル供給電圧レベルに応じて
設定するようにしたことにより、動作電源電圧の範囲を
広く設定できることになる。また、例えばセル供給電圧
が十分に高くてワード線の“Ｈ”レベルをそれ程高くし
なくても十分な安定性が得られる場合には、ワード線の
“Ｈ”レベルをセル供給電圧レベルと同じかそれよりも
少し高めに設定することにより、ワードトランジスタの
ゲートに高い電圧を印加せずに済むため、ワードトラン
ジスタのゲート絶縁膜の絶縁破壊を招くことはなく、ワ
ードトランジスタの信頼性を向上できることになる。
【００３０】請求項４記載の半導体記憶装置によれば、
ワードトランジスタのゲート絶縁膜を例えばドライバト
ランジスタのそれよりも厚くするなどしてワードトラン
ジスタの絶縁耐圧をドライバトランジスタのそれよりも
高くするようにしたことにより、ワードトランジスタの
ゲートに高い電圧を印加しても、ワードトランジスタの
ゲート絶縁膜の絶縁破壊を招くことはないため、ワード
トランジスタの信頼性を向上できることになる。
ワードトランジスタのゲート絶縁膜を例えばドライバト
ランジスタのそれよりも厚くするなどしてワードトラン
ジスタの絶縁耐圧をドライバトランジスタのそれよりも
高くするようにしたことにより、ワードトランジスタの
ゲートに高い電圧を印加しても、ワードトランジスタの
ゲート絶縁膜の絶縁破壊を招くことはないため、ワード
トランジスタの信頼性を向上できることになる。
【図１】本発明の一実施例を示す回路図であり、高抵抗
負荷型スタティックＲＡＭに適用した場合を示してい
る。
負荷型スタティックＲＡＭに適用した場合を示してい
る。
【図２】本発明の他の実施例を示す回路図であり、高抵
抗負荷型スタティックＲＡＭに適用した場合を示してい
る。
抗負荷型スタティックＲＡＭに適用した場合を示してい
る。
【図３】インバータにおけるドライバトランジスタの負
荷特性図である。
荷特性図である。
【図４】インバータの入出力特性図である。
【図５】インバータの入出力特性を入出力を入れ換えて
重ね合わせたトランスファ特性図である。
重ね合わせたトランスファ特性図である。
１，６ 第１のインバータ ２，７ 第２のインバータ ３，５ セル ４ バッファ Ｑ１，Ｑ２ ドライバトランジスタ Ｑ３，Ｑ４ ワードトランジスタ Ｑ５，Ｑ６ ＴＦＴ Ｒ１，Ｒ２ 高抵抗
Claims (4)
- 【請求項１】 ドライバトランジスタ及びその負荷素子
からなりかつ互いに交差接続された第１，第２のインバ
ータと、前記第１，第２のインバータの各記憶ノードと
ビット線対との間に接続されかつ各ゲートがワード線に
接続された第１，第２のワードトランジスタとを有する
メモリセルと、 前記ワード線を駆動するワード線駆動回路とを備え、 前記ワード線駆動回路は、書込み及び読出しの両動作時
に、前記ワード線の高レベルを前記メモリセルに供給す
るセル供給電圧レベル以上の同一レベルに設定すること
を特徴とする半導体記憶装置。 - 【請求項２】 前記ワード線駆動回路は、前記ワード線
の高レベルを前記第１，第２のワードトランジスタの基
板バイアス効果を含んだ閾値電圧分だけ前記セル供給電
圧レベルよりも高く設定することを特徴とする請求項１
記載の半導体記憶装置。 - 【請求項３】 前記ワード線駆動回路は、前記ワード線
の高レベルを前記セル供給電圧レベルに応じて設定する
ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項４】 前記第１，第２のワードトランジスタ
は、少なくとも前記ドライバトランジスタよりも絶縁耐
圧が高く設定されていることを特徴とする請求項１記載
の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5209038A JPH0745080A (ja) | 1993-07-30 | 1993-07-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5209038A JPH0745080A (ja) | 1993-07-30 | 1993-07-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745080A true JPH0745080A (ja) | 1995-02-14 |
Family
ID=16566230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5209038A Pending JPH0745080A (ja) | 1993-07-30 | 1993-07-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0745080A (ja) |
-
1993
- 1993-07-30 JP JP5209038A patent/JPH0745080A/ja active Pending
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