JPH0744112B2 - 積層型インダクター - Google Patents
積層型インダクターInfo
- Publication number
- JPH0744112B2 JPH0744112B2 JP63260209A JP26020988A JPH0744112B2 JP H0744112 B2 JPH0744112 B2 JP H0744112B2 JP 63260209 A JP63260209 A JP 63260209A JP 26020988 A JP26020988 A JP 26020988A JP H0744112 B2 JPH0744112 B2 JP H0744112B2
- Authority
- JP
- Japan
- Prior art keywords
- coil
- ferrite sheet
- conductor pattern
- magnetic path
- ferrite
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Coils Or Transformers For Communication (AREA)
Description
【発明の詳細な説明】 <産業上の利用分野> この発明は、高周波回路において、雑音防止用に使用さ
れる小型の積層インダクターに関するものである。
れる小型の積層インダクターに関するものである。
<従来の技術> 近年、高周波回路において、雑音防止に関する規制は強
く、このため雑音防止用としてインダクタンス素子がク
ローズアップされ、小型の積層インダクターが雑音防止
の分野で使用されている。
く、このため雑音防止用としてインダクタンス素子がク
ローズアップされ、小型の積層インダクターが雑音防止
の分野で使用されている。
第8図と第9図は従来の小型積層インダクターの構造を
示しており、同図において、1はフェライトシート2の
表面に導体ペーストを用いて導電部3と外部引出し電極
4、5からなる導体パターン6を設けて形成した印刷シ
ートである。
示しており、同図において、1はフェライトシート2の
表面に導体ペーストを用いて導電部3と外部引出し電極
4、5からなる導体パターン6を設けて形成した印刷シ
ートである。
上記印刷シート1の上下両面に何も印刷していない複数
枚のフェライトシート7、7′を各々積み重ねて平面加
圧することにより積層体とし、この積層体を適当な温度
で焼成して一体焼成品とした後バレル研磨を施し、積層
体の両端部に外部引出し電極4、5と導通する外部電極
8、9を塗布焼付けした構造になっている。
枚のフェライトシート7、7′を各々積み重ねて平面加
圧することにより積層体とし、この積層体を適当な温度
で焼成して一体焼成品とした後バレル研磨を施し、積層
体の両端部に外部引出し電極4、5と導通する外部電極
8、9を塗布焼付けした構造になっている。
<発明が解決しようとする課題> ところで、上記のような構造の積層型インダクターは、
印刷シート1の表面に導電部3が直線的に設けられてい
るため、全体の形状が小さいことによって導電部長さが
短く、必要なインダクタンス値が得られないという問題
がある。
印刷シート1の表面に導電部3が直線的に設けられてい
るため、全体の形状が小さいことによって導電部長さが
短く、必要なインダクタンス値が得られないという問題
がある。
この発明の課題は、上記のような問題点を解決するた
め、小型で大きいインダクタンス値が得られる積層イン
ダクターを提供することにある。
め、小型で大きいインダクタンス値が得られる積層イン
ダクターを提供することにある。
<課題を解決するための手段> 上記のような課題を解決するため、この発明は、少なく
とも三枚のフェライトシートをその層間にコイル構成用
導体パターンと両端部に引出し用導体パターンとを介在
して積層し、積層体の両端部に引出し用導体パターンと
接続した外部電極を設けた積層型インダクターであり、
中間のフェライトシートに各コイル構成用導体パターン
を接続してコイルを形成し、この中間フェライトシート
が中心磁路となるよう構成し、前記コイル構成用導体パ
ターンの両端部と引出し用導体パターンとの間に、フェ
ライトシートのスルーボール間とフェライトシートの厚
みとの積であるコイル断面積と同じか、それ以上の面積
を持つ磁路接続部を設けた構成としたものである。
とも三枚のフェライトシートをその層間にコイル構成用
導体パターンと両端部に引出し用導体パターンとを介在
して積層し、積層体の両端部に引出し用導体パターンと
接続した外部電極を設けた積層型インダクターであり、
中間のフェライトシートに各コイル構成用導体パターン
を接続してコイルを形成し、この中間フェライトシート
が中心磁路となるよう構成し、前記コイル構成用導体パ
ターンの両端部と引出し用導体パターンとの間に、フェ
ライトシートのスルーボール間とフェライトシートの厚
みとの積であるコイル断面積と同じか、それ以上の面積
を持つ磁路接続部を設けた構成としたものである。
<作用> フェライトシートの積層間に設けたコイル構成用導体を
中間フェライトシートのスルーホールで接続し、コイル
を形成して中間フェライトシートを中心磁路としたもの
で、導体長さが長くなると共に、コイルの両端に設けた
磁路接続部がコイル断面積と同じか、それ以上の面積を
持っているので、中心磁路を流れる磁束のコイル両端で
の上下への回り込みが円滑になり、閉磁路を構成するこ
とによって大きなインダクタンス値が得られることにな
る。
中間フェライトシートのスルーホールで接続し、コイル
を形成して中間フェライトシートを中心磁路としたもの
で、導体長さが長くなると共に、コイルの両端に設けた
磁路接続部がコイル断面積と同じか、それ以上の面積を
持っているので、中心磁路を流れる磁束のコイル両端で
の上下への回り込みが円滑になり、閉磁路を構成するこ
とによって大きなインダクタンス値が得られることにな
る。
<実施例> 以下、この発明の実施例を添付図面の第1図乃至第7図
に基づいて説明する。
に基づいて説明する。
第1図乃至第5図に示す第1の実施例において、積層型
インダクターの基本構造は三枚のフェライトシート10、
40、40′を用い、中間に位置するフェライトシート10の
両面にコイル構成用の導体パターンと外部引出し用の導
体パターンとを設け、各フェライトシート10、40、40′
を積層して加圧一体化すると共に、積層体の両端に外部
電極41、42を設けて形成されている。
インダクターの基本構造は三枚のフェライトシート10、
40、40′を用い、中間に位置するフェライトシート10の
両面にコイル構成用の導体パターンと外部引出し用の導
体パターンとを設け、各フェライトシート10、40、40′
を積層して加圧一体化すると共に、積層体の両端に外部
電極41、42を設けて形成されている。
中間のフェライトシート10は、第1図に示す如く、実施
例としては横長の矩形状に形成され、長手方向に沿う両
側にスルーホール11〜14及び21〜24が一定の間隔で並べ
て設けられ、このフェライトシート10の裏面側に第2図
に破線で示す如く、銀を主体とする導電ペーストを用
い、両側のスルーホール11と21間、12と22間、13と23
間、14と24間に橋渡しするごとく、コイル構成用の導体
パターン25、26、27、28を平行状に塗布形成する。
例としては横長の矩形状に形成され、長手方向に沿う両
側にスルーホール11〜14及び21〜24が一定の間隔で並べ
て設けられ、このフェライトシート10の裏面側に第2図
に破線で示す如く、銀を主体とする導電ペーストを用
い、両側のスルーホール11と21間、12と22間、13と23
間、14と24間に橋渡しするごとく、コイル構成用の導体
パターン25、26、27、28を平行状に塗布形成する。
また、上記フェライトシート10の表面にも第2図に実線
で示す如く、両側のスルーホール12と21間、13と22間、
14と23間に橋渡しするごとく銀を主体とする導電ペース
トを用いてコイル構成用導体パターン17、18、19を平行
状に塗布形成する。
で示す如く、両側のスルーホール12と21間、13と22間、
14と23間に橋渡しするごとく銀を主体とする導電ペース
トを用いてコイル構成用導体パターン17、18、19を平行
状に塗布形成する。
更に、このフェライトシート10の表面で両端部の位置に
は、引出し用の導体パターン15、16が同じく導電ペース
トを用いて塗布され、一方の導電パターン15はスルーホ
ール11の部分でコイル構成用導電パターン25と、また他
方の導電パターン16はスルーホール24の部分でコイル構
成用導体パターン28と各々接続されている。
は、引出し用の導体パターン15、16が同じく導電ペース
トを用いて塗布され、一方の導電パターン15はスルーホ
ール11の部分でコイル構成用導電パターン25と、また他
方の導電パターン16はスルーホール24の部分でコイル構
成用導体パターン28と各々接続されている。
上記のように、フェライトシート10の裏面に設けたコイ
ル構成用導体パターン25、26、27、28と表面に設けた導
体パターン17、18、19は、スルーホール11、21、12…を
含んで印刷され、しかも各スルーホール11、21、12…の
部分で順次電気的に接続されているので、各コイル構成
用導体パターンによって、フェライトシート10の「スル
ーホール間Xフェライトシート10の厚み」の面積をコイ
ルの断面とする1ターンのコイルが構成さる。従って図
示の例では、スルーホール11から24の間で3.5ターンの
コイルとなっている。
ル構成用導体パターン25、26、27、28と表面に設けた導
体パターン17、18、19は、スルーホール11、21、12…を
含んで印刷され、しかも各スルーホール11、21、12…の
部分で順次電気的に接続されているので、各コイル構成
用導体パターンによって、フェライトシート10の「スル
ーホール間Xフェライトシート10の厚み」の面積をコイ
ルの断面とする1ターンのコイルが構成さる。従って図
示の例では、スルーホール11から24の間で3.5ターンの
コイルとなっている。
上記フェライトシート10の両端部でコイル構成用導体パ
ターン25と一方の引出し用導体パターン15との間及びコ
イル構成用導体パターン28と他方の引出し用導体パター
ン16との間の各々に印刷しない空白の磁路接続部31と32
が設けられている。
ターン25と一方の引出し用導体パターン15との間及びコ
イル構成用導体パターン28と他方の引出し用導体パター
ン16との間の各々に印刷しない空白の磁路接続部31と32
が設けられている。
この磁路接続部31と32はコイル断面積と同じか、それ以
上の面積を持つように、コイル構成用パターン25と引出
し用導体パターン15の間及びコイル構成用パターン28と
引出し用の導体パターン16の間に所定の距離が確保され
ている。
上の面積を持つように、コイル構成用パターン25と引出
し用導体パターン15の間及びコイル構成用パターン28と
引出し用の導体パターン16の間に所定の距離が確保され
ている。
前記の中間フェライトシート10に対してその上下に、何
も印刷していないダミーシートとなるフェライトシート
40、40′を積み重ねた後、平面加圧を行なうが、上記磁
路接続部31と32の部分においては、中間フェライトシー
ト10と上下のフェライトシート40、40′がそれぞれ必要
な面積をもって接着し、閉磁路の部分を構成することに
なる。
も印刷していないダミーシートとなるフェライトシート
40、40′を積み重ねた後、平面加圧を行なうが、上記磁
路接続部31と32の部分においては、中間フェライトシー
ト10と上下のフェライトシート40、40′がそれぞれ必要
な面積をもって接着し、閉磁路の部分を構成することに
なる。
上記のように平面加圧を行なった積層体は、焼成による
一体化後にバレル研磨を行ない、両端に外部電極41、42
を塗布焼付ければ完成品となる。
一体化後にバレル研磨を行ない、両端に外部電極41、42
を塗布焼付ければ完成品となる。
なお、中間フェライトシート10の両面に積層するダミー
用のフェライトシート40、40′は、複数枚のシートを重
ね合わせて構成しても良いと共に、中間フェライトシー
ト10及び両面のフェライトシート40、40′は、フェライ
ト粉末及び有機溶媒、バインダーなどを混練してなる泥
しょうを押出し法、引上げ法、あるいはブレート法等に
よりシート状にしたグリーンが用いられる。
用のフェライトシート40、40′は、複数枚のシートを重
ね合わせて構成しても良いと共に、中間フェライトシー
ト10及び両面のフェライトシート40、40′は、フェライ
ト粉末及び有機溶媒、バインダーなどを混練してなる泥
しょうを押出し法、引上げ法、あるいはブレート法等に
よりシート状にしたグリーンが用いられる。
また、コイル構成用導体パターン及び引出し用導体パタ
ーンは、スルーホール11〜24において、印刷時に表裏か
らスルーホール内壁に導電ペーストが流れ込むように印
刷を行なうことにより、表裏のパターンを確実に接続す
ることができる。
ーンは、スルーホール11〜24において、印刷時に表裏か
らスルーホール内壁に導電ペーストが流れ込むように印
刷を行なうことにより、表裏のパターンを確実に接続す
ることができる。
次に、第6図と第7図に示す第2の実施例は、中間フェ
ライトシート10にスルーホールのみを設け、両面に重ね
るフェライトシート40、40′に導電パターンを設けた構
造であり、第1図乃至第5図に示した第1の実施例と共
通する部分には同一符合を使用して説明する。
ライトシート10にスルーホールのみを設け、両面に重ね
るフェライトシート40、40′に導電パターンを設けた構
造であり、第1図乃至第5図に示した第1の実施例と共
通する部分には同一符合を使用して説明する。
第6図のように、中間フェライトシート10の両側には、
内壁および両開口部近傍に導電ペーストが印刷されたス
ルーホール11〜24が設けられ、この中間フェライトシー
ト10の裏面に重ねるフェライトシート40の表面に、コイ
ル構成用導体パターン17、18、19と引出し用の導体パタ
ーン15、16が設けられ、両端部に磁路接続部31、32が設
けられている。
内壁および両開口部近傍に導電ペーストが印刷されたス
ルーホール11〜24が設けられ、この中間フェライトシー
ト10の裏面に重ねるフェライトシート40の表面に、コイ
ル構成用導体パターン17、18、19と引出し用の導体パタ
ーン15、16が設けられ、両端部に磁路接続部31、32が設
けられている。
また、表面側に重ねるフェライトシート40′の裏面には
コイル構成用の導体パターン25、26、27、28が設けら
れ、中間フェライトシート10の表裏にフェライトシート
40と40′を重ねて積層すると、スルーホール11〜24の部
分でコイル構成用導体パターン及び引出し用導体パター
ン15、16が順次接続され、第2図で示したと同様の3.5
ターンのコイルを構成することができる。
コイル構成用の導体パターン25、26、27、28が設けら
れ、中間フェライトシート10の表裏にフェライトシート
40と40′を重ねて積層すると、スルーホール11〜24の部
分でコイル構成用導体パターン及び引出し用導体パター
ン15、16が順次接続され、第2図で示したと同様の3.5
ターンのコイルを構成することができる。
なお、中間フェライトシート10の厚みを極めて小さくし
た場合には、スルーホール11〜24の内壁および両開口部
近傍への導電ペーストの印刷を省略することができる。
た場合には、スルーホール11〜24の内壁および両開口部
近傍への導電ペーストの印刷を省略することができる。
この発明の積層型インダクターは上記のような構成であ
り、第4図に示す如く、パターン内の磁力線は同図の矢
印のような流れとなる。
り、第4図に示す如く、パターン内の磁力線は同図の矢
印のような流れとなる。
即ち、中心磁路となる中間フェライトシート10を通り、
磁路接続部31を通って外部磁路となる上下のフェライト
シート40、40′に別れて流れ、磁路接続部32で再び一つ
になって中心磁路である中間フェライトシート10に戻る
ことになる。
磁路接続部31を通って外部磁路となる上下のフェライト
シート40、40′に別れて流れ、磁路接続部32で再び一つ
になって中心磁路である中間フェライトシート10に戻る
ことになる。
上記磁路接続部31、32は、中間フェライトシート10のコ
イルを構成する部分のコイル断面積と同じか、それ以上
の面積に形成してあるので、磁力線が中間フェライトシ
ート10から上下のフェライトシート40、40′に別れて流
れるとき及び上下フェライトシート40、40′から再び中
間フェライトシート10に戻るときの磁力線の流れが円滑
になり、閉磁路ができるので、大きなインダクタンスが
得られる。
イルを構成する部分のコイル断面積と同じか、それ以上
の面積に形成してあるので、磁力線が中間フェライトシ
ート10から上下のフェライトシート40、40′に別れて流
れるとき及び上下フェライトシート40、40′から再び中
間フェライトシート10に戻るときの磁力線の流れが円滑
になり、閉磁路ができるので、大きなインダクタンスが
得られる。
<発明の効果> 以上のように、この発明によると、中心磁路を構成する
中間フェライトシートと外部磁路を構成するフェライト
シートとの間に、閉磁路を構成する磁路接続部を設けた
ので、コイル構造により導電部の距離が長くなると共
に、磁力線の流れが円滑となり、小型で大きいインダク
タンス値が得られ、効率のよい設計が可能になる。
中間フェライトシートと外部磁路を構成するフェライト
シートとの間に、閉磁路を構成する磁路接続部を設けた
ので、コイル構造により導電部の距離が長くなると共
に、磁力線の流れが円滑となり、小型で大きいインダク
タンス値が得られ、効率のよい設計が可能になる。
第1図乃至第5図は、この発明に係る積層型インダクタ
ーの第1の実施例を示し、第1図は中間フェライトシー
トの平面図、第2図は同上に導体パターンを施した平面
図、第3図はフェライトシートの分解した正面図、第4
図は完成状態の縦断正面図、第5図は同上の横断平面
図、第6図は第2の実施例を示す分解平面図、第7図は
同上の分解正面図、第8図は従来のインダクターを示す
分解斜視図、第9図は同上の横断平面図である。 10……中間用フェライトシート 11〜14、21〜24……スルーホール 15、16……引出し用の導体パターン 17〜19、25〜28……コイル構成用の導体パターン 31、32……磁路接続部 40、40′……外部電極
ーの第1の実施例を示し、第1図は中間フェライトシー
トの平面図、第2図は同上に導体パターンを施した平面
図、第3図はフェライトシートの分解した正面図、第4
図は完成状態の縦断正面図、第5図は同上の横断平面
図、第6図は第2の実施例を示す分解平面図、第7図は
同上の分解正面図、第8図は従来のインダクターを示す
分解斜視図、第9図は同上の横断平面図である。 10……中間用フェライトシート 11〜14、21〜24……スルーホール 15、16……引出し用の導体パターン 17〜19、25〜28……コイル構成用の導体パターン 31、32……磁路接続部 40、40′……外部電極
Claims (1)
- 【請求項1】少なくとも三枚のフェライトシートをその
層間にコイル構成用導体パターンと両端部に引出し用導
体パターンとを介在して積層し、積層体の両端部に引出
し用導体パターンと接続した外部電極を設けた積層型イ
ンダクターであり、中間のフェライトシート両面に印刷
したコイル構成用平行導体パターンをスルーホールを介
して接続してコイルを形成し、この中間フェライトシー
トが中心磁路となるよう構成し、前記コイル構成用導体
パターンの両端部と引出し用導体パターンとの間に、フ
ェライトシートのスルーホール間とフェライトシートの
厚みとの積であるコイル断面積と同じか、それ以上の面
積を持つ磁路接続部を設けたことを特徴とする積層型イ
ンダクター。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63260209A JPH0744112B2 (ja) | 1988-10-14 | 1988-10-14 | 積層型インダクター |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63260209A JPH0744112B2 (ja) | 1988-10-14 | 1988-10-14 | 積層型インダクター |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02106006A JPH02106006A (ja) | 1990-04-18 |
JPH0744112B2 true JPH0744112B2 (ja) | 1995-05-15 |
Family
ID=17344860
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63260209A Expired - Lifetime JPH0744112B2 (ja) | 1988-10-14 | 1988-10-14 | 積層型インダクター |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0744112B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100348250B1 (ko) * | 1999-10-11 | 2002-08-09 | 엘지전자 주식회사 | 마이크로 수동소자의 제조 방법 |
KR100653429B1 (ko) * | 2005-01-28 | 2006-12-05 | 한명희 | 적층형 칩 타입 파워 인덕터 및 그 제조 방법 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5591804A (en) * | 1978-12-29 | 1980-07-11 | Tdk Corp | Chip type inductor |
JPS56164509A (en) * | 1980-05-22 | 1981-12-17 | Tdk Corp | Trimming method for laminated-core inductance element |
-
1988
- 1988-10-14 JP JP63260209A patent/JPH0744112B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH02106006A (ja) | 1990-04-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5032815A (en) | Lamination type inductor | |
JP3039538B1 (ja) | 積層型インダクタ | |
JP2598940B2 (ja) | Lc複合部品 | |
US6223422B1 (en) | Method of manufacturing multilayer-type chip inductors | |
US6590486B2 (en) | Multilayer inductor | |
US6498555B1 (en) | Monolithic inductor | |
KR100644790B1 (ko) | 적층 코일 부품 및 그 제조방법 | |
JP3545701B2 (ja) | コモンモードチョーク | |
JP3077061B2 (ja) | 積層型コイル | |
KR100644788B1 (ko) | 적층 세라믹 전자부품 | |
JP2005150168A (ja) | 積層コイル部品 | |
JPH06333742A (ja) | 積層コイル | |
JP2817460B2 (ja) | 積層チップトランス | |
JPH0744112B2 (ja) | 積層型インダクター | |
JPH03153011A (ja) | 積層トランス | |
JP2003217935A (ja) | 積層インダクタアレイ | |
JP4423830B2 (ja) | 積層型方向性結合器 | |
JP2000260621A (ja) | 積層型コモンモードチョークコイル | |
JP3089832B2 (ja) | 複合インダクタ部品 | |
JPH02143406A (ja) | 積層型インダクター | |
JPH0441620Y2 (ja) | ||
JPH0623217U (ja) | 積層セラミックインダクタ | |
KR100293307B1 (ko) | 적층형페라이트인덕터및그제조방법 | |
JPH10215134A (ja) | 積層emiフィルタ | |
JP2552048Y2 (ja) | 積層型インダクタ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090515 Year of fee payment: 14 |
|
EXPY | Cancellation because of completion of term | ||
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090515 Year of fee payment: 14 |