JPH0740595B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0740595B2 JPH0740595B2 JP60266481A JP26648185A JPH0740595B2 JP H0740595 B2 JPH0740595 B2 JP H0740595B2 JP 60266481 A JP60266481 A JP 60266481A JP 26648185 A JP26648185 A JP 26648185A JP H0740595 B2 JPH0740595 B2 JP H0740595B2
- Authority
- JP
- Japan
- Prior art keywords
- polysilicon
- semiconductor substrate
- oxide film
- forming
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/383—Channel doping programmed
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体装置の製造方法に係わり、特に、デプレ
ッショントランジスタを含む半導体装置の製造方法に関
し、例えば、記憶素子へのプログラム工程を製造工程中
の遅い段階に行ない、半製品をより完成品に近い状態で
ストックできるマスクロム装置の製造方法に関する。
ッショントランジスタを含む半導体装置の製造方法に関
し、例えば、記憶素子へのプログラム工程を製造工程中
の遅い段階に行ない、半製品をより完成品に近い状態で
ストックできるマスクロム装置の製造方法に関する。
〈従来の技術〉 まず、従来のデプレッショントランジスタを含む半導体
装置の製造方法をマスクロムを例にして説明する。第２
図（ａ）乃至（ｆ）は従来のマスクロム装置の製造方法
の各工程を示す断面図であり、該製造方法においては、
まず、ｐ型領域１を形成したｎ型の半導体基板の表面を
熱酸化してフィールド酸化膜２を成長させ、素子形成領
域を画成する（第２図（ａ））。従来の製造方法ではこ
の段階で製造を中断し、ユーザーからマスクロム装置に
記憶させるべきプログラムを受け取った後再び製造を再
開する。すなわち、情報（１）を記憶させるべき記憶素
子にはイオン注入によりｎ型の不純物を導入してデプレ
ッション層を形成するが、情報（０）を記憶させる記憶
素子には不純物を導入しない（第２図（ｂ））。続い
て、半導体基板１の表面に熱酸化によりゲート酸化膜３
を成長させ（第２図（ｃ））、ゲート酸化膜３上に被着
させたポリシリコン膜をパターン形成しポリシリコンゲ
ート4,5を形成する（第２図（ｄ））。この後、ｎ型の
不純物を自己整合方式で導入してソース・ドレイン領域
6,7を形成し（第２図（ｅ））、しかる後、保護膜８を
被着させる（第２図（ｆ））。
装置の製造方法をマスクロムを例にして説明する。第２
図（ａ）乃至（ｆ）は従来のマスクロム装置の製造方法
の各工程を示す断面図であり、該製造方法においては、
まず、ｐ型領域１を形成したｎ型の半導体基板の表面を
熱酸化してフィールド酸化膜２を成長させ、素子形成領
域を画成する（第２図（ａ））。従来の製造方法ではこ
の段階で製造を中断し、ユーザーからマスクロム装置に
記憶させるべきプログラムを受け取った後再び製造を再
開する。すなわち、情報（１）を記憶させるべき記憶素
子にはイオン注入によりｎ型の不純物を導入してデプレ
ッション層を形成するが、情報（０）を記憶させる記憶
素子には不純物を導入しない（第２図（ｂ））。続い
て、半導体基板１の表面に熱酸化によりゲート酸化膜３
を成長させ（第２図（ｃ））、ゲート酸化膜３上に被着
させたポリシリコン膜をパターン形成しポリシリコンゲ
ート4,5を形成する（第２図（ｄ））。この後、ｎ型の
不純物を自己整合方式で導入してソース・ドレイン領域
6,7を形成し（第２図（ｅ））、しかる後、保護膜８を
被着させる（第２図（ｆ））。
〈発明が解決しようとする問題点〉 上記従来のマスクロムの製造方法では、デプレッション
層の形成後にポリシリコンゲートの形成およびソース・
ドレイン領域6,7への不純物の導入を行なっていたの
で、製造者としては受注前に第２図（ａ）の工程、すな
わち素子形成領域の画成までしか行なえず、受注後マス
クロム装置の完成までに多数の工程を経なければなら
ず、受注後製品の納入までに時間がかかるという問題点
があった。
層の形成後にポリシリコンゲートの形成およびソース・
ドレイン領域6,7への不純物の導入を行なっていたの
で、製造者としては受注前に第２図（ａ）の工程、すな
わち素子形成領域の画成までしか行なえず、受注後マス
クロム装置の完成までに多数の工程を経なければなら
ず、受注後製品の納入までに時間がかかるという問題点
があった。
従って、本発明の目的は、デプレッション層の形成工程
を製造工程中の遅い段階にし、受注前にマスクロム装置
の完成度を高めておくことにより、製品の納期を短縮す
ることのできるマスクロム装置の製造方法を提供するこ
とを目的としている。
を製造工程中の遅い段階にし、受注前にマスクロム装置
の完成度を高めておくことにより、製品の納期を短縮す
ることのできるマスクロム装置の製造方法を提供するこ
とを目的としている。
〈問題点を解決するための手段〉 本発明は、第１導電型の半導体基板の表面にゲート酸化
膜を形成する工程と、このゲート酸化膜上の所定位置に
複数のポリシリコンゲートをそれぞれ形成する工程と、
各ポリシリコンゲートの両側下の半導体基板に第２導電
型の不純物を導入してソース・ドレイン領域を形成する
工程と、前記複数のポリシリコンゲートとゲート酸化膜
との上にホトレジストを塗布する工程と、前記複数のポ
リシリコンゲートの内の所定のポリシリコンゲートを露
出させる工程と、露出したポリシリコンゲートを除去す
る工程と、この除去されたポリシリコンゲート下の半導
体基板の表面に前記ホトレジストをマスクとして第２導
電型の不純物を導入する工程と、この第２の導電型の不
純物を導入した半導体基板の直上部の表面を配線導体で
覆う工程とを含むことにより、受注前にポリシリコンゲ
ートの形成とソース・ドレイン領域の形成を終了できる
ようにしたことを要旨とする。
膜を形成する工程と、このゲート酸化膜上の所定位置に
複数のポリシリコンゲートをそれぞれ形成する工程と、
各ポリシリコンゲートの両側下の半導体基板に第２導電
型の不純物を導入してソース・ドレイン領域を形成する
工程と、前記複数のポリシリコンゲートとゲート酸化膜
との上にホトレジストを塗布する工程と、前記複数のポ
リシリコンゲートの内の所定のポリシリコンゲートを露
出させる工程と、露出したポリシリコンゲートを除去す
る工程と、この除去されたポリシリコンゲート下の半導
体基板の表面に前記ホトレジストをマスクとして第２導
電型の不純物を導入する工程と、この第２の導電型の不
純物を導入した半導体基板の直上部の表面を配線導体で
覆う工程とを含むことにより、受注前にポリシリコンゲ
ートの形成とソース・ドレイン領域の形成を終了できる
ようにしたことを要旨とする。
〈実施例〉 第１図（ａ）乃至（ｈ）は本発明の第１実施例の各工程
を示す断面図であり、まず、ｐ型領域11を形成したｎ型
の半導体基板の表面にフィールド酸化膜12成長させる
（第１図（ａ））。続いて、熱酸化により薄いゲート酸
化膜13を成長させ（第１図（ｂ））、この後、ゲート酸
化膜13上にポリシリコンゲート14,15を形成する（第１
図（ｃ））。続いて、イオン注入法により自己整合的に
ソース・ドレイン領域16,17を形成し、この段階で受注
を待つ（第１図（ｄ））。従って、ポリシリコンゲート
14,15を形成するためのポリシリコンの被着工程、ポリ
シリコンゲート14,15のパターニング工程、ソース・ド
レイン領域を形成するためのイオン注入工程等を受注前
に大量かつ画一的に行なうことができる。
を示す断面図であり、まず、ｐ型領域11を形成したｎ型
の半導体基板の表面にフィールド酸化膜12成長させる
（第１図（ａ））。続いて、熱酸化により薄いゲート酸
化膜13を成長させ（第１図（ｂ））、この後、ゲート酸
化膜13上にポリシリコンゲート14,15を形成する（第１
図（ｃ））。続いて、イオン注入法により自己整合的に
ソース・ドレイン領域16,17を形成し、この段階で受注
を待つ（第１図（ｄ））。従って、ポリシリコンゲート
14,15を形成するためのポリシリコンの被着工程、ポリ
シリコンゲート14,15のパターニング工程、ソース・ド
レイン領域を形成するためのイオン注入工程等を受注前
に大量かつ画一的に行なうことができる。
受注後にユーザーからプログラムを受けとると、再び製
造を再開する。すなわち、半導体基板の全体をホトレジ
スト膜18で被い（第１図（ｅ））、情報（１）を記憶さ
せる記憶素子のポリシリコンゲート14を露出させる（第
１図（ｆ））。このようにして露出されたポリシリコン
ゲート14をエッチング除去した後、ホトレジスト膜18を
マスクとしてｎ型の不純物、例えばヒ素のイオン注入を
行ない、デプレッション層19を形成する（第１図
（ｇ））。なお、このときポリシリコンゲート15はホト
レジスト膜18で被われているので、ポリシリコンゲート
15下のｐ型領域11にはデプレッション層は形成されず、
この記憶素子には情報（０）が設定されることになる。
ホトレジスト膜18を除去した後、アルミニウムの配線20
を布設し（第１図（ｈ））、保護膜21で配線20等を被っ
てマスクロム装置を完成させる。
造を再開する。すなわち、半導体基板の全体をホトレジ
スト膜18で被い（第１図（ｅ））、情報（１）を記憶さ
せる記憶素子のポリシリコンゲート14を露出させる（第
１図（ｆ））。このようにして露出されたポリシリコン
ゲート14をエッチング除去した後、ホトレジスト膜18を
マスクとしてｎ型の不純物、例えばヒ素のイオン注入を
行ない、デプレッション層19を形成する（第１図
（ｇ））。なお、このときポリシリコンゲート15はホト
レジスト膜18で被われているので、ポリシリコンゲート
15下のｐ型領域11にはデプレッション層は形成されず、
この記憶素子には情報（０）が設定されることになる。
ホトレジスト膜18を除去した後、アルミニウムの配線20
を布設し（第１図（ｈ））、保護膜21で配線20等を被っ
てマスクロム装置を完成させる。
なお、上記一実施例はマスクロム装置に適用したが、他
の半導体装置でもデプレッション型MOSトランジスタを
含む集積回路に適用できることは明らかである。
の半導体装置でもデプレッション型MOSトランジスタを
含む集積回路に適用できることは明らかである。
〈効果〉 以上説明してきたように、この発明によれば、ポリシリ
コンゲート、ソース・ドレイン領域の形成等の工程を受
注前に行ない、プログラム時には所定のポリシリコンゲ
ートを一旦除去して不純物の導入を行なうようにしたの
で、受注後の工程数が減少し、マスクロム装置の納期を
短縮できるという効果が得られる。
コンゲート、ソース・ドレイン領域の形成等の工程を受
注前に行ない、プログラム時には所定のポリシリコンゲ
ートを一旦除去して不純物の導入を行なうようにしたの
で、受注後の工程数が減少し、マスクロム装置の納期を
短縮できるという効果が得られる。
第１図（ａ）乃至（ｈ）は本発明の一実施例の各工程を
表わす断面図、第２図（ａ）乃至（ｆ）は従来例の各工
程を表わす断面図である。 11……ｐ型領域、13……ゲート酸化膜、14,15……ポリ
シリコンゲート、16,17……ソース・ドレイン領域、18
……ホトレジスト。
表わす断面図、第２図（ａ）乃至（ｆ）は従来例の各工
程を表わす断面図である。 11……ｐ型領域、13……ゲート酸化膜、14,15……ポリ
シリコンゲート、16,17……ソース・ドレイン領域、18
……ホトレジスト。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 27/112 29/78 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｙ
Claims (1)
- 【請求項１】第１導電型の半導体基板の表面にゲート酸
化膜を形成する工程と、 このゲート酸化膜上の所定位置に複数のポリシリコンゲ
ートをそれぞれ形成する工程と、 各ポリシリコンゲートの両側下の半導体基板に第２導電
型の不純物を導入してソース・ドレイン領域を形成する
工程と、 前記複数のポリシリコンゲートとゲート酸化膜との上に
ホトレジストを塗布する工程と、 前記複数のポリシリコンゲートの内の所定のポリシリコ
ンゲートを露出させる工程と、 露出したポリシリコンゲートを除去する工程と、 この除去されたポリシリコンゲート下の半導体基板の表
面に前記ホトレジストをマスクとして第２導電型の不純
物を導入する工程と、 この第２の導電型の不純物を導入した半導体基板の直上
部の表面を配線導体で覆う工程とを含む半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60266481A JPH0740595B2 (ja) | 1985-11-26 | 1985-11-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60266481A JPH0740595B2 (ja) | 1985-11-26 | 1985-11-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62125664A JPS62125664A (ja) | 1987-06-06 |
| JPH0740595B2 true JPH0740595B2 (ja) | 1995-05-01 |
Family
ID=17431529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60266481A Expired - Lifetime JPH0740595B2 (ja) | 1985-11-26 | 1985-11-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740595B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4624435B2 (ja) | 2008-02-29 | 2011-02-02 | トヨタ自動車株式会社 | 変速操作部材の組付け方法、操舵ハンドルおよび変速操作部材 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3914855A (en) * | 1974-05-09 | 1975-10-28 | Bell Telephone Labor Inc | Methods for making MOS read-only memories |
| JPS5534443A (en) * | 1978-08-31 | 1980-03-11 | Fujitsu Ltd | Preparation of semiconductor memory storage |
| JPS5570072A (en) * | 1978-11-21 | 1980-05-27 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor read only memory |
| JPS5821369A (ja) * | 1981-07-30 | 1983-02-08 | Toshiba Corp | 固定記憶装置 |
-
1985
- 1985-11-26 JP JP60266481A patent/JPH0740595B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62125664A (ja) | 1987-06-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6204105B1 (en) | Method for fabricating a polycide semiconductor device | |
| JPS61179567A (ja) | 自己整合積層ｃｍｏｓ構造の製造方法 | |
| JP2868359B2 (ja) | 半導体装置の製造方法 | |
| JPH0740595B2 (ja) | 半導体装置の製造方法 | |
| KR100231593B1 (ko) | 반도체 소자의 캐패시터 제조방법 | |
| JPH05304169A (ja) | 半導体装置の製造方法 | |
| JP2001217431A (ja) | 薄膜トランジスタの製造方法 | |
| JPS6046804B2 (ja) | 半導体装置の製造方法 | |
| JPH03184368A (ja) | 半導体装置の製造方法 | |
| JPH02162769A (ja) | 相補型薄膜トランジスタの製造方法 | |
| JP2870131B2 (ja) | 半導体装置の製造方法 | |
| JPH01165162A (ja) | 半導体記憶装置の製造方法 | |
| JP2995231B2 (ja) | アナログ用ポリシリコンキャパシタの製造方法 | |
| JP2582931B2 (ja) | 半導体装置の製造方法 | |
| JP3114224B2 (ja) | 半導体装置の製造方法 | |
| JPH027560A (ja) | 高電圧ｎチャンネルトランジスターの製造方法 | |
| JPH03125479A (ja) | 不揮発性記憶素子を有する半導体集積回路の製造方法 | |
| JPS648471B2 (ja) | ||
| KR100230813B1 (ko) | 롬 제조방법 | |
| JPH0369168A (ja) | 薄膜電界効果トランジスタ | |
| JPH0479336A (ja) | 半導体装置の製造方法 | |
| JPH02209767A (ja) | 半導体装置の製造方法 | |
| KR20050055879A (ko) | 반도체의 정션 형성 방법 | |
| JPS59105366A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JPH05114706A (ja) | 半導体装置の製造方法 |