JPH0738544B2 - 演算増幅器の制御回路 - Google Patents
演算増幅器の制御回路Info
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- JPH0738544B2 JPH0738544B2 JP1207111A JP20711189A JPH0738544B2 JP H0738544 B2 JPH0738544 B2 JP H0738544B2 JP 1207111 A JP1207111 A JP 1207111A JP 20711189 A JP20711189 A JP 20711189A JP H0738544 B2 JPH0738544 B2 JP H0738544B2
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45928—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit
- H03F3/45968—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit by offset reduction
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45214—Offset in a differential amplifier being reduced by control of the substrate voltage, the voltage being either fixed or variable
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45342—Indexing scheme relating to differential amplifiers the AAC comprising control means on a back gate of the AAC
Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は演算増幅器、より詳細に言えば、演算増幅器に
関連したオフセツト電圧を打ち消す装置及びその方法に
関する。
関連したオフセツト電圧を打ち消す装置及びその方法に
関する。
B.従来の技術 演算増幅器（以下、オペアンプという）は、高利得の増
幅を必要とするような種々の目的を持つ回路装置に使用
される。通常の高利得オペアンプは、少なくもと１つの
入力段と１つの出力段とを含んでいる。入力段に与えら
れた信号は、増幅され、出力段で出力される。
幅を必要とするような種々の目的を持つ回路装置に使用
される。通常の高利得オペアンプは、少なくもと１つの
入力段と１つの出力段とを含んでいる。入力段に与えら
れた信号は、増幅され、出力段で出力される。
すべてのオペアンプが持つている大きな問題は、電圧オ
フセツトである。このオフセツトは、入力信号がなくと
も存在する。1982年12月の固体回路に関するIEEEジヤー
ナルのSC-17巻、969頁乃至982頁のグレー（P.R.Gray）
等の「MOSオペアンプの設計」（MOS Operational Ampli
fier Design）と題する論文に記載されているように、
オペアンプのオフセツト電圧は、２つの要素、即ちラン
ダムなオフセツトと、システム的なオフセツトを含んで
いる。ランダムなオフセツトは、同じ一対のデバイスが
本来同じであるべきなのに、製造誤差に起因する不整合
で生じるものである。MOSFETオペアンプにおいて、ラン
ダムなオフセツトは、主として閾値電圧の不整合によつ
て起きる。閾値電圧の不整合は、製造処理の行程の清潔
さと均一性の関数である。同様に、本来同一であるシリ
コン・ゲートMOSコンデンサの間の容量の不整合もま
た、製造処理の要素の変動の関数である。システム的オ
フセツトは、オペアンプのカスケードされた段の間の不
整合によつて発生される。
フセツトである。このオフセツトは、入力信号がなくと
も存在する。1982年12月の固体回路に関するIEEEジヤー
ナルのSC-17巻、969頁乃至982頁のグレー（P.R.Gray）
等の「MOSオペアンプの設計」（MOS Operational Ampli
fier Design）と題する論文に記載されているように、
オペアンプのオフセツト電圧は、２つの要素、即ちラン
ダムなオフセツトと、システム的なオフセツトを含んで
いる。ランダムなオフセツトは、同じ一対のデバイスが
本来同じであるべきなのに、製造誤差に起因する不整合
で生じるものである。MOSFETオペアンプにおいて、ラン
ダムなオフセツトは、主として閾値電圧の不整合によつ
て起きる。閾値電圧の不整合は、製造処理の行程の清潔
さと均一性の関数である。同様に、本来同一であるシリ
コン・ゲートMOSコンデンサの間の容量の不整合もま
た、製造処理の要素の変動の関数である。システム的オ
フセツトは、オペアンプのカスケードされた段の間の不
整合によつて発生される。
精密な回路装置において、すべてのオフセツト電圧を除
去することが望まれている。オペアンプのオフセツト電
圧を除去するための幾つかの従来技術がある。これらの
技術の幾つかは、次の文献に記載されている。即ち、そ
れらは、シユミツト（H.Schmit）「アナログからデイジ
タルへの電子式変換」（Electronic Analog/Digital Co
nversions），ニユーヨーク・バン・ノストランド・レ
インホルド（New York,Van Nostrand-Reinhold）,1970
年と、ポウジヨルス（R.Poujors）等，「ストレージ技
術を使用した低レベルMOSトランジスタ増幅器」（Low L
evel MOS Transistor Amplifer Using Storage Techniq
ues）,ISSCC技術論文のダイジエスト版（ISSCC Dig.Tec
h.Papers）,1975年２月と、米国特許第4439693号とであ
る。これらの方法は、コンデンサ回路を切換える方法を
主として用いている。
去することが望まれている。オペアンプのオフセツト電
圧を除去するための幾つかの従来技術がある。これらの
技術の幾つかは、次の文献に記載されている。即ち、そ
れらは、シユミツト（H.Schmit）「アナログからデイジ
タルへの電子式変換」（Electronic Analog/Digital Co
nversions），ニユーヨーク・バン・ノストランド・レ
インホルド（New York,Van Nostrand-Reinhold）,1970
年と、ポウジヨルス（R.Poujors）等，「ストレージ技
術を使用した低レベルMOSトランジスタ増幅器」（Low L
evel MOS Transistor Amplifer Using Storage Techniq
ues）,ISSCC技術論文のダイジエスト版（ISSCC Dig.Tec
h.Papers）,1975年２月と、米国特許第4439693号とであ
る。これらの方法は、コンデンサ回路を切換える方法を
主として用いている。
通常、オフセツト電圧は１クロツク・サイクルの間でス
トアされ、そして、他のクロツク・サイクルで差し引か
れる。この技術は、所定の目的を充分に果たしたとして
も、オフセツトを除去するために、クロツク及びサンプ
リング技術を必要とすることが、その主たる弱点であ
る。従つて、コンデンサを切換えて行う解決方法は、オ
ペアンプの周波数を制限するような解決方法であつて、
オペアンプに信号を増幅しない。加えて、コンデンサを
切換える技術は、サンプルを必要とし、連続的な増幅を
行うことが出来ない。また、コンデンサを切換えるため
の回路は、半導体上に大きな領域を必要とし、そしてま
た、クロツク信号は、データ信号中にノイズを導入する
ことがある。
トアされ、そして、他のクロツク・サイクルで差し引か
れる。この技術は、所定の目的を充分に果たしたとして
も、オフセツトを除去するために、クロツク及びサンプ
リング技術を必要とすることが、その主たる弱点であ
る。従つて、コンデンサを切換えて行う解決方法は、オ
ペアンプの周波数を制限するような解決方法であつて、
オペアンプに信号を増幅しない。加えて、コンデンサを
切換える技術は、サンプルを必要とし、連続的な増幅を
行うことが出来ない。また、コンデンサを切換えるため
の回路は、半導体上に大きな領域を必要とし、そしてま
た、クロツク信号は、データ信号中にノイズを導入する
ことがある。
上述の説明から理解できるように、これらの技術は、動
的なものである。動的な技術は、コストがかかり、且つ
或る種の回路には不向きである。従つて、CMOSオペアン
プのオフセツト電圧を除去するための静的に動作する方
法が必要である。
的なものである。動的な技術は、コストがかかり、且つ
或る種の回路には不向きである。従つて、CMOSオペアン
プのオフセツト電圧を除去するための静的に動作する方
法が必要である。
オフセツト電圧を除去する従来の他の方法は、「コモン
・セントロイド・ジオメトリ（共通図心）」（common c
entroid geometries）と称される方法である。この方法
は、シリコン・ゲートMOSコンデンサに特に適してお
り、グレイ（R.Gray）等の，「すべてのMOS電荷を再配
分するアナログからデイジタルへの変換技術−その１」
（ALL-MOS Charge Redistribution Analog-to-Digital
Conversion Techniques-Part 1）,IEEE固体回路第SC-10
巻（IEEE Solid State Circuits,Vol.SC-10）の371頁乃
至379頁,1975年12月の文献に記載されている。然しなが
ら、公表されたデータ（シヤーデ（O.H.Shade,Jr.）の
「BIMOSマイクロ・パワー集積回路」（BIMOS Micropowe
r Integrated Circuits）IEEE固体回路第SC-13巻（IEEE
Solid State Circuits,Vol.SC-13）の791頁乃至798頁,
1978年12月と、シヤーデ等の「低電圧BIMOSオペアン
プ」（A Low-Voltage BIMOS Op Amp）,IEEE固体回路第S
C-16巻（IEEE Solid State Circuits,Vol.SC-16）の661
頁乃至668頁,1981年12月を参照）によると、大きな領域
のコモン・セントロイドの整合トランジスタもまた、ト
ランジスタの不整合配分を顕著に改良することが出来る
ことを表わしているように思える。大きな領域は製造行
程の要素の変動の二次関数的影響を効果的に除去する。
従つて、製造行程の要素の変動は、物理的に密閉された
空間の中で、一次関数的な変化度として予測することが
出来る。
・セントロイド・ジオメトリ（共通図心）」（common c
entroid geometries）と称される方法である。この方法
は、シリコン・ゲートMOSコンデンサに特に適してお
り、グレイ（R.Gray）等の，「すべてのMOS電荷を再配
分するアナログからデイジタルへの変換技術−その１」
（ALL-MOS Charge Redistribution Analog-to-Digital
Conversion Techniques-Part 1）,IEEE固体回路第SC-10
巻（IEEE Solid State Circuits,Vol.SC-10）の371頁乃
至379頁,1975年12月の文献に記載されている。然しなが
ら、公表されたデータ（シヤーデ（O.H.Shade,Jr.）の
「BIMOSマイクロ・パワー集積回路」（BIMOS Micropowe
r Integrated Circuits）IEEE固体回路第SC-13巻（IEEE
Solid State Circuits,Vol.SC-13）の791頁乃至798頁,
1978年12月と、シヤーデ等の「低電圧BIMOSオペアン
プ」（A Low-Voltage BIMOS Op Amp）,IEEE固体回路第S
C-16巻（IEEE Solid State Circuits,Vol.SC-16）の661
頁乃至668頁,1981年12月を参照）によると、大きな領域
のコモン・セントロイドの整合トランジスタもまた、ト
ランジスタの不整合配分を顕著に改良することが出来る
ことを表わしているように思える。大きな領域は製造行
程の要素の変動の二次関数的影響を効果的に除去する。
従つて、製造行程の要素の変動は、物理的に密閉された
空間の中で、一次関数的な変化度として予測することが
出来る。
コモン・セントロイド・ジオメトリが、２つの端子を持
つコンデンサで良好に動作したとしても、３端子のトラ
ンジスタでコモン・セントロイド・ジオメトリを使用す
ることは、複雑な物理的デザインを必要とする。大きな
コモン・セントロイド・ジオメトリは、半導体の大きな
領域を占めることになる。加えて、コモン・セントロイ
ド・ジオメトリは、システム的オフセツトを保障しな
い。最後に、システム的オフセツトを除去する従来の技
術は、低いノイズと、容量的な負荷の下での最高の応答
とを犠牲にしなければならない。
つコンデンサで良好に動作したとしても、３端子のトラ
ンジスタでコモン・セントロイド・ジオメトリを使用す
ることは、複雑な物理的デザインを必要とする。大きな
コモン・セントロイド・ジオメトリは、半導体の大きな
領域を占めることになる。加えて、コモン・セントロイ
ド・ジオメトリは、システム的オフセツトを保障しな
い。最後に、システム的オフセツトを除去する従来の技
術は、低いノイズと、容量的な負荷の下での最高の応答
とを犠牲にしなければならない。
C.発明が解決しようとする問題点 本発明の目的は、オペアンプにおけるオフセツト電圧を
除去するための静的に動作する方法及び装置を提供する
ことにある。
除去するための静的に動作する方法及び装置を提供する
ことにある。
D.問題点を解決するための手段 本発明の装置は仮想的な接地電位及び負のフイードバツ
ク導体にバイアスされているオペアンプを含んでいる。
このオペアンプは導体に接続された一方のデバイスの基
体電極を持つ一対の差動FETデバイス（differential FE
T device）を持つ入力段を含み、そして、オペアンプの
自然のオフセツト電圧（VOS）よりも大きい意図的なオ
フセツト電圧（VOSI）が入力段に置かれている。意図的
なオフセツト電圧の極性はオペアンプの極性と反対であ
る。本発明の装置は他のオペアンプのオフセツト電圧を
除去するのに使用することが出来る補償信号を与える。
ク導体にバイアスされているオペアンプを含んでいる。
このオペアンプは導体に接続された一方のデバイスの基
体電極を持つ一対の差動FETデバイス（differential FE
T device）を持つ入力段を含み、そして、オペアンプの
自然のオフセツト電圧（VOS）よりも大きい意図的なオ
フセツト電圧（VOSI）が入力段に置かれている。意図的
なオフセツト電圧の極性はオペアンプの極性と反対であ
る。本発明の装置は他のオペアンプのオフセツト電圧を
除去するのに使用することが出来る補償信号を与える。
本発明の１つの特徴において、VOSIは異なつた１対の差
動デバイスによつて発生される。
動デバイスによつて発生される。
E.実施例 第１図は本発明の実施例を回路を示す図である。この回
路は、回路構成12に接続された電圧発生装置10を含んで
いる。後で説明するけれども、ZIN及びZFを作るのに使
用される回路に応じて、回路構成12はサンプル及びホー
ルド回路のような回路中に作ることが出来る。第１図の
破線は、電圧発生装置10に接続することの出来る回路12
のような付加的な回路構成を示している。電圧発生装置
10は、FETデバイス14′及びそれと同じように接続され
たデバイスを駆動する制御電圧V0を発生するので、FET
デバイス14′及び同じように接続されたFETデバイスの
閾値は、回路構成12と関連されたオフセツト電圧を取り
消す（除去）ことが出来る。
路は、回路構成12に接続された電圧発生装置10を含んで
いる。後で説明するけれども、ZIN及びZFを作るのに使
用される回路に応じて、回路構成12はサンプル及びホー
ルド回路のような回路中に作ることが出来る。第１図の
破線は、電圧発生装置10に接続することの出来る回路12
のような付加的な回路構成を示している。電圧発生装置
10は、FETデバイス14′及びそれと同じように接続され
たデバイスを駆動する制御電圧V0を発生するので、FET
デバイス14′及び同じように接続されたFETデバイスの
閾値は、回路構成12と関連されたオフセツト電圧を取り
消す（除去）ことが出来る。
電圧発生装置10は、部分的オペアンプ18と、本発明に従
つて調節される部分的差動入力段20とを含む新規なオペ
アンプである。部分的オペアンプ18は通常の回路構成で
相互接続された複数個の増幅段を含むことが出来る。多
段オペアンプは公知なので、回路の設計者は、入力段20
を従えた単一のブロツク18として示された部分的オペア
ンプを参考にしてオペアンプの他の段を設計するように
選択することが出来る。また、差動増幅器内の差動入力
ペアーに対して負荷を接続することは公知なので、回路
の設計者は、ブロツク18を埋め込んだ電圧発生装置10の
入力段の負荷装置を選択することが出来る。増幅器18
は、電源VDDに接続された電源端子と、グランド電位に
接続されている制御端子と、出力制御電圧（V0）を与え
る出力端子とを含んでいる。増幅器18は負荷圧入力端子
と正電圧入力端子とを持つている。入力段20は、電源V
DDに接続されている電流源ISを含んでいる。電流源ISは
通常の回路構造で構成されたＰチヤンネル・デバイス、
または同等のデバイスで形成されるのが好ましい。差動
入力段20は、並列に接続されており、且つ電流源ISと直
列に接続されているFETデバイス14及び16を含んでい
る。本発明の１実施例において、FETデバイスはＰチヤ
ンネルのエンハンス・モードのデバイスである。Ｐチヤ
ンネルのデバイス14は、増幅器18の出力（V0）に接続さ
れている基体電極（矢印で示されている）を持つてい
る。FETデバイス14のドレイン電極は、増幅器18の負の
入力端子に接続されている。FETデバイス14のソース電
極は、ISに接続されており、そのゲート電極は接地電位
VACGNDに接続されている。同様に、FETデバイス16は、
接地電位VACGNDに接続されているゲート電極を持つてい
る。FETデバイス16の基体電極及びソース電極はISに接
続されており、そのドレイン電極は増幅器18の正電圧の
端子に接続されている。Ｐチヤンネル・デバイス14及び
16は分離したＮ型井戸に位置する整合されたペアーであ
ることが望ましい。これらのデバイスは、以下に示す数
式（１）を満足するように製造されている。
つて調節される部分的差動入力段20とを含む新規なオペ
アンプである。部分的オペアンプ18は通常の回路構成で
相互接続された複数個の増幅段を含むことが出来る。多
段オペアンプは公知なので、回路の設計者は、入力段20
を従えた単一のブロツク18として示された部分的オペア
ンプを参考にしてオペアンプの他の段を設計するように
選択することが出来る。また、差動増幅器内の差動入力
ペアーに対して負荷を接続することは公知なので、回路
の設計者は、ブロツク18を埋め込んだ電圧発生装置10の
入力段の負荷装置を選択することが出来る。増幅器18
は、電源VDDに接続された電源端子と、グランド電位に
接続されている制御端子と、出力制御電圧（V0）を与え
る出力端子とを含んでいる。増幅器18は負荷圧入力端子
と正電圧入力端子とを持つている。入力段20は、電源V
DDに接続されている電流源ISを含んでいる。電流源ISは
通常の回路構造で構成されたＰチヤンネル・デバイス、
または同等のデバイスで形成されるのが好ましい。差動
入力段20は、並列に接続されており、且つ電流源ISと直
列に接続されているFETデバイス14及び16を含んでい
る。本発明の１実施例において、FETデバイスはＰチヤ
ンネルのエンハンス・モードのデバイスである。Ｐチヤ
ンネルのデバイス14は、増幅器18の出力（V0）に接続さ
れている基体電極（矢印で示されている）を持つてい
る。FETデバイス14のドレイン電極は、増幅器18の負の
入力端子に接続されている。FETデバイス14のソース電
極は、ISに接続されており、そのゲート電極は接地電位
VACGNDに接続されている。同様に、FETデバイス16は、
接地電位VACGNDに接続されているゲート電極を持つてい
る。FETデバイス16の基体電極及びソース電極はISに接
続されており、そのドレイン電極は増幅器18の正電圧の
端子に接続されている。Ｐチヤンネル・デバイス14及び
16は分離したＮ型井戸に位置する整合されたペアーであ
ることが望ましい。これらのデバイスは、以下に示す数
式（１）を満足するように製造されている。
VOSI＞|VOS|max （１） 上式においてVOSIは意図的に導入されているオフセツト
電圧であり、そして、VOSは電圧発生装置及びオペアン
プ10中の通常のオフセツト電圧を表わす。
電圧であり、そして、VOSは電圧発生装置及びオペアン
プ10中の通常のオフセツト電圧を表わす。
VOSIを発生する幾つかの異なつた方法がある。本発明の
実施例において、デバイス14及び16の構成がVOSIを与え
るのに使用される。特に、FETデバイス14の幅対長さの
比は、FETデバイス16のそれよりも大きい。この関係の
結果、導入されたオフセツトVOSIは、電圧発生装置及び
オペアンプ10中に与えられた自然のオフセツト電圧VOS
で合計されるので、オペアンプ10の極性は、V0に関する
入力端子の極性と常に反対である。これは、V0に関する
オペアンプの入力端子と同じ極性で正味のオフセツト電
圧により惹起されるデバイス14のラツチ・アツプの可能
性を除去する。FETデバイス14の基体端子を増幅器18の
出力に接続することによつて、FETデバイス14の閾値電
圧（VT）は、意図的に発生される電圧VOSI及び自然のオ
フセツト電圧VOSによつて惹起される正味のオフセツト
電圧を除去するために変更（調節）する。結果として言
えることは、出力電圧V0が、オフセツト電圧とは無関係
であることと、同じタイプのオペアンプ中のオフセツト
電圧を除去するのに使用されるということである。
実施例において、デバイス14及び16の構成がVOSIを与え
るのに使用される。特に、FETデバイス14の幅対長さの
比は、FETデバイス16のそれよりも大きい。この関係の
結果、導入されたオフセツトVOSIは、電圧発生装置及び
オペアンプ10中に与えられた自然のオフセツト電圧VOS
で合計されるので、オペアンプ10の極性は、V0に関する
入力端子の極性と常に反対である。これは、V0に関する
オペアンプの入力端子と同じ極性で正味のオフセツト電
圧により惹起されるデバイス14のラツチ・アツプの可能
性を除去する。FETデバイス14の基体端子を増幅器18の
出力に接続することによつて、FETデバイス14の閾値電
圧（VT）は、意図的に発生される電圧VOSI及び自然のオ
フセツト電圧VOSによつて惹起される正味のオフセツト
電圧を除去するために変更（調節）する。結果として言
えることは、出力電圧V0が、オフセツト電圧とは無関係
であることと、同じタイプのオペアンプ中のオフセツト
電圧を除去するのに使用されるということである。
更に第１図を参照すると、制御電圧V0は回路18′及び2
0′で構成されるオペアンプのオフセツト電圧を除去す
るために使用されている。上記のオペアンプは、回路18
及び20で構成されたオペアンプと同じ特性を持つこと
と、相互に密接して位置付けられることが望ましい。こ
のオペアンプを作るのにCMOS技術を用いることが望まし
い。勿論、本発明の技術的範囲内で、オペアンプを設計
するのに他の技術を使用することが出来る。回路構成12
は部分的オペアンプ18′及び部分的入力段20′を含んで
いる。入力段は電流源IS′及びFETデバイス14′及び1
6′を含んでいる。これらの素子の間の関係は、既に説
明した入力段20中の素子と同じ関係を持つている。ZIN
及びZFは回路構成12の利得及び周波数応答特性を制御す
る。オペアンプに使用する回路構成の利得及び周波数応
答特性を制御するための入力及びフイードバツク回路を
使用することは公知なので、回路の設計者はZIN及びZF
を単一のブロツクとして入力及びフイードバツク回路に
含まれるように選択することが出来る。VINは増幅器に
結合される入力信号を表わしている。入力信号（VIN）
は増幅されて、V1として出力される。ZIN及びZFに対し
て選択された回路に応じて、回路構成12はサンプル及び
ホールド回路として機能させることが出来る。例えば、
若し回路構成12がサンプル及びホールド回路であれば、
ZIN及びZFはスイツチ容量素子（トランジスタ及びクロ
ツク信号を使用してスイツチされる容量素子）で構成さ
れる。ZIN及びZFとして使用することのできる容量性回
路の例は、1988年６月17日に出願された米国特許出願第
208327号の第７図に示されている。
0′で構成されるオペアンプのオフセツト電圧を除去す
るために使用されている。上記のオペアンプは、回路18
及び20で構成されたオペアンプと同じ特性を持つこと
と、相互に密接して位置付けられることが望ましい。こ
のオペアンプを作るのにCMOS技術を用いることが望まし
い。勿論、本発明の技術的範囲内で、オペアンプを設計
するのに他の技術を使用することが出来る。回路構成12
は部分的オペアンプ18′及び部分的入力段20′を含んで
いる。入力段は電流源IS′及びFETデバイス14′及び1
6′を含んでいる。これらの素子の間の関係は、既に説
明した入力段20中の素子と同じ関係を持つている。ZIN
及びZFは回路構成12の利得及び周波数応答特性を制御す
る。オペアンプに使用する回路構成の利得及び周波数応
答特性を制御するための入力及びフイードバツク回路を
使用することは公知なので、回路の設計者はZIN及びZF
を単一のブロツクとして入力及びフイードバツク回路に
含まれるように選択することが出来る。VINは増幅器に
結合される入力信号を表わしている。入力信号（VIN）
は増幅されて、V1として出力される。ZIN及びZFに対し
て選択された回路に応じて、回路構成12はサンプル及び
ホールド回路として機能させることが出来る。例えば、
若し回路構成12がサンプル及びホールド回路であれば、
ZIN及びZFはスイツチ容量素子（トランジスタ及びクロ
ツク信号を使用してスイツチされる容量素子）で構成さ
れる。ZIN及びZFとして使用することのできる容量性回
路の例は、1988年６月17日に出願された米国特許出願第
208327号の第７図に示されている。
第２図は第１図の夫々の端子にバイアス電圧VACを与え
るのに使用することのできる回路構成を示している。こ
の回路構成は、VDDと接地電位との間に直列に接続され
ている２個のＰチヤンネル・トランジスタ22及び24を含
んでいる。各トランジスタはドレイン電極に接続されて
いるゲート電極を持つている。また、各トランジスタは
ソース電極に接続された基体電極を持つており、夫々同
じ構造を持つている。この構成で、出力は VACGND＝VDD/2である。
るのに使用することのできる回路構成を示している。こ
の回路構成は、VDDと接地電位との間に直列に接続され
ている２個のＰチヤンネル・トランジスタ22及び24を含
んでいる。各トランジスタはドレイン電極に接続されて
いるゲート電極を持つている。また、各トランジスタは
ソース電極に接続された基体電極を持つており、夫々同
じ構造を持つている。この構成で、出力は VACGND＝VDD/2である。
第３図は第１図の回路と等価な回路である。この等価回
路は、本発明の動作を説明するのに用いられる。簡単化
を計るため、第１図及び第２図の素子と同じである第３
図の素子は、第３図の素子を示すために、３つのダツシ
ユを付して共通の英字及び数字を用いてある。第３図か
ら判るように、部分的オペアンプ18″及び18はフイー
ドバツク回路及びAC接地電位（VACGND）によつてバイア
スされている。
路は、本発明の動作を説明するのに用いられる。簡単化
を計るため、第１図及び第２図の素子と同じである第３
図の素子は、第３図の素子を示すために、３つのダツシ
ユを付して共通の英字及び数字を用いてある。第３図か
ら判るように、部分的オペアンプ18″及び18はフイー
ドバツク回路及びAC接地電位（VACGND）によつてバイア
スされている。
ZIN″及びZF″は上述したZIN及びZFと同じ機能を遂行す
る。特に説明を要するのは、電圧VOSI、VOS、VOSI′及
びVOS′である。電圧VOSI及びVOSI′はオペアンプ18″
及び18の入力段に意図的に導入されるオフセツト電圧
である。同様に、VOS及びVOS′は自然に発生する最大の
等価オフセツト電圧である。既に述べたように、入力差
動デバイスのペアー（例えば14″、16″等）は意図的に
導入される所望のオフセツト電圧を与えるように選択す
ることが出来る。また、既に説明したように、正電圧入
力トランジスタ14″及び14は、それ自信の隔離された
Ｎ型の井戸を持つている。Ｎ型の井戸（バルク）端子
は、トランジスタの共通ソース電圧よりも常に小さい調
節可能な電圧V0に外部的にバイアスされている。従っ
て、14″及び14等の閾値電圧は、V0の関数である。こ
の関係を表わす数式は、次の（２）式で表わされる。
る。特に説明を要するのは、電圧VOSI、VOS、VOSI′及
びVOS′である。電圧VOSI及びVOSI′はオペアンプ18″
及び18の入力段に意図的に導入されるオフセツト電圧
である。同様に、VOS及びVOS′は自然に発生する最大の
等価オフセツト電圧である。既に述べたように、入力差
動デバイスのペアー（例えば14″、16″等）は意図的に
導入される所望のオフセツト電圧を与えるように選択す
ることが出来る。また、既に説明したように、正電圧入
力トランジスタ14″及び14は、それ自信の隔離された
Ｎ型の井戸を持つている。Ｎ型の井戸（バルク）端子
は、トランジスタの共通ソース電圧よりも常に小さい調
節可能な電圧V0に外部的にバイアスされている。従っ
て、14″及び14等の閾値電圧は、V0の関数である。こ
の関係を表わす数式は、次の（２）式で表わされる。
VT＝VTO＋K1［（φ−Vbs）１ ］ ２−（φ）１ ］ ２］ （２） 上式において、Vbsはバルク（基体）とデバイスの電源
との間の電位であり、K1はVTのボデイ効果係数であり、
φは強反転の表面電位であり、VTはデバイスの閾値電圧
を表わしており、VTOはデバイスの自然の閾値電圧を表
わしている。
との間の電位であり、K1はVTのボデイ効果係数であり、
φは強反転の表面電位であり、VTはデバイスの閾値電圧
を表わしており、VTOはデバイスの自然の閾値電圧を表
わしている。
若し、VOS及びVOSIを含む合計の正味のオフセツト電圧
の極性がV0に関してオペアンプへの入力端子の極性と反
対であるならば、上記の合計の正味オフセツト電圧によ
つて閾値電圧をシフトすることができる電圧V0が存在
し、そして、オペアンプ中のすべてのオフセツト電圧を
効果的に消滅、即ち除去する。若し、合計の正味電圧が
上記の入力端子と同じ極性をもつよう許容されたならば
（即ち若しVOS＜|VOSI|ならば）、VTは合計の正味のオ
フセツト電圧を除去するために、VTO以下にシフトされ
ねばならないことを要求される。ラツチ・アツプを回避
するために、Ｎ型井戸バルク電圧、即ち基体電圧は常
に、共通電源電圧と等しいか、またはそれ以下でなけれ
ばならないと云う制限のために、上述のことは可能では
ない。この問題を避けるために、より大きいオフセツト
を、意図的にオペアンプの中に導入する。この電圧は第
３図でVOSIで示されている。VOSIは、第３図に示したよ
うに常に正電圧値にあり、そして、自然に発生する最大
の等価オフセツト電圧（VOS）と常に等しいか、または
大きい値である。この最大の等価オフセツト電圧は、デ
バイスを製造するのに用いられるプロセスから決定する
ことが出来る。従つて、VOSIは、VOSの絶対値の最大値
よりも大きい。上述したように、このVOSIは、差動入力
デバイスのペアー（例えば14″、16″等）の適当な構造
を選択することによつて発生される。
の極性がV0に関してオペアンプへの入力端子の極性と反
対であるならば、上記の合計の正味オフセツト電圧によ
つて閾値電圧をシフトすることができる電圧V0が存在
し、そして、オペアンプ中のすべてのオフセツト電圧を
効果的に消滅、即ち除去する。若し、合計の正味電圧が
上記の入力端子と同じ極性をもつよう許容されたならば
（即ち若しVOS＜|VOSI|ならば）、VTは合計の正味のオ
フセツト電圧を除去するために、VTO以下にシフトされ
ねばならないことを要求される。ラツチ・アツプを回避
するために、Ｎ型井戸バルク電圧、即ち基体電圧は常
に、共通電源電圧と等しいか、またはそれ以下でなけれ
ばならないと云う制限のために、上述のことは可能では
ない。この問題を避けるために、より大きいオフセツト
を、意図的にオペアンプの中に導入する。この電圧は第
３図でVOSIで示されている。VOSIは、第３図に示したよ
うに常に正電圧値にあり、そして、自然に発生する最大
の等価オフセツト電圧（VOS）と常に等しいか、または
大きい値である。この最大の等価オフセツト電圧は、デ
バイスを製造するのに用いられるプロセスから決定する
ことが出来る。従つて、VOSIは、VOSの絶対値の最大値
よりも大きい。上述したように、このVOSIは、差動入力
デバイスのペアー（例えば14″、16″等）の適当な構造
を選択することによつて発生される。
更に第３図を参照すると、オペアンプの正電圧の入力端
子は、共通のAC接地電位入力に短絡されているから、等
価のオフセツト電圧は正電圧の入力端子と直列に示され
ている。増幅器18″を含むオプアンプは、トランジスタ
14″のＮ型井戸（バルク）端子へ負のフイードバツクを
与えるように構成されている。従つて、増幅器18″を含
むオペアンプの静止的な動作点は、V0″が発生した時、
VOSI及びVOSの合計に正確に等しい閾値電圧14″にシフ
トしたVbsである。従つて、出力電圧V0″は、同じ除去
効果を生じるために、全く同じにコピーした他の正電圧
入力トランジスタ（例えば14等）と、増幅器18を含
む物理的に近接したオペアンプとのＮ型井戸（バルク）
端子に利用可能にすることが出来る。上記のオペアンプ
のオフセツト電圧は、殆ど除去され、従つて、その出力
電圧V1はそのオペアンプに存在するオフセツト電圧によ
り影響されない。勿論、これは、物理的に近接している
オペアンプが同じオフセツト電圧を持つものとの仮定に
基づいている。これはデザインの結果であり、そして、
２つのオペアンプのデザインが同じであるから、VOSIが
増幅器18″及び18を含む両方のオペアンプに対して同
じであることは明らかである。また、VOSのシステム的
な素子は、それもデザインの結果であるから、両方のオ
ペアンプに対して同じであることは明らかである。残り
のオフセツトは、すべての与えられたサンプルのオペア
ンプにおいてランダムであるけれども、このオフセツト
は、増幅器18″及び18を含む両方のオペアンプの間で
ほぼ対称的に追従する。以上の説明によつて、本発明は
CMOSオペアンプ中の合計の等価オフセツト電圧を除去す
る新規な静的に動作する装置及び方法を提供することが
理解出来る。
子は、共通のAC接地電位入力に短絡されているから、等
価のオフセツト電圧は正電圧の入力端子と直列に示され
ている。増幅器18″を含むオプアンプは、トランジスタ
14″のＮ型井戸（バルク）端子へ負のフイードバツクを
与えるように構成されている。従つて、増幅器18″を含
むオペアンプの静止的な動作点は、V0″が発生した時、
VOSI及びVOSの合計に正確に等しい閾値電圧14″にシフ
トしたVbsである。従つて、出力電圧V0″は、同じ除去
効果を生じるために、全く同じにコピーした他の正電圧
入力トランジスタ（例えば14等）と、増幅器18を含
む物理的に近接したオペアンプとのＮ型井戸（バルク）
端子に利用可能にすることが出来る。上記のオペアンプ
のオフセツト電圧は、殆ど除去され、従つて、その出力
電圧V1はそのオペアンプに存在するオフセツト電圧によ
り影響されない。勿論、これは、物理的に近接している
オペアンプが同じオフセツト電圧を持つものとの仮定に
基づいている。これはデザインの結果であり、そして、
２つのオペアンプのデザインが同じであるから、VOSIが
増幅器18″及び18を含む両方のオペアンプに対して同
じであることは明らかである。また、VOSのシステム的
な素子は、それもデザインの結果であるから、両方のオ
ペアンプに対して同じであることは明らかである。残り
のオフセツトは、すべての与えられたサンプルのオペア
ンプにおいてランダムであるけれども、このオフセツト
は、増幅器18″及び18を含む両方のオペアンプの間で
ほぼ対称的に追従する。以上の説明によつて、本発明は
CMOSオペアンプ中の合計の等価オフセツト電圧を除去す
る新規な静的に動作する装置及び方法を提供することが
理解出来る。
F.発明の効果 以上説明したように、本発明は、オペアンプ中のシステ
ム的なオフセツト電圧及びランダムなオフセツト電圧の
両方を除去する新規な静的に動作する装置及び方法を提
供する。
ム的なオフセツト電圧及びランダムなオフセツト電圧の
両方を除去する新規な静的に動作する装置及び方法を提
供する。
第１図は１個またはそれ以上のオペアンプ中のオフセツ
ト電圧を除去するために使用される制御電圧（V0）を発
生するための本発明の実施例の回路図、第２図はAC接地
信号を発生するための回路図、第３図は第１図の回路と
等価の回路であつて本発明の動作を説明するための図で
ある。 10……電圧発生装置、14、14′16、16′……入力トラン
ジスタ、18、18′、18″……部分的オペアンプ、20、2
0′……部分的差動入力手段、VOS……通常のオフセツト
電圧、VOSI……意図的に導入されたオフセツト電圧。
ト電圧を除去するために使用される制御電圧（V0）を発
生するための本発明の実施例の回路図、第２図はAC接地
信号を発生するための回路図、第３図は第１図の回路と
等価の回路であつて本発明の動作を説明するための図で
ある。 10……電圧発生装置、14、14′16、16′……入力トラン
ジスタ、18、18′、18″……部分的オペアンプ、20、2
0′……部分的差動入力手段、VOS……通常のオフセツト
電圧、VOSI……意図的に導入されたオフセツト電圧。
Claims (3)
- 【請求項１】演算増幅器のオフセット電圧を打ち消すた
めの制御信号を発生する回路であって、 出力ノード、負の入力ノード及び正の入力ノードをもち
制御電圧を発生する演算増幅器と、 電流源と、 ソース電極を上記電流源に接続し、ドレイン電極を上記
負の入力ノードに接続し、基体電極を上記出力ノードに
接続した第１のFETデバイスと、 上記第１のFETデバイスに並列して配置され、基体電極
とソース電極を上記電流源に接続され、ドレイン電極を
上記正の入力ノードに接続された第２のFETデバイス
と、 を具備する演算増幅器の制御回路。 - 【請求項２】上記第１及び第２のFETデバイスをバイア
スする手段を備える請求項１に記載の制御回路。 - 【請求項３】上記演算増幅器はCMOS演算増幅器である請
求項１に記載の制御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/265,113 US4948992A (en) | 1988-10-31 | 1988-10-31 | Static method to negate offset voltages in CMOS operational amplifiers |
| US265113 | 1988-10-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02131005A JPH02131005A (ja) | 1990-05-18 |
| JPH0738544B2 true JPH0738544B2 (ja) | 1995-04-26 |
Family
ID=23009059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1207111A Expired - Lifetime JPH0738544B2 (ja) | 1988-10-31 | 1989-08-11 | 演算増幅器の制御回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4948992A (ja) |
| EP (1) | EP0367707B1 (ja) |
| JP (1) | JPH0738544B2 (ja) |
| DE (1) | DE68920949T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2760543B2 (ja) * | 1989-02-10 | 1998-06-04 | 株式会社東芝 | 多重帰還回路 |
| US5220207A (en) * | 1991-09-03 | 1993-06-15 | Allegro Microsystems, Inc. | Load current monitor for MOS driver |
| FI97655C (fi) * | 1995-04-05 | 1997-01-27 | Nokia Telecommunications Oy | Offset-kompensoitu lineaarinen RF-ilmaisin |
| US5726597A (en) * | 1996-08-30 | 1998-03-10 | Motorola, Inc. | Method and circuit for reducing offset voltages for a differential input stage |
| WO1999007067A1 (en) * | 1997-08-01 | 1999-02-11 | Lsi Logic Corporation | Offset adjustment of cmos matched pairs with body voltage |
| GB2336958B (en) | 1998-05-01 | 2003-04-23 | Sgs Thomson Microelectronics | Comparators |
| US6222395B1 (en) * | 1999-01-04 | 2001-04-24 | International Business Machines Corporation | Single-ended semiconductor receiver with built in threshold voltage difference |
| EP1024348B1 (en) * | 1999-01-28 | 2011-07-27 | Denso Corporation | Low-frequency noise removing method and a related CMOS sensing circuit |
| US6313691B1 (en) * | 1999-02-17 | 2001-11-06 | Elbrus International Limited | Method and apparatus for adjusting the static thresholds of CMOS circuits |
| CA2379371A1 (en) * | 1999-07-16 | 2001-01-25 | Aerojet-General Corporation | Amorphous polyether glycols based on bis-substituted oxetane monomers |
| DE10028460B4 (de) * | 2000-06-08 | 2009-02-12 | Schwarzer GmbH Meßgeräte für die Medizin | Integrierter Signalverarbeitungsschaltkreis |
| JP2004165649A (ja) * | 2002-10-21 | 2004-06-10 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| US9941852B1 (en) | 2016-09-28 | 2018-04-10 | Nxp Usa, Inc. | Operation amplifiers with offset cancellation |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3050673A (en) * | 1960-10-14 | 1962-08-21 | Ibm | Voltage holding circuit |
| JPS5384264U (ja) * | 1976-12-15 | 1978-07-12 | ||
| JPS5396650A (en) * | 1977-02-02 | 1978-08-24 | Nec Corp | Automatic adjustment circuit for offset voltage |
| GB2100540B (en) * | 1978-03-08 | 1983-06-02 | Hitachi Ltd | Reference voltage generators |
| JPS5714216A (en) * | 1980-06-30 | 1982-01-25 | Mitsubishi Electric Corp | Input protecting circuit |
| US4365204A (en) * | 1980-09-08 | 1982-12-21 | American Microsystems, Inc. | Offset compensation for switched capacitor integrators |
| US4439693A (en) * | 1981-10-30 | 1984-03-27 | Hughes Aircraft Co. | Sample and hold circuit with improved offset compensation |
| US4462002A (en) * | 1982-05-24 | 1984-07-24 | Rca Corporation | Trimming circuits for precision amplifier |
| JPS59126319A (ja) * | 1982-08-31 | 1984-07-20 | Toshiba Corp | チヨツパ形コンパレ−タ |
| JPH0793553B2 (ja) * | 1983-11-18 | 1995-10-09 | 株式会社日立製作所 | スイッチド・キャパシタ・フィルタ |
| US4604584A (en) * | 1985-06-10 | 1986-08-05 | Motorola, Inc. | Switched capacitor precision difference amplifier |
| US4754169A (en) * | 1987-04-24 | 1988-06-28 | American Telephone And Telegraph Company, At&T Bell Laboratories | Differential circuit with controllable offset |
-
1988
- 1988-10-31 US US07/265,113 patent/US4948992A/en not_active Expired - Fee Related
-
1989
- 1989-08-11 JP JP1207111A patent/JPH0738544B2/ja not_active Expired - Lifetime
- 1989-09-26 EP EP89480153A patent/EP0367707B1/en not_active Expired - Lifetime
- 1989-09-26 DE DE68920949T patent/DE68920949T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02131005A (ja) | 1990-05-18 |
| US4948992A (en) | 1990-08-14 |
| DE68920949T2 (de) | 1995-08-10 |
| DE68920949D1 (de) | 1995-03-16 |
| EP0367707A2 (en) | 1990-05-09 |
| EP0367707A3 (en) | 1991-03-20 |
| EP0367707B1 (en) | 1995-02-01 |
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