JPH0738534B2 - マイクロ波モノリシツク集積回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロ波モノリシック集積回路に関するもの
である。

従来の技術 マイクロ波モノリシック集積回路チップ（以後、MMICチ
ップと略記）に誘電体共振器を結合させてマイクロ波発
振器を構成する場合、正または負の単一電源で使用でき
るようにするために、従来は第６図に示されるような回
路構成が用いられていた。

第６図において、１はMMICチップ、２は共振回路であ
る。共振回路２は、50Ω抵抗４で終端されたマイクロ波
基板３上のストリップ線路５と電磁結合するように配置
された誘電体共振器６で構成されている。MMICチップ１
はドレイン接地型回路構成になっている。FET7のソース
端子８には終端が接地された1/4波長ストリップ線路９
とソース・バイアス抵抗10が直列に接続されている。FE
T7のドレイン端子11にはRF短絡キャパシタ16で終端を高
周波的に接地された短絡スタブ12が接続されている。FE
T7のゲート端子13には特性インピーダンスが50Ωのスト
リップ線路14が接続され、共振回路２とはストリップ線
路14の終端である共振回路接続端子15を介して接続され
る。17は直流阻止キャパシタ、18は特性インピーダンス
が50Ωの出力ストリップ線路である。MMICチップ１のバ
イアス電源はドレイン・バイアス端子19から正の電圧が
印加され、マイクロ波発振器出力はソース出力端子20か
ら取り出される。

1/4波長ストリップ線路９とソース・バイアス抵抗によ
り、FET7のゲート端子13（直流的には接地）はソース端
子８より低電位となり、FET7のゲート・ソース端子間に
は正規な電圧が印加されるとともに、FET7のソース端子
８に接続されるソース・バイアス抵抗10は、高周波的に
はマイクロ波発振器の特性に影響を与えることがないよ
うな構成となっている。

発明が解決しようとする問題点 以上のような従来のMMICを用いるマイクロ波発振器で
は、FET7のゲート端子13にはソース端子８に加わる電圧
よりも低い電圧が加わるようにするために、50Ω抵抗４
を直流的にも接地終端していた。つまり、ゲート端子13
の電位を接地電位にするため、マイクロ波基板３にスル
ーホールを設けるなどして50Ω抵抗４の一端を接地する
ような構成が求められた。つまり、共振回路２側には何
らかの方法で必ず接地をとることが求められた。また、
それ以外にもゲート端子13を直流的に低抵抗なインピー
ダンスで接地すると、大振幅動作である発振時にゲート
端子13からFET7を通ってソース端子８の方向に電流が、
つまり順方向のゲート電流が流れてFET7の寿命を短かく
することがあった。

本発明はかかる点に鑑みてなされたもので、共振回路２
側で直流接地をとる構成を不要にするとともに、発振時
の順方向ゲート電流を低く押えるMMICを提供することを
目的とする。

問題点を解決するための手段 本発明はソース・バイアス抵抗10と1/4波長ストリップ
線路の接続点とFET7のゲート端子13との間に高抵抗回路
を挿入したものである。

作用 本発明は上記した構成により、ゲート端子は高抵抗を介
して接地されると同時に、発振動作時の順方向ゲート電
流が高抵抗により抑圧される。

実施例 第１図は、本発明のMMICの一実施例を示し、ａはチップ
のパターン図、ｂはチップの等価回路図である。第１図
ａとｂとで対応する箇所には同一番号を付し、更に第６
図ｂと同一箇所には同一番号を付して説明する。

第１図において、GaAs MMICチップ１′はドレイン接地
型回路構成になっている。FET7のソース端子８には終端
が接地された1/4波長ストリップ線路９とソース・バイ
アス抵抗10が直列に接続されている。FET7のゲート端子
13には直流阻止キャパシタ21を介して特性インピーダン
スが50Ωがストリップ線路14が接続されている。そし
て、ソース・バイアス抵抗10と1/4波長ストリプ線路９
の接続点Ａとゲート端子13との間には高抵抗22が形成さ
れている。FET7のドレイン端子11にはRF短絡キャパシタ
16で終端を高周波的に接地された短絡スタブ12が接続さ
れている。17は直流阻止キャパシタ、18は特性インピー
ダンスが50Ωの出力ストリップ線路である。MMICチップ
１′のバイアス電源はドレイン・バイアス端子19から正
の電圧印加され、マイクロ波発振器出力はソース出力端
子20から取り出される。

第２図は第１図に示すMMICを用いたマイクロ波発振器の
一実施例を示す図である。第２図において、１′はMMIC
チップ、２′は共振回路である。共振回路２′は、マイ
クロ波基板３′上に設けられており、50Ω抵抗４′と終
端開放1/4波長ストリップ線路23とで一端を抵抗終端し
たストリップ線路５′ど電磁結合するように配置される
誘電体共振器６′で構成されている。ここで50Ω抵抗
４′は直流的には接地されていない。MMICチップ１′の
共振回路接続端子15と共振回路２′を接続することによ
り、共振回路接続端子15から見ると、負性抵抗性を有す
るMMICチップ１′は誘電体共振器６′と作用し、誘電体
共振器６′の共振周波数で発振周波数が制御される。発
振出力はソース出力端子20に接続された負荷に供給され
る。

上記第１図および第２図に示した実施例では、ゲート端
子13の直流的接地は、MMICチップ１′内部に形成される
高抵抗22を介して行なわれているので、共振回路２′側
にゲート端子13の接地回路を設ける必要がなくなり、共
振回路２′の構成が簡素化される。又、大振幅動作にな
る発振時には、ゲート端子13に加わる電圧は、接地電位
に等しいバイアス電圧と高周波電圧が加算されたものに
なる。ところが、この高周波電圧の振幅値は、FET7のソ
ース・ゲート端子間の直流電圧値を越えるほど大きくな
る。衛星放送用BSコンバータの局部発振器で使用される
ような発振出力が10dBm前後のFETでは、ソース・バイア
ス抵抗10の端子間電圧に等しくなるソース・ゲート端子
間電圧は0.5V前後であるが、ゲート端子13に現われる高
周波電圧振幅値は発振動作時には1V前後のレベルにも達
する。従って、ソース端子８の電位よりゲート端子13の
電位が周期的に正になる。この部分は第７図において、
丸を囲んだ部分60に該当する。これがFET7のソース端子
８とゲート端子13間に形成されているショットキー・ダ
イオードを流れる順方向の整流電流を発生させ、FET7の
ゲート端子13からソース端子８の方向にFET7内を流れる
が、これが、再び高抵抗22を通してゲート端子13に戻る
ように循環するゲート電流を発生させる原因になる。従
って、高抵抗22がなく、ゲート端子13が直接接地されて
いる場合（第７図（ｂ）に等価回路図を示す）には、こ
の整流電流を制限するのは数10Ω位の抵抗値しかないソ
ース・バイアス抵抗10のみとなり、このゲート電流が数
mA以上流れることとなり、これがFET7内のゲート電極を
断線させ、FET7の寿命ひいてはMMICそのものの寿命を劣
化させる。そこで、ソース・ゲート端子間に挿入された
高抵抗22を数ＫΩから数10KΩの範囲に選び（第７図
（ｃ）に等価回路図を示す）、この順方向ゲート電流を
高抵抗22の抵抗値に反比例して抑圧することにより、数
100から数10μＡ以下に抑えることができ、ひいてはMMI
Cの寿命の劣化を防止できる。

更に、FET7のゲート端子13とMMICチップ１′の入出力端
子の１つである共振回路接続端子15との間に直流阻止キ
ャパシタ21を設けることにより、ゲート端子13のバイア
ス電位は共振回路接続端子15に接続される回路の構成に
影響を受けないので、共振回路接続端子15に接続される
回路構成により高抵抗22の効果が失われるようなことが
起こらなくなる。しかも、共振回路接続端子15に接続さ
れる回路構成の自由度が飛躍的に向上する。

第３図は、本発明のMMICの別の実施例を示す等価回路図
である。第３図において、MMICチップ31はソース接地型
回路構成になっている。FET32のソース端子33には終端
が接地された1/4波長ストリップ線路34とソース・バイ
アス抵抗35が直列に接続されるとともに、ソース端子33
と接地間にはソース接地キャパシタ36が接続されてい
る。FET32のゲート端子37には直流阻止キャパシタ38を
介して特性インピーダンスが50Ωのストリップ線路39が
接続されている。そしてソース・バイアス抵抗35と1/4
波長ストリップ線路34の接続点Ｂとゲータ端子37との間
には高抵抗40が形成されている。FET32のドレイン端子4
1にはストリップ線路により構成される出力整合回路42,
43が接続されている。44は直流阻止キャパシタ、45はRF
短絡キャパシタであり、バイアス電源はドレイン・バイ
アス端子46から正の電圧が印加される。MMICチップ31の
共振回路接続端子47に第２図に示す共振回路２′を接続
すれば、ソース出力端子48から発振出力を負荷に供給す
ることができる。

上記第３図に示した実施例では、第１図の実施例とはマ
イクロ波発振回路としての構成は異なるが、FET32、ソ
ース・バイアス抵抗35、1/4波長ストリップ線路34、高
抵抗40および直流阻止キャパシタ38の直流動作および高
周波機能は、それぞれ、第１図のFET7、ソース・バイア
ス抵抗10、1/4波長ストリップ線路９、高抵抗22および
直流阻止キャパシタ21の直流動作および高周波機能と同
じである。従って、第３図に示した実施例では、ゲート
端子37の直流的接地は、MMICチップ31内部に形成される
高抵抗40を介して行なわれているので、共振回路側にゲ
ート端子37の接地回路を設ける必要がなくなり、共振回
路の構成が簡素化される。又、大振幅動作になる発振時
には、ゲート端子37に加わる電圧は、接地電位に等しい
バイアス電圧と高周波電圧が加算されたものになる。と
ころが、この高周波電圧の振幅値は、FET32のソース・
ゲート端子間の直流電圧値（ソース・バイアス抵抗35の
端子間電圧に等しい）を越えるほど大きくなるので、ソ
ース端子33の電位よりゲート端子37の電位が周期的に正
になる。これがFET32のソース端子３とゲート端子37間
に形成されているショットキー・ダイオードの順方向の
整流電流として、FET32のゲート端子37からソース端子3
3の方向にFET32内を流れ、再び高抵抗40を通してゲート
端子37に戻るように循環するゲート電流を発生させる原
因になる。しかも、このゲート電流が大きいとFET32の
寿命、ひいてはMMICそのものの寿命を劣化させる。そこ
で、ソース・ゲート端子間に挿入された高抵抗を数ＫΩ
から数10KΩの範囲に選ぶことにより、この順方向ゲー
ト電流を抑圧することができ、ひいてはMMICの寿命の劣
化を防止できる。

更に、FET32のゲート端子37とMMICチップ31′の入出力
端子の１つである共振回路接続端子47との間に直流阻止
キャパシタ38を設けることのより、ゲート端子37のバイ
アス電位は共振回路接続端子47に接続される回路の構成
に影響を受けないので、共振回路接続端子47に接続され
る回路構成により高抵抗40の効果が失われるようなこと
が起こらなくなる。しかも、共振回路接続端子47に接続
される回路構成の自由度が飛躍的に向上する。

第４図は本発明のMMICの更に別の実施例を示す等価回路
図で、第１図ｂと同一箇所には同一番号を付して説明す
る。第１図ｂとの違いは、第１図ｂが正のバイアス電源
を使用するのに対して、本実施例では負のバイアス電源
を使用する点である。そのために、第４図では、短絡ス
タブ12の一端が直接接地されている。そして、1/4波長
ストリップ線路９がRF短絡キャパシタ16′で終端を高周
波的に接地されている。MMICチップ１′のバイアス電源
はソース・バイアス端子19′から負の電圧が印加され
る。それ以外は第１図ｂと全く同じである。

上記第４図に示した実施例では、負のバイアス電源を使
用するのでゲート端子13はソース・バイアス端子19′と
同電位になるが、ゲート端子13が共振回路を介して接地
されていればゲート端子13は接地電位になるため正規の
バイアス電圧がゲート端子13に加わらなくなる。しか
し、本実施例では正規のバイアス電圧がFET7の各端子に
加わり、負のバイアス電源を使用できる。更に、第１図
の実施例で得られる効果を同時に有する。

第５図は本発明のMMICの更に別の実施例を示す等価回路
図で、第１図b,第４図と同一箇所には同一番号を付して
説明する。短絡スタブ12はRF短絡キャパシタ16で終端を
高周波的に接地され、1/4波長ストリップ線路９はRF短
絡キャパシタ16′で終端を高周波的に接地されている。
それ以外は第１図ｂと全く同じである。ドレイン・バイ
アス端子19、ソース・バイアス端子19′にはそれぞれバ
イアス電圧が印加されるか、直流的に接地される。ドレ
ン・バイアス端子19に印加される電圧をソース・バイア
ス端子19′に印加される電圧よりも高く設定すれば、バ
イアス電圧の極性を自由に選択することが可能である。

上記第５図に示した実施例では、バイアス電圧の極性は
自由に選択できる効果を有するとともに、第１図の実施
例で得られる効果を同時に有する。

以上の説明から明らかなように、FET7,32、ソース・バ
イアス抵抗10,35、1/4波長ストリップ線路9,34および高
抵抗22,40の接続構成により、FET7,32のゲート・ソース
端子間にはソース・バイアス抵抗10,35による自己バイ
アス電圧がかかるように機能し、しかも、ソース・バイ
アス抵抗10,35の高周波動作に対する影響は1/4波長スト
リップ線路9,34で除去されるような構成となっている。
そして、高抵抗22,40により順方向ゲート電流を抑圧す
ることができるようになっている。また、直流阻止キャ
パシタ21,38は高抵抗22,40の機能が共振回路接続端子1
5,47に接続される回路構成により失われないようにして
いるもので、高抵抗22,40の機能を補助するものであ
る。

このように、本発明によるFET7,32、ソース・バイアス
抵抗10,35、1/4波長ストリップ線路9,34および高抵抗2
2,40の接続構成は、正または負の単一電源でマイクロ波
発振回路を動作させる場合の基本構成となるもであり、
共振回路の接続方法および発振回路の接地方法（ドレイ
ン接地やソース接地など）に依存しないため、マイクロ
波発振回路の型には依存しないで適応できる。

発明の効果 以上のように本発明では、MMICチップ内でゲート端子と
接地間に高抵抗回路が形成されているのでゲート端子は
この抵抗を介して直流的に接地される。従ってゲート端
子側に接続される共振回路にはゲート端子を直流的に接
地するための回路構成を取る必要は必ずしもなくなり、
共振回路の構成に接地のためのスルー・ホールが不要に
なるのに加えて、大きな自由度が与えられる。またゲー
ト端子とソース端子との間が高抵抗を介して接続される
ために発振時のような大振幅動作時に生じるゲート・ソ
ース端子間の周期的順方向バイアスに伴なう順方向ゲー
ト電流を低く抑えられる。それがMMICチップの寿命劣化
を防止する。更に、共振回路を介してゲート端子を接地
する必要がないため、負のバイアス電源を使用できる。
このように、本発明により得られる効果はMMIC発振器を
実際に構成する時に非常に大きい。

【図面の簡単な説明】

第１図は本発明の一実施例におけるGaAsMMICで、ａはそ
のチップパターン図、ｂはその等価回路図、第２図は第
１図の実施例によるMMICを用いたマイクロ波発振器の構
成図、第３図，第４図および第５図は本発明の別の実施
例におけるGaAsMMICの等価回路図、第６図は従来のMMIC
で、ａはマイクロ波発振器の構成図、ｂはその等価回路
図、第７図は本発明の実施例において、順方向電流が高
抵抗によって抑圧される理由を説明するための説明図で
ある。 １′……MMICチップ、７……FET、９……1/4波長ストリ
ップ線路、10……ソース・バイアス抵抗、21……直流阻
止キャパシタ、22……高抵抗、８……ソース端子、11…
…ドレイン端子、13……ゲート端子。

Claims (3)

【特許請求の範囲】
1. 【請求項１】FETを発振素子として用いた発振回路にお
   いて、前記FETのソース端子にソースバイアス用抵抗素
   子の一端を接続し、該ソースバイアス用抵抗素子の他端
   に終端短絡の1/4波長ストリップ線路を接続するととも
   に、前記ソースバイアス用抵抗素子の前記他端と前記FE
   Tのゲート端子との間を順方向ゲート電流抑圧抵抗で接
   続したことを特徴とするマイクロ波モノリシック集積回
   路。
2. 【請求項２】FETを発振素子として用いた発振回路をド
   レイン接地型発振回路とし、前記FETのドレイン端子を
   ドレイン接地用ストリップ線路を介して接地し、前記FE
   Tのソース端子にソースバイアス用抵抗素子の一端を接
   続し、該ソースバイアス用抵抗素子の他端に終端短絡の
   1/4波長ストリップ線路を接続するとともに前記ソース
   バイアス用抵抗素子の前記他端と前記FETのゲート端子
   との間を順方向ゲート電流抑圧抵抗で接続したことを特
   徴とする特許請求の範囲第１項記載のマイクロ波モノリ
   シック集積回路。
3. 【請求項３】FETを発振素子として用いた発振回路をソ
   ース接地型発振回路とし、前記FETのソース端子をソー
   ス接地用キャパシタを介して接地し、前記FETの前記ソ
   ース端子にソースバイアス用抵抗素子の一端を接続し、
   該ソースバイアス用抵抗素子の他端に終端短絡の1/4波
   長ストリップ線路を接続するとともに、前記ソースバイ
   アス用抵抗素子の前記他端と前記FETのゲート端子との
   間を順方向ゲート電流抑圧抵抗で接続したことを特徴と
   する特許請求の範囲第１項記載のマイクロ波モノリシッ
   ク集積回路。