KR900009190B1 - 마이크로파 발진기 - Google Patents

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KR900009190B1
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쯔요시 메가다
히로시 사까
도시히데 다나까
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마쯔시다덴기산교 가부시기가이샤
다니이 아끼오
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Abstract

내용 없음.

Description

마이크로파 발진기
제1도는 종래의 마이크로파 발진기의 회로도.
제2도는 본 발명의 일실시예에 있어서의 마이크로파 발진기의 회로도.
제3도는 동 실시예의 효과를 표시한 특성도.
제4도는 본 발명의 다른 실시예에 있어서의 마이크로파 발진기의 회로도.
제5도는 동 실시예의 효과를 표시한 특성도.
제6도는 본 발명의 다른 실시예에 있어서의 마이크로파 발진기의 회로도.
제7도는 동 실시예의 효과를 표시한 특성도.
제8도는 동 실시예의 효과를 표시한 특성도.
제9도는 본 발명의 다른 실시예에 있어서의 마이크로파 발진기의 회로도.
제10도는 동 실시예의 효과를 표시한 특성도.
제11도는 본 발명의 다른 실시예에 있어서의 마이크로파 발진기의 회로도.
제12도는 동 실시예의 효과를 표시한 특성도.
제13도는 본 발명의 다른 실시예에 있어서의 마이크로파 발진기의 회로도.
제14도는 동 실시예의 효과를 표시한 특성도.
제15도는 본 발명의 다른 실시예에 있어서의 마이크로파 발진기의 MMIC(Microwave monolithic integrated circuit)칩의 패턴도.
제16도는 그 등가회로도.
제17도는 제15도의 실시예에 의한 MMIC를 사용한 마이크로파 발진기의 구성도.
제18도, 제19도, 및 제20도는 본 발명의 다른 실시예에 있어서의 마이크로파 발진기의 MMIC의 등가회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : FET 2 : 인덕터
3 : 드레인바이어스단자 4 : 스트립선로
5 : 유전체공진기 6 : 더미저항
7 : 바이패스 캐패시터 8 : 셀프바이어스저항
9 : 1/4 파장스트립선로 10 : 출력단자
11 : 게이트단자 12 : 드레인단자
13 : 소오스단자 14, 15 : 캐패시터
16, 17, 18 : 스트립선로 19, 20 : 캐패시터
21 : MMIC 칩 22 : 직류저지캐패시터
23 : 스트립선로 24 : 고저항
25 : 출력스트립선로 26 : 공진회로
27 : 마이크로파기판 28 : 1/4 파장스트립선로
29 : 공진회로접속단자 30 : 캐패시터
31 : MMIC 칩 32, 33 : 출력정합회로
34 : 직류저지캐패시터 35 : 바이어스 캐패시터
36 : 드레인바이어스단자 37 : 출력단자
38 : 바이패스 캐패시터 39 : MMIC 칩
40 : 소오스바이어스단자
본 발명은 FET를 사용한 마이크로파 발진기에 관한 것이다.
종래의 마이크로파 발진기로서는, 예를 들면 일본국 특개소 57-26902호 공보에 기재된 것이 있다.
제1도는 이 종래의 마이크로파 발진기의 회로도를 표시한 것으로서, (1a)는 FET이며, (2a), (3a), (4a)는 각각 FET(1a) 의 게이트단자, 소오스단자, 드레인단자이다. (5a)는 스트립선로로서 게이트단자(2a)에 일단부를 접속하고, 타단부를 더미저항(6a)으로 종단(終端)시켜 놓는다. (7a)는 유전체공진기로서, 스트립선로(5a)에 결합하도록 배치되어 있다. (8a)는 전원공급단자, (9a)는 발진시의 1/4의 파장의 길이를 가진 종단개방선로이다. (10a)는 셀프바이어스저항, (11a)는 저역통과필터, (12a)는 출력단자이다.
이상과 같이 구성된 종래의 마아크로파 발진기에 있어서, 1/4 파장종단개방선로(9a)는 FET(1a)의 드레인단자(4a)를 고주파적으로 접지한다. 전원공급단자(8a)로부터 직류전원을 공급하면, 셀프바이어스저항(10a)을 흐르는 전류에 의한 전압강하로 게이트단자(2a)의 전위가 소오스단자(3a)의 전위보다 낮아진다. 상기 회로구성에 의해 게이트단자(2a)에 발생하는 부성(負性)저항과, 스트립선로(5a)와 유전체공진기(7a)로 이루어지는 공진회로에 의해 발진이 발생하며, 그 출력을 출력단자(12a)로부터 얻고 있었다.
그러나, 상기한 구성에서는, FET(1a)가 칩인 경우나 회로전체를 모노리식집적회로(monolithic integrated circuit)구성으로 하는 경우에, 패키지 FET의 경우에는 존재하고 있던 부유용량등이 존재하지 않게 되기 때문에, FET의 특성이 변화하여, 게이트단자에 발생하는 발진주파수에서의 부성저항이 감소하고, 발진의 안정성이 저하한다고하는 문제점을 가지고 있었다.
본 발명은 이와 같은 점에 비추어, 패키지 FET 이외의 FET를 사용한 경우에서도 보다 안정적으로 발진하는 마이크로파 발진기를 제공하는 것을 목적으로 한다.
또, 얻어진 마이크로파 발진기를 더욱 개량한 마이크로파 발진기를 제공하는 것을 목적으로 한다.
본 발명은 FET의 게이트단자에 공진회로를 접속하고, 이 FET의 드레인단자에 종단부를 고주파적으로 접지한 인덕턴스를 접속하여, 상기 FET의 소오스단자로부터 출력을 뽑아내도록한 마이크로파 발진기이다.
이하 본 발명의 실시예에 대해서 설명한다.
제2도에 있어서, (1)은 칩 FET이다. (2)는 인덕터이며, (4)는 일단부를 FET(1)의 게이트단자(11)에 접속하고 타단을 더미저항(6)으로 종단한 특성임피이던스 50Ω의 스트립선로이며, (5)는 스트립선로(4)에 결합하도록 배치한 유전체공진기이다. (7)은 바이패스 캐패시터, (8)은 셀프바이어스저항, (9)는 한쪽을 접지한 발진주파수에서의 1/4 파장선로이며, (10)은 출력단자이고, (l2)는 드레인단자, (13)은 소오스단자, (3)은 드레인바이어스단자이다.
이상과 같이 구성된 제2도의 실시예의 마이크로파 발진기에 대해서, 이하 그 동작을 설명한다. 1/4 파장선로(9)는, 접지되어있지 않는 일단부는 고주파적으로 개방으로 되어 일종의 저역통과필터로서 작용하여, 바이어스전류만을 통과시키며, 출력은 출력단자(10)에만 공급된다. 높은 Q값을 가진 유전공진기(5)와 스트립선로(4)로 이루어지는 공진회로에 의해 마이크로파 발진기는 유전체공진기(5)의 공진주파수에서의 발진을 일으킨다. 인덕터(2)는, 칩 FET(1)의 드레인 접지 조건하에서의 게이트단자(11)에 발생하는 발진주파수에서의 부성저항을 증대시키는 작용을 가진다. 제3도는, 어떤 칩 FET에 관해서 인덕터(2)의 크기와 게이트단자(11)에 생기는 발진주파수에서 부성저항을 나타내는 발진주파수에서의 게이트단자(11)로부터 FET를 본 반사계수
Figure kpo00001
와의 관계의 일례를 계산에 의해 표시한 것이다. 제3도의 경우, 드레인단자(12)를 직접 고주파적으로 접지하는것 보다도, 1.9nH의 인덕터(2)를 개재해서 접지시킨편이 보다 높은 게이트단자의 부성저항을 얻는 일이 가능하게 되어, 스트립선로(4)와 유전체공진기(5)로 이루어지는 공진회로와의 사이의 발진조건의 진폭조건이 완화되어서, 발진이 안정된다.
이상과 같이 본 실시예에 의하면, 마이크로파 발진기에 있어서, 칩 FET(1)의 드레인단자를 인덕터(2)를 개재해서 접기하므로서, 안정된 발진기를 얻을수 있다.
제4도는, 본 발명의 다른 실시예이다. 소오스단자(13)와 출력단자(10)의 사이에 캐패시터(14)가 직렬로 삽입되어있는 이외는, 제1도와 마찬가지 구성이다.
상기와 같이 구성된 제4도의 실시예의 마이크로파 발진기에 대해서, 이하 그 동작을 설명한다. 제4도에 있어서, 캐패시터(14)이외의 동작은 제2도와 전적으로 동일하다. 캐패시터(14)는 FET(1)의 게이트단자의 발진주파수에서의 부성저항을 제2도의 경우보다 증대시키는 역할을 가진다. 제5도는, 어떤 칩 FET에 대해서, 캐패시터(14)의 소자치와 발진주파수(예를 들면 10.75GHz)로 게이트단자(11)의 부성저항을 나타내는 게이트단자(11)로부터 FET를 본 반사계수
Figure kpo00002
와의 관계를 표시한 것으로서, 이 경우 캐패시터(14)가 0.6PF인 경우가 게이트의 부성저항이 최대가 되어, 캐패시터(14)가 없는 제2도의 경우에 비해 높아져서, 일층 안정된 마이크로파 발진기를 구성할수 있다. 또한 캐패시터(14)에 의해 출력단자(10)와 소오스단자(13)가 직류적으로 차단되기때문에, 새삼스럽게 직류차단용의 캐패시터를 출력에 삽입할 필요가 없으며, 종합적으로 소자수를 적게해서 회로를 구성할수 있다.
이상과 같이 제4도의 실시예에 의하면, 제2도의 마이크로파 발진기에 칩 FET(1)의 근처이고 또한 소오스단자(13)와 출력단자(10)와의 사이에 캐패시터(14)를 삽입하므로서 더욱 안정되고 또한 소자수가 적은 마이크로파 발진기를 구성할수 있다.
제6도는, 본 발명의 다른 실시예에서의 마이크로파 발진기이다. 제6도에 있어서, 출력단자(10)와 접지간에 캐패시터(15)가 삽입되어 있는 이외는 제4도와 마찬가지의 구성이다. 이하에 제6도의 실시예의 마이크로파 발진기에 대해서 그 동작을 설명한다. 제6도에서, 캐패시터(15)이외의 동작은 제4도의 실시예와 전적으로 동일하다. 캐패시터(15)는 발진주파수에 있어서 FET(1)의 게이트단자(11)로부터 FET(1)쪽을 본 반사계수
Figure kpo00003
를 제2도 및 제4도의 실시예보다 증대시키는 역할을 가진다. 제7도는, 어떤 칩 FET에대해서 언덕터(2)의 소자치가 1.5nH, 캐패시터(14)가 0.7PF의 경우의 캐패시터(15)의 소자치와 발진주파수(10.75GHz)에서의 반사계수
Figure kpo00004
와의 관계를 표시한 것이다. 이 경우, 캐패시터(15)가 0.4PF의 경우에 부성저항이 최대로 되며, 그 경우의 반사계수
Figure kpo00005
는, 캐패시터(15)가 없는 제4도의 경우의 최대의 반사계수
Figure kpo00006
보다 크게된다. 또한 제6도의 실시예에서는, 캐패시터(14), (15)에 의해 마이크로파 발진기의 부하임피이던스를 넓은 범위에 걸쳐서 잡을수 있게된다. 제8도는, 제6도의 실시예에 대해서 소오스단자(13)로부터 부하쪽을 본 임피이던스를 스미드선도표상에 표시한 것으로서, 소오스단자(13)로부터 부하쪽을 본 임피이던스는, 캐패시터(14), (15)의 값을 적절하게 잡으므로서, 제8도에서 사선으로 표시된 범위 R1의 모든점을 실현할수 있다. 이 때문에, 제6도의 실시예의 회로구성에 의해 소오스단자(13)로부터 부하쪽을 본 임피이던스를 넓은 범위에 걸쳐서 잡을수 있게되며, 캐패시터(14), (15)의 소자치를 적절하게 선택하므서, 게이트단자(11)로부터 FET(1)쪽을 본 반사율을 크게 유지하고 또한 부하의 임피이던스변동에 강한 마이크로파 발진기를 얻을 수 있게된다.
이상과 같이, 제6도의 실시예에 있어서, 인덕터(2), 캐패시터(14) 및 캐패시터(15)의 각각의 소자치를 적절하게 설정하므로서, 제2도의 실시예 및 제4도의 실시예보다 한층 안정된 마이크로파 발진기를 얻는다.
제9도는, 본 발명의 다른 실시예로서, 마이크로파 발진기의 일실시예를 표시한 것이다. (1)은 칩 FET이다. (4)는 일단부를 FET(1)의 게이트단자(11)에 접속하고 타단부를 더미저항(6)에서 종단한 50Ω 스트립선로이며, (5)는 스트립선로(4)에 결합하도록 배치한 유전체공진기이다. (7)은 바이패스 캐패시터, (8)은 셀프바이어스저항, (9)는 한쪽을 접지한 발진주파수에서의 1/4 파장선로이며, (3)은 드레인바이어스단자이다. (16)은 특성임피이던스 Z1, 길이 l1의 용량성 종단개방 스트립선로이며, (17)은 특성임피이던스 Z2, 길이 l2의 스토립선로, (18)은 특성임피이던스 Z3, 길이 l3의 스트립선로이다.
이상과 같이 구성된 제9도의 실시예의 마이크로파 발진기에 대해서, 이하 그 동작을 설명한다. 1/4 파장로(9)는 접지되어 있지않는 일단부를 고주파적으로 개방으로하는 일종의 저역통과필터로서 작용하여, 바어스전류만을 통과시킨다. 높은 Q치를 가진 유전체공진기(5)와 스트립선로(4)로 이루어지는 공진회로에 의해, 마이크로파 발진기는 유전체공진기(5)의 공진주파수에서의 발진을 일으킨다. 스트립선로(18)는 인덕터로서 기능하여 그 특성임피이던스 Z3및 길이 l3를 적절하게 설정하므로서 게이트단자(11)에 생기는 발진주파수에서의 부성저항을 증대시키는 작용을 가진다. 또 캐패시터(14)는 게이트단자(11)에 생기는 발진주파수에서의 부성저항을 더욱 증대시키는 작용을 가진다. 또, 용량성종단개방 스트립선로(16)는 그 길이를
Figure kpo00007
보다도 짧게하므로서, 등가적으로 캐패시터로서 작용한다. 스트립선로(16) 및 (17)의 각각의 특성임피이던스 Z1, Z2와 같이 l1, l2를 적절하게 설정하므로서 FET(1)의 소오스단자(13)로부터 부하쪽을 본 임피이던스 를 제6도의 실시예보다도 넓은 범위로 설정할수 있다.
제10도는, 제9도의 마이크로파 발진기에 대해서, 칩 FET(l)의 소오스단자(13)로부터 부하쪽을 본 임피이던스를 표시한 것이다. 소오스단자(13)로부터 부하쪽을 본 임피이던스는 캐패시터(14)의 용량치, 용량성종단개방 스트립선로(16)의 특성임피이던스 Z1, 길이 l1, 및 스트립선로(17)의 특성임피이던스 Z2, 길이 l2를 변화시키므로서 제10도에서 사선으로 표시된 범위 R2의 모든점을 실현할수 있다. 이 실현가능한 범위 R2는, 제8도에서 명백한 바와 같이 제6도의 실시예의 소오스단자(13)로부터 부하쪽을 본 임피이던스의 실현가능한 범위 R1보다 넓게되어있다. 이 때문에, 제9도의 실시예에 있어서는, 제6도의 실시예보다도 부하임피이던스를 넓은 범위에 걸쳐서 잡을수 있게된다. 또한, 회로의 소자정수를 적절하게 결정하면, 게이트단자(11)로부터 FET(1)쪽을 본 반사계수를 크게 유지하고 또한 부하의 임피이던스변동에 강한 마이크로파 발진기를 얻을 수 있게된다.
이상과 같이, 제9도의 실시예에 있어서, 스트립선로(l8), 캐패시터(14)의 소자치 및 종단개방 스트립선로(16)의 특성임피이던스 Z1, 길이 l1, 스트립선로(17)의 특성임피이던스 Z2, 길이 l2를 적절하게 설정하므로서, 제2도, 제4도, 제6도의 실시예보다 한층 안정된 마이크로파 발진기를 얻는다.
제11도는, 본 발명에 의한 마이크로파 발진기의 다른 실시예를 표시하는 것으로서, 제2도와 동일한 것에는 동일부호를 붙여서 설명한다. (1)은 칩 FET이다. (2)는 인덕터이며, (4)는 일단부를 FET(1)의 게이트 단자(11)에 접속하고 타단부를 더미저항(6)에서 종단한 50Ω 스트립선로이고, (5)는 스트립선로(4)에 결합하도록 배치한 유전체공진기이다. (7)은 바이패스 캐패시터, (8)은 셀프바이어스저항, (9)는 한쪽을 접지시킨 발진주파수에서의 1/4파장선로이며, (10)은 출력단자, (3)은 드레인바이어스단자이다. (19)는 일단부를 접지시킨 캐패시터, (12), (13)은 각각 FET(1)의 드레인단자 및 소오스단자이다.
이상과 같이 구성된 제11도의 실시예의 마이크로파 발진기에 대해서, 이하 그 동작을 설명한다. 1/4 파장선로(9)는 종단이 접지되어 있기때문에, 셀프바이이스저항(8)과 1/4 파장선로(9)의 접속점은 고주파적으로 개방으로되어 1/4 파장선로(9)는 일종의 저역통과필터로서 작용하여, 바이어스전류만을 통과시키며, 발진출력은 단자(10)에 공급된다. 높은 Q치를 가진 유전체공진기(5)와 스트립선로(4)로 이루어진 공진회로에 의해 마이크로파 발진기는 유전체공진기(5)의 공진주파수에서의발진을 일으킨다. 인덕터(2)는 칩 FET(1)의 드레인접지조건하에서의 게이트단자(11)에 생기는 발진주파수에서의 부성저항을 증대시키는 작용을 가진다. 또, 캐패시터(19)는 칩(1)의 게이트단자(11)에 생기는 발진주파수에서의 부성저항을 더욱 증대시키는 작용을 가진다. 제12도는 어떤 칩 FET에 관해서 게이트단자(11)에 생기는 발진주파수에서의 부성저항이 크게 되도록 인덕터(2)의 소자치를 1.5nH로 정했을 경우의 캐패시터(l9)의 소자치와 게이트단자(11)에 생기는 발진주파수에서의 부성저항을 나타내는 발진주파수에서의 게이트단자(11)로부터 FET를 본 반사계수
Figure kpo00008
와의 관계를 계산에 의해 표시한 것이다. 제12도에서 이 경우, 캐패시터(19)를 개방으로 하여 소오스단자(13)로부터 직접 출력을 뽑아내는것 보다도, 캐패시터(19)의 소자치를 0.3pF로 하는편이 보다 높은 게이트 단자(11)의 부성저항을 얻는일이 가능하게되어 스트립선로(4)와 유전체공진기(5)로 이루어지는 공진회로와의 사이의 발진조건의 진폭조건이 완화되고 발진이 안정된다.
이상과 같이 본 실시예에 의하면, 마이크로파 발진기에 있어서, FET(1)의 드레인단자(12)를 적당한 소자치의 인덕터(2)를 개재해서 접지하고, FET(1)의 소오스단자(13)에 일단부를 접지한 적당한 소자치의 캐패시터(19)를 접속하므로서, 안정된 발진기를 얻을수 있다.
제13도는, 본 발명의 다른 실시예로서, 마이크로파 발진기의 회로구성도이다. 제11도에 표시한 제5의 실시예의 출력단자에 캐패시터(20)의 일단부가 접속되고 캐패시터(20)의 타단부로부터 출력을 뽑아내는 이외는 제11도와 마찬가지의 구성이다.
이상과 같이 구성된 제13도의 실시예의 마이크로파 발진기에 대해서 이하 그 동작을 설명한다.
제13도에 있어서, 캐패시터(20)이외의 동작은 제11도와 전적으로 동일하다. 캐패시터(20)는 FET(1)의 게이트단자(11)의 발진주파수에서의 부성저항을 제11도의 회로의 경우보다 증대시키는 역할을 가진다. 제14도는, 어떤 칩 FET에 대해서 게이트단자(11)에 생기는 발진주파수에서의 부성저항이 크게되도록 인덕터(2)의 소자치를 1.5nH, 캐패시터(19)의 소자치를 0.2pF로 정했을 경우의 캐패시터(20)의 소자치와 게이트단자(11)에 생기는 발진주파수에서의 부성저항을 나타내는 게이트단자(11)로부터 FET를 본 반사계수
Figure kpo00009
와의 관계를 계산에 의해 표시한 것이다. 제14도에서, 이 경우 캐패시터(20)가 없는 제11도의 실시예보다, 캐패시터(20)의 소자치를 0.3pF로 하는편이 보다 높은 게이트단자(11)의 부성저항을 얻는일이 가능하게 되어, 스트립선로(4)와 유전체공진기(5)로 이루어지는 공진회로와의 사이의 발진조건의 진폭조건이 완화되고, 한충 안정된 마이크로파 발진기를 구성할 수 있다. 또한 캐패시터(20)에 의해 출력단자(10)와 소오스단자(13)가 직류적으로 차단되기 때문에, 새삼스럽게 직류차단용의 캐패시터를 출력에 삽입할 필요가 없으며, 종합적으로 소자수를 적게해서 회로를 구성할수 있다.
이상과 같이, 제13도의 실시예에 의하면, 제11도의 마이크로파 발진기의 출력에 적절한 소자치의 캐패시터(20)의 일단부를 접속하고 타단부로부터 출력을 뽑아내므로서, 더욱 안정되고 또한 소자수가 종합적으로 적은 마이크로파 발진기를 구성할수 있다.
또한, 이상의 실시예에서는 칩 FET을 사용하였으나, 패키지 FET라도 좋고, 회로전체 또는 일부분을 MMIC화해도 좋다. 또 이상의 실시예에 있어서 유전체공진기(5)를 사용했으나, 그 이외의 공진기 또는 공진회로를 사용해도 된다. 제2도, 제4도, 제6도, 제11도, 제13도에서는 집중정수(集中定數)로 표현되어있어 인덕터, 캐패시터를 스텁선로등의 분포정수회로로 등가적으로 실현해도 된다. 제9도에 있어서 스트립선로(16)와 스트립선로(17)의 어느 한쪽 또는 양쪽 다같이 집중정수소자의 인덕터로 실현해도 좋다. 마찬가지로 제9도에 있어서, 용량성종단개방스트립선로(16) 대신에 용량성의 종단단락선로를 사용해도 좋고, MIM 캐패시터 등의 집중정수소자의 캐패시터를 사용해도 좋다. 또, 이상의 실시예의 설명에서 사용한 인덕터(2), 스트립선로(16), (17), (18), 캐패시터(14), (15), (19), (20)의 최적의 소자치가 FET의 특성에 의해 다른 것은 물론이다.
이상과 같은 구성의 마이크로파 발진기에서는 FET(1)의 게이트단자(11)에는 소오스단자(13)에 인가되는 전압보다도 낮은 전압이 인가되도록 하기위해서, 50Ω의 저항치를 가진 더미저항(6)을 직류적으로도 접지종단하고 있었다. 즉, 게이트단자(11)의 전위를 접지전위로 하기위해, 마이크로파기판에 관통구멍을 형성하거나해서 더미저항(6)의 일단부를 접지하도록하는 구성을 구하게 되었다. 즉, 공진회로쪽에는 어떠한 방법으로 반드시 접지를 취한다는 것을 구하게 되었다. 또, 그 이외에도 게이트단자(11)를 직류적으로 저저항의 임피이던스로 접지하면, 대진폭동작인 발진시에 게이트단자(11)로부터 FET(1)를 통과해서 소오스단자(13)의 방향으로 전류가, 즉 순(順)방향의 게이트전류가 흘러서 FET(1)의 수명을 단축시키는 일이 있었다.
제15도, 제16도, 제17도는 상기의 문제점을 해결한 마이크로파 발진기의 일실시예를 표시하며, 제15도는MMIC 칩의 패턴도, 제16도는 MMIC 칩의 등가회로도, 제17도는 MMIC 칩을 사용한 마이크로파 발진기의 구성도이다. 제2도, 제4도와 동일한부분에는 동일번호를붙여서 설명한다.
제15도, 제16도, 제17도에 있어서, MMIC 칩(21)은 드레인접지형회로 구성으로 되어있다. FET(1)의 소오스단자(13)에는 종단이 접지된 1/4 파장스트립선로(9)와 셀프·바이어스저항(8)이 직렬로 접속되어있다. FET(1)의 게이트단자(11)에는 직류저지캐패시터(22)를 개재해서 특성임피이던스가 50Ω인 스트립선로(23)(스트립선로(4)의 일부)가 접속되어있다. 그리고, 셀프·바이어스저항(8)과 1/4 파장스트립선로(9)의 접속점 A과 게이트단자(11)와의 사이에는 고저항(24)이 형성되어있다. FET(1)의 드레인단자(12)에는 바이패스캐패시터(7)로 종단을 고주파적으로 접지된 단락스텁(2')이 접속되어있다. (14)는 캐패시터, (25)는 특성임피이던스가 50Ω인 출력스트립선로이다. MMIC 칩(21)의 바이어스전원은 드레인바이어스단자(3)로부터 정(正)의 전압이 인가된다. (26)은 공진회로이다. 공진회로(26)는, 마이크로파기판(27) 상에 형성되어 있으며,50Ω의 더미저항(6)과 종단개방 1/4 파장스트립선로(28)로 일단부를 저항종단한 스트립선로(4)와 전자기적으로 결합하도록 배치되는 유전체공진기(5)로 구성되어있다. 여기서, 50Ω의 더미저항(6)은 직류적으로는 접지되어 있지않다.MMIC 칩(21)의 공진회로접속단자(29)와 공진회로(26)를 접속하므로서, 공진회로접속단자(29)로부터 보면, 부성저항성을 가진 MMIC 칩(21)은 유전체공진기(5)와 작용하여, 유전체공진기(5)의 공진주파수로 발진주파수가 제어된다. 발진출력은 출력단자(10)에 접속된 부하에 공급된다.
상기 제15도, 제16도 및 제17도에 표시한 실시예에서는, 게이트단자(11)의 직접적접지는, MMIC 칩(21)내부에 형성되는 고저항(24)을 개재해서 행해지고 있으므로, 공진회로(26)쪽에 게이트단자(11)의 접지회로를 형성할 필요가 없어지며, 공진회로(26)의 구성에 간소화된다. 또, 대진폭동작으로되는 발진시에는, 소오스단자(13)의 전위보다 게이트단자(11)의 전위가 주기적으로 정으로 된다. 이것이 순방향의 게이트전류를발생시키는 원인으로 된다. 그리하여 소오스게이트단자간에 삽입된 고저항의 저항치를 수 KΩ에서 수 10KΩ의 범위로 선택하므로서, 이 순방향게이트전류를 억압할수 있으며, 나아가서는 MMIC의 수명의 열화를 방지할수 있다.
제18도는, 본 발명의 MMIC의 다른 실시예이며, 제16도와 다른점은 제16도가 드레인접지형 회로구성인데 비해서 제18도의 실시예에서는 소오스단자(13)와 접지간에 캐패시터(30)가 접속된 소오스접지형 회로구성으로 되어있다는 것이다. MMIC 칩(3l)의 소오스단자(13)에는 종단이 접지된 1/4 파장스트립선로(9)와 셀프·바이어스저항(8)이 긱렬로 접속됨과 동시에, 소오스단자와 접지간에는 캐패시터(30)가 접속되어있다. FET(1)의 게이트단자(11)에는 직류저지캐패시터(22)를 개재해서 특성임피이던스 50Ω인 스트립선로(23)가 접속되어 있다. 그리고 셀프·바이어스저항(8)과 1/4 파장스트립선로(9)의 접속점 B과 게이트단자(11)와의 사이에는 고저항(24)이 형성되어있다. (1)의 드레인단자에는 스트립선로에 의해 구성되는 출력정합회로(32), (33)가 접속되어있다. (34)는 직류저지캐패시터, (35)는 바이어스캐패시터이며, 바이어스전원은 드레인바이어스단자(36)로부터 정의 전압이 인가된다. MMIC 칩(31)의 공진회로접속단자(29)에 제17도에 표시한 공진회로(26)를 접속하면, 출력단자(37)로부터 발진출력을 부하에 공급할수 있다.
상기 제18도에 표시한 실시예에서는, 게이트단자(11)의 직류적접지는 MMIC 칩(31)내부에 형성되는 고저항(24)을 개재해서 행해지고 있으므로, 공진회로쪽에 게이트단자(11)의 접지회로를 형성할 필요가 없어져서, 공진회로의 구성이 간소화된다. 또, 고저항(24)의 저항치를 크게 선택하므로서(예를 들면 수 KΩ에 수10KΩ), 발진시에 생기는 순방향 게이트전류를 억압할수 있다.
제19도는 본 발명의 MMIC의 또 다른 실시예를 표시한 등가회로도로서, 제16도와의 차이는, 제16도의것이 정의 바이어스전원을 사용하는것에 비해서, 본 실시예에서는 부의 바이어스전원을 사용하는 점이다. 그 때문에, 제19도에서는, 단락스텁(2')의 일단부가 직접 접지되어있다. 그리고,1/4 파장스트립선로(9)가 바이패스캐패시터(38)로 종단을 고주파적으로 접지되어있다. MMIC 칩(39)의 바이어스전원은 소오스바이어스단자(40)로부터 부의 전압이 인가된다. 그 이외는 제16도와 전적으로 동일하다.
상기 제19도에 표시한 실시예에서는, 부의 바이어스전원을 사용하므로 게이트단자(11)는 소오스바이어스단자(40)와 같은 전위로 되나, 게이트단자(11)가 공진회로를 개재해서 접지되어있으면 게이트단자(11)는 접지전위로 되기때문에 정규의 바이어스전압이 게이트단자(11)에 인가되지 않게된다. 그러나, 본 실시예에서는 정규의 바이어스전압이 FET(1)의 각 단자에 인가되어, 부의 바이어스전원을 사용할수 있다·또한 제16도의 실시예에서 얻어지는 효과를 동시에 가진다.
제20도는 본 발명의 MMIC의 또다른 실시예를 표시한 등가회로도로서, 제16도, 제19도와 동일개소에는 동일번호를 붙여서 설명한다. 단락스텁(2')은 바이패스 캐패시터(7)로 종단을 고주파적으로 접지되고, 1/4파장스트립 선로(9)는 바이패스 캐패시터(38)로 종단을 고주파적으로 접지되어있다. 드레인바이어스단자(3), 소오스바이어스단자(40)에는 각각 바이어스전압이 인가되거나, 직류적으로 접지된다. 드레인바이어스단자(3)에 인가되는 전압을 소오스바이어스단자(40)에 인가되는 전압보다도 높게 설정하면, 바이어스전압의 극성을 자유롭게 선택가능하다.
상기 제20도에 표시한 실시예에서는, 바이어스전압의 극성을 자유로히 선택할 수 있는 효과를 가진 동시에, 제16도의 실시예에서 얻어지는 효과를 동시에 가진다·

Claims (12)

  1. FEF(l)와, 상기 FET(1)의 게이트단자(11)에 접속된 공친회로(4), (5)와, 상기 FET(1)의 드레인단자(12)에 종단을 고주파적으로 접지한 제1의 인덕터(2)와, 상기 FET(1)의 소오스단자(13)에 접속된 출력단자(10)을 구비한 것을 특징으로 하는 마이크로파 발진기.
  2. 제1항에 있어서, 상기 소오스단자(13)에 제1의 캐패시터(14)의 일단부를 접속하고 상기 제1의 캐패시터(14)의 타단부에 상기 출력단자(10)을 접속한 것을 특징으로 하는 마이크로파 발진기.
  3. 제2항에 있어서, 상기 출력단자(10)에 종단을 고주파적으로 접지한 제2의 캐패시터(15)를 접속한것을 특징으로 하는 마이크로파 발진기.
  4. 제1항에 있어서, 제2의 인덕터(17)와 제3의 캐패시터(14)의 직렬접속회로의 일단부를 상기 FET(1)의 소오스단자(13)에 접속하고, 상기 직렬접속회로의 타단부에 종단을 접지한 제4의 캐패시터(16)를 접속하고, 상기 직렬회로의 타단부에 출력단자(10)을 접속한 것을 특징으로 하는 마이크로파 발진기.
  5. 제1항에 있어서, 상기 FET(1)의 소오스단자(13)와 접지간에 제5의 캐패시터(19)를 접속하고, 상기 소오스단자(13)에 상기 출력단자(10)을 접속한 것을 특징으로 하는 마이크로파 발진기.
  6. 제5항이 있어서, 제6의 캐패시터(20)의 일단부를 상기 FET(1)의 소오스단자(13)에 접속하고, 제6의 캐패시터(20)의 타단부에 상기 출력단자(10)을 접속한 것을 특징으로 하는 마이크로파 발진기.
  7. 제1항에 있어서, 상기 FET(1)의 소오스단자(13)에 저저항소자(8)의 타단부를 접속하고, 상기 저저항소자(8)의 타단부에 종단단락의 1/4 파장스트립선로(9)를 접속하는 동시에, 상기 저저항소자(8)의 타단부와 상기 FET(1)의 게이트단자(1l)와의 사이를 고저항소자(24)로 접속한 것을 특징으로 하는 마이크로파발진기.
  8. 제7항에 있어서, 종단개방 혹은 저항종단된 스트립선로(4)에 유전체공진기(5)를 전자기적으로 결합시켜서된 공진회로(26)의 상기 스트립선로(4)에 상기 FET(1)의 게이트단자(11)를 접속시켜서 발진회로를구성하는 동시에, 상기 공진회로(26)내에서는 상기 스트립선로(4)와 상기 스트립선로의 접지도체와는 직류적으로 개방상태로 설정한 것을 특징으로 하는 마이크로파 발진기.
  9. 제7항에 있어서, 상기 종단단락의 1/4 파장스트립선로(9)의 종단을 제1의 바이패스 캐패시터(38)를개재해서 접지단락함과 동시에, 상기 FET(1)의 드레인단자(12)에 접속되는 제1의 인덕터(2')의 종단을 제2의 바이패스 캐패시터(7)를 개재해서 접지단락한 것을 특징으로 하는 마이크로파 발진기.
  10. 제7항에 있어시, 상기 FET(1)의 게이트단자(11)와 상기 공진회로(4), (5)사이에 직류저지회로(22)를 착설한 것을 특징으로 하는 마이크로파 발진기.
  11. FET(1)와, 상기 FET(1)의 게이트단자(11)에 접속된 공진회로(4), (5)와, 상기 FET(1)의 소오스단자(13)에 일단부가 접속된 저저항소자(8)와, 일단부가 상기 저저항소자(8)에 접속되고 타단부가 고주파적으로 접지된 1/4 파단스트립선로(9)와, 상기 저저항소자(8)와 상기 1/4 파장스트립선로(9)의 접속점(A), (B)과 게이트단자(11)사이에 접속된 고저항소자(24)를 구비한 것을 특징으로 하는 마이크로파 발진기.
  12. 제11항에 있어서, 상기 FET(1)의 소오스단자(13)에 종단을 접지단락한 캐패시터(30)를 접속하고, 상기 FET(1)의 드레인단자(12)에 출력단자(37)을 접속한 것을 특징으로 하는 마이크로파 발진기.
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