JPH0738441A - Ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】 【目的】 可変積分回路の時定数を変更する。 【構成】 時定数のアップダウンを示すパルス信号を受
入れ、これをカウントし、カウントアップにより時定数
の変更信号を出力する。アップカウントの場合、各ビッ
トのフリップフロップ８０に対し、を入力信号のＬによ
り強制的に１にセットする。これによって、上位の２ビ
ット（制御ビット）のアップカウンタになる。そして、
この上位２ビットの出力によって、可変積分回路の時定
数を変更することで、時定数の変更を早く行える。一
方、入力信号がＨの場合、５ビットのダウンカウンタに
なる。そのため、可変積分回路の時定数をの変更を緩や
かに行える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、遅延回路に用いるＡ／
Ｄ変換器であって、内部の可変積分回路の時定数を変更
するものに関する。

【０００２】

【従来の技術】従来より、オーディオ機器のサラウンド
音は、再生音を所定時間遅延させたものを減衰させて重
畳させて生成している。そして、再生する際のモードと
して、スタジアムモードやチャーチモード等があり、そ
れぞれ異なった手法で遅延させた再生音を重畳させてい
る。

【０００３】このような用途に使用する遅延回路とし
て、図１２に示すようなものがある。この回路では、ア
ナログの再生信号をＡ／Ｄ変換器１０において、一旦デ
ジタルデータに変換し、これをメモリ１２に記憶する。
また、メモリ１２から読み出したデータをＤ／Ａ変換器
１４においてアナログデータに再度変換する。そして、
この回路においては、メモリ１２への書き込み時間と読
み出し時間との差が遅延時間となる。

【０００４】ここで、Ａ／Ｄ変換器１０としては、図１
３に示すようなものが用いられる。すなわち、このＡ／
Ｄ変換器１０は、加算器２０、量子化器２２、可変積分
回路２４および制御部２６からなり、アナログ信号が入
力される加算器２０に可変積分回路２４のアナログ出力
がフィードバックされている。量子化器２２は、入力さ
れてくる信号の電圧によってＨまたはＬ出力する比較器
２２ａと、この比較器２２ａの出力を所定のクロックに
従ってラッチするラッチ回路２２ｂからなり、入力信号
を１ビットのデジタル信号に変換する。可変積分回路２
４は、量子化器２２からの出力を積分し、入力信号に対
応するアナログ信号を得る。そして、可変積分回路２４
の出力は、加算器２０にフィードバックされるため、加
算器２０において両信号の差が採られ、変化のない入力
信号の場合、量子化器２２の出力は、Ｈ，Ｌを交互に繰
り返す信号になる。

【０００５】一方、制御部２６は、量子化器２２の出力
状態に応じて、可変積分回路２４における時定数を変更
する。すなわち、加算器２０の出力レベルが大きく、量
子化器２２の出力が「０」または「１」の一方に偏ると
きには可変積分回路２４の時定数を小さくし、加算器２
０の出力レベルが小さく量子化器２２の出力において
「０」「１」がバランスするときには可変積分回路２４
の時定数を大きくする。このような制御によって、無音
時において時定数を大きくして、高周波の雑音の発生を
抑制することができ、また入力信号が変化するときに時
定数を小さくして高音を十分に出力することができる。

【０００６】なお、Ｄ／Ａ変換器１４においては、メモ
リ１２からの読みだし信号に応じて、アナログ信号を復
元するが、この際にＡ／Ｄ変換器１０と同一の可変積分
回路を利用し、入力信号と同一のアナログ信号を得る。

【０００７】

【発明が解決しようとする課題】このように、従来の回
路においては、検出したレベルに応じて、可変積分回路
２４の時定数を一義的に決定していた。すなわち、音が
急激に大きくなるアタック時と、音が急激に小さくなる
リカバリー時とで時定数の変化の度合いは同一である。
このような信号処理が行われた信号を再生すると、聴感
上違和感が生じるという問題点があった。すなわち、時
定数の設定が大きすぎると、アタック時にはその初期に
おいて高域のカットが大きすぎるという問題があり、一
方時定数の設定が小さすぎると、リカバリー時に高域が
急にカットされるという問題があった。

【０００８】また、従来の装置では、時定数を変更する
際の制御幅は常に同一であり、入力信号が急激に大きく
変化する場合には、追従することができず、再生音の波
形における傾斜過負荷ひずみが大きくなるという問題点
があった。

【０００９】本発明は、上記問題点を解決することを課
題としてなされたものであり、アタック時およびリカバ
リー時の両方において好適な追従ができる可変積分回路
を有するＡ／Ｄ変換器を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明に係るＡ／Ｄ変換
器は、アナログ信号を量子化しパルス信号列の形態の信
号を出力する量子化回路と、この量子化回路の出力を任
意の時定数で積分する可変積分回路と、入力アナログ信
号と可変積分回路の出力を加算しその出力を上記量子化
回路に供給する加算回路と、入力信号の変化が大きくな
る方向にあるかまたは変化が小さくなる方向にあるかを
検出する変化方向検出手段と、変化方向が小さくなる方
向である場合に比べ、変化方向が大きくなる方向である
場合に、時定数の変更速度が大きくなるように制御する
時定数制御手段とを有することを特徴とする。

【００１１】また、上記時定数制御手段は、同一の変化
方向が継続する場合に、変更速度が順次大きくなるよう
に変更することを特徴とする。

【００１２】

【作用】このように、変化方向検出手段によって入力信
号の変化が大きくなる方向にあるか、または小さくなる
方向にあるかを検出する。そして、変化方向が小さくな
る方向である場合に比べ、変化方向が大きくなる方向で
ある場合に、時定数の変更速度が大きくなるように制御
する。すなわち、入力信号が変化のない状態から変化の
大きな状態に変化する場合には、速やかに時定数を変更
し、反対に入力信号が変化の大きな状態から変化の少な
い状態に変化した場合には、時定数を緩やかに変更す
る。これによって、本発明のＡ／Ｄ変換器を用いた遅延
回路によれば、アタック時には、時定数を速やかに変更
し、高音がカットされるのを防止でき、リカバリー時に
は、徐々に高音をカットして、聴感上の違和感を少なく
することができる。

【００１３】

【実施例】以下、本発明の実施例について、図面に基づ
いて説明する。図１は、実施例に係るＡ／Ｄ変換器の制
御部の構成を示すブロック図であり、ローパスフィルタ
３０、全波整流回路３２、積分回路３４からなってい
る。これによって、量子化回路２２の出力の高周波成分
を除去した後、そのレベルを検出する。

【００１４】本実施例では、このＡ／Ｄ変換器をデジタ
ル回路で構成している。図２にローパスフィルタ３０お
よび全波整流回路３２の部分の構成を示す。量子化回路
２２の出力であるパルス列の形態の信号は入力端子４０
から入力される。この入力端子４０からの入力信号はＤ
フリップフロップ４２のＤ入力端子に入力され、このＤ
フリップフロップ４２のＣＬ入力端子には所定のクロッ
クが入力される。また、Ｄフリップフロップ４２のＱ出
力はナンドゲート４４の１つの入力端に入力される。こ
のナンドゲート４４の他の入力端には、クロックがイン
バータ４６を介し入力される。これらＤフリップフロッ
プ４２、ナンドゲート４４およびインバータ４６が入力
信号のサンプリング回路４８を構成する。そして、ナン
ドゲート４４の出力は、反転してからカウンタ５０のＣ
Ｌ入力端子に入力され、サンプリング回路４８の出力が
このカウンタ５０でカウントされる。

【００１５】また、クロックはタイマー５２に入力さ
れ、このタイマー５２はクロックをカウントして、所定
時間経過時に出力信号を発生する。タイマー５２の出力
信号は、Ｄフリップフロップ５４のＤ入力端子に入力さ
れ、このＤフリップフロップ５４のＣＬ入力端子にはク
ロックが供給される。従って、Ｄフリップフロップ５４
にタイマー５２の出力が保持される。Ｄフリップフロッ
プ５４のＱ出力は、ナンドゲート５６の１つの入力端に
入力され、このナンドゲート５６の他の入力端には反転
されたクロックが入力される。そしてナンドゲート５６
の出力はカウンタ５０のリセット端子に供給される。従
って、タイマーのタイムアップによりカウンタ５０がリ
セットされる。また、タイマー５２の出力はＣＬ入力端
にクロックが供給されるＤフリップフロップ５８のＤ入
力端にも供給される。このため、このＤフリップフロッ
プ５８にもタイマー５２の出力が保持される。

【００１６】一方、カウンタ５０の出力はＤフリップフ
ロップ６０のＤ入力端に供給され、このＤフリップフロ
ップ６０のＣＬ入力端には、Ｄフリップフロップ５４の
Ｑ出力が供給される。このため、タイマー５２のタイム
アップ出力によってカウンタ５０の出力がＤフリップフ
ロップ６０にラッチされる。そして、Ｄフリップフロッ
プ５８、６０のＱ出力が時定数制御回路６２に供給され
る。

【００１７】次に、図２の回路の動作について説明す
る。入力端子４０に印加される量子化回路２２の出力で
あるパルス列形態の入力信号は、サンプリング回路４８
において、ＣＬ端子に印加されるクロック信号によって
サンプリングされる。なお、クロック信号は、入力信号
より十分に周波数の高い信号とする。一方、クロック信
号は、タイマー５２においてカウントされ、所定数のク
ロック信号をカウントすると（所定時間経過すると）、
出力端子の＋端子にＨレベル、−端子にＬレベルを出力
する。そして、Ｄフリップフロップ５４はタイムアップ
の後１クロックだけＨとなる信号を出力し、Ｄフリップ
フロップ５８は、タイムアップの後１クロックだけＬと
なる信号を出力する。

【００１８】タイマー５２で設定されている所定時間の
間、カウンター５０は、サンプリング回路４８からの出
力信号をカウントする。ここで、サンプリング回路４８
のＤフリップフロップ４２は、クロック信号の立上がり
で、入力信号を取り込む。そして、ナンドゲート４４は
クロック信号がＬで、Ｄフリップフロップ４２の出力が
Ｈの時にカウンタ５０にＨを供給する。従って、入力信
号のＨの時間に対応したカウント値がカウンタ５０に設
定される。すなわち、入力信号がＨレベルの部分を多く
含んでいる場合は、カウンタ５０によってカウントされ
る数が多くなり、Ｌレベルの部分を多く含んでいる場合
は、カウントされる数が少なくなる。また、カウンタ５
０のリセット端には、ナンドゲート５６の出力が供給さ
れる。そして、このナンドゲート５６は、タイマー５２
のタイムアップによる出力のＨがＤフリップフロップ５
４に取り込まれ、クロック信号がＬとなったときに、Ｈ
を出力する。従って、タイマー５２のタイムアップによ
って、カウンタ５０がリセットされる。

【００１９】一方、タイマー５０のタイムアップによる
ＨがＤフリップフロップ５４に取り込まれると、このＨ
がＤフリップフロップ６０のＣＬ端に供給され、Ｄフリ
ップフロップ６０はカウンタ５０の出力を取り込み、こ
れをＱ出力端に出力する。カウンタ５０は、例えば図３
に示すような４ビットの構成を有し、かつ出力を発生す
るためのデコーダ部を有する。図３の場合は、デコーダ
部として入力が３ビット目および４ビット目のＱ出力に
接続されたエクスクルーシブオアゲート７０を備える。
また、図４は、カウンタ５０の別の例を示すものであ
り、デコーダ部は、入力が２ビット目の反転Ｑ出力と３
ビット目の反転Ｑ出力と４ビット目のＱ出力とに接続さ
れた第１アンドゲート７２と、入力が２ビット目のＱ出
力と３ビット目のＱ出力と４ビット目の反転Ｑ出力とに
接続された第２アンドゲート７４と、第１及び第２アン
ドゲート７２及び７４の出力が印加されるエクスクルー
シブオアゲート２６とによって構成される。

【００２０】図３の場合、カウンタ５０のエクスクルー
シブオアゲート７０は、３ビット目および４ビット目の
Ｑ出力の内の一方のみがＨレベルの時にＨレベルの出力
を発生し、それ以外の時にＬレベルを発生する。その状
態を図５の出力１に示す。これによって、入力端子４０
に印加される入力信号（量子化回路２２の出力）がＨレ
ベルの成分が多い信号か、Ｌレベルの成分が多い信号で
あった場合に、Ｌレベルが発生され、ＨレベルとＬレベ
ルがほぼ等しい割合の信号であった場合にはＨレベルが
発生される。従って、入力信号の状態が変化したとき
に、カウンタ５０からＬレベルが出力される。また、図
４の場合、カウンタ５０の出力は図５の出力２のように
なる。このように、図４のカウンタ５０を利用した場合
の方がＨレベルが出力される範囲が狭くなっている。

【００２１】Ｄフリップフロップ６０によって保持され
るカウンタ５０の出力は、アップダウンデータとして、
時定数制御回路６２のデータとして印加される。すなわ
ち、時定数を小さくするアップデータはＬ、時定数を大
きくするダウンデータはＨとして時定数制御回路６２に
供給される。一方、Ｄフリップフロップ５８の出力は時
定数制御回路６２にクロックとして印加される。

【００２２】時定数制御回路６２の構成例を図６に示
す。時定数制御回路６２は、５ビットのカウンタ（Ｑ１
〜Ｑ５）を構成している。そして、下位３ビットが制御
信号に応じて動作又は不動作状態に切換えられるダミー
ビットを構成し、上位２ビットが常に動作する制御ビッ
トを構成する。時定数回路６２の出力信号は、可変積分
回路２４の時定数の制御に利用され、具体的には前記時
定数回路６２の出力信号によってコンデンサの充放電電
流を制御する。そして、ダミービットは、Ｄフリップフ
ロップ６０の出力がＬの時にその機能が殺される。そこ
で、このときに、時定数制御回路６２は、制御ビットの
みでアップカウントされる。一方、Ｄフリップフロップ
６０の出力がＨの時には、ダミービットも含めた５ビッ
トでダウンカウントされる。

【００２３】時定数制御回路６２の各ビットは、Ｄフリ
ップフロップ８０と、このＤフリップフロップ８０のＤ
入力端の入力側に接続されたエクスクルーシブオアゲー
ト８２とを有し、Ｄフリップフロップ８０のＱ出力は、
エクスクルーシブオアゲート８４およびアンドゲート８
６を介し出力される。また、エクスクルーシブオアゲー
ト８２の１つ入力端にはＤフリップフロップ８０のＱ出
力が入力され、エクスクルーシブオアゲート８４の１つ
の入力端には、Ｄフリップフロップ６０からの出力が入
力される。

【００２４】そして、ＬＳＢのエクスクルーシブオアゲ
ート８２およびアンドゲート８６の他の入力端は、電源
にプルアップされている。また、ＬＳＢ以外のビットの
エクスクルーシブオアゲート８２およびアンドゲート８
６の他の入力端には、前段のビット出力、すなわち前段
のビットのアンドゲート８６の出力が入力されている。
また、ダミービットのＤフリップフロップ８０のプリセ
ット端子（Ｌレベルの入力で「１」がプリセットされ
る）には、Ｄフリップフロップ６０の出力が入力され
る。このため、Ｄフリップフロップ６０の出力がＬレベ
ルの場合（時定数を小さい方向に変更する場合）、ダミ
ービットのＤフリップフロップ８０はすべてＨ、すなわ
ち「１」にセットされ、ダミービットの３ビット目のア
ンドゲート８６の出力もＨになる。さらに、各ビットの
エクスクルーシブオアゲート８４の１つの入力端には、
Ｌレベルの信号が供給される。従って、制御ビットにお
いては、フリップフロップ８０のＱ出力のＨがアンドゲ
ート８６およびエクスクルーシブオアゲート８２を介し
キャリーとして伝達する。そして、この状態で、制御ビ
ットのフリップフロップ８０にフリップフロップ５８の
出力がクロックとして供給されるため、制御ビットは通
常の２ビットのアップカウンタとして動作する。

【００２５】一方、Ｄフリップフロップ６０の出力がＨ
レベルの場合（時定数を大きい方向に変更する場合）、
プリセット動作は行われないため、フリップフロップ８
０は、すべて通常の動作を行う。そして、各ビットのエ
クスクルーシブオアゲート８４の１つの入力端には、Ｈ
レベルの信号が供給される。従って、すべてのビットに
おいて、フリップフロップ８０のＱ出力のＬがエクスク
ルーシブオアゲート８４のＨ、アンドゲート８６のＨ出
力を介し、Ｄフリップフロップ８０をＬとするキャリー
として伝達する。そして、この状態で、制御ビットのフ
リップフロップ８０にフリップフロップ５８の出力がク
ロックとして供給されるため、制御ビットは通常のダウ
ンカウンタとして動作する。

【００２６】ここで、カウントの状態を図７に示す。こ
のように、本実施例の時定数制御回路においては、アッ
プカウントの際に２ビットのカウンタとして動作し、ダ
ウンカウントの時に５ビットのカウンタとして動作す
る。このため、例えば無音状態から音声出力が大きくな
ったような場合（アタック時）には、２ビットのアップ
カウンタとして動作し、制御ビットの「１」「１」の出
力の際に、時定数を小さくする信号を出力する。一方、
音声出力が小さくなる場合（リカバリー時）には、５ビ
ットのダウンカウンタとして動作し、制御ビットの
「０」「０」の出力の際に時定数を大きくする信号を出
力する。このため、時定数の変化は、図８に示すよう
に、アタック時に早く、リカバリー時に緩やかに変化す
ることになる。

【００２７】さらに、図９に示したのは、４ビットのカ
ウンタ（Ｑ１〜Ｑ４）からなる時定数制御回路の他の構
成例である。この例ではＤフリップフロップ６０の出力
は、他のＤフリップフロップ９０に入力される。そし
て、この２つのＤフリップフロップ６０および９０のＱ
出力はエクスクルーシブオアゲート９２を介しさらに他
のＤフリップフロップ９４に入力される。そして、Ｄフ
リップフロップ６０、９０には同じクロックが入力さ
れ、Ｄフリップフロップ９４には、同じクロックが反転
されて供給される。Ｄフリップフロップ６０への入力信
号であるアップダウンを示す信号が、Ｈ→ＬまたはＬ→
Ｈのように変化した場合に２つのＤフリップフロップ６
０、９０の出力が異なり、エクスクルーシブオアゲート
９２の出力がＨとなり、これがＤフリップフロップ９４
にセットされる。従って、この回路によって、時定数制
御のためのアップ、ダウンカウントの変化（Ｄフリップ
フロップ６０の出力の変化）を検出することができる。

【００２８】そして、Ｄフリップフロップ９４の反転Ｑ
出力は反転してＤフリップフロップ９６、９８のリセッ
ト端子に供給される。このため、Ｄフリップフロップ９
６、９８は、Ｄフリップフロップの出力の状態が変化し
た場合にリセットされる。

【００２９】一方、制御ビットは図６の構成例とその構
成が同一であるが、ダミービットは２ビットであり、キ
ャリーを伝達するアンドゲート８６の出力経路にオアゲ
ート１００が挿入配置されている。そして、このオアゲ
ート１００の他の入力端には、上述したＤフリップフロ
ップ９６、９８のＱ出力がそれぞれ入力されている。従
って、Ｄフリップフロップ９６、９８の出力がＨレベル
であれば、オアゲート１００はアンドゲート８６の出力
の如何にかかわらずＨを出力する。従って、Ｄフリップ
フロップ９６、９８にＨをセットすることによって、２
ビットのダミービットを不動作にすることができる。

【００３０】Ｄフリップフロップ９６のＤ入力端子は、
Ｈにプルアップされており、Ｄフリップフロップ９８の
Ｄ入力端子には、Ｄフリップフロップ９６のＱ出力が入
力されている。また、Ｄフリップフロップ９６、９８の
クロック入力端子には、Ｄフリップフロップ８０と同一
のクロック信号が、インバータ１０２、ナンドゲート１
０４、インバータ１０６を介し供給される。そして、ナ
ンドゲート１０４の他の入力端には、制御ビットのＭＳ
Ｂのアンドゲート８６の出力が入力される。このため、
制御ビットのＭＳＢからのキャリーがＨであるときに、
ナンドゲート１０４は、Ｌを出力し、Ｄフリップフロッ
プにクロックを供給することができる。従って、制御ビ
ットのＭＳＢからキャリーが出たときにＤフリップフロ
ップ９６、９８はデータを取り込む。

【００３１】このようにして、カウンタがアップカウン
タとして機能しているときに、制御ビットが「１」
「１」からオーバーフローした時に、Ｄフリップフロッ
プ９６、９８が順次セットされる。そして、これによっ
て、ダミービットが１つずつ減少する。従って、この回
路によって、アップカウントが続いた時にダミービット
が順次減少する。一方、カウンタがダウンカウンタとし
て機能しているときに、制御ビットが「０」「０」から
オーバーフローした時に、Ｄフリップフロップ９６、９
８のセットが順次解除される。そして、これによって、
ダミービットが１つずつ増加する。従って、この回路に
よって、ダウンカウントが続いた時にダミービットが順
次増加する。

【００３２】このカウントの状態を図１０に示す。そこ
で、アタック時およびリカバリー時の時定数の変化は、
図１１に示すように、徐々に応答が早くなる。従って、
同一の状態が続く時に応答を徐々に早くすることがで
き、聴感に対する違和感を少なくすることができる。

【００３３】

【発明の効果】以上説明したように、本発明に係るＡ／
Ｄ変換器によれば、可変積分回路の時定数を入力信号が
変化のない状態から変化の大きな状態に変化する場合に
は、速やかに変更し、反対に入力信号が変化の大きな状
態から変化の少ない状態に変化した場合には緩やかに変
更する。これによって、本発明のＡ／Ｄ変換器を用いた
遅延回路によれば、アタック時には、時定数を速やかに
変更し、高音がカットされるのを防止でき、リカバリー
時には、徐々に高音をカットして、聴感上の違和感を最
低限に抑制することができる。さらに、同一の状態が続
く時に、時定数の応答を徐々に早くすることにより、聴
感に対する違和感をより少なくすることができる。

【図面の簡単な説明】

【図１】制御部全体の構成を示すブロック図である。

【図２】制御部のＬＰＦおよび全波整流部の構成を示す
ブロック図である。

【図３】カウンタ５０の構成の一例を示すブロック図で
ある。

【図４】カウンタ５０の構成の他の例を示すブロック図
である。

【図５】カウンタ５０のカウント状態を示す説明図であ
る。

【図６】時定数制御回路の一例の構成を示すブロック図
である。

【図７】時定数制御回路内のフリップフロップの状態を
示す説明図である。

【図８】時定数の変化状態を示す説明図である。

【図９】時定数制御回路の他の一例の構成を示すブロッ
ク図である。

【図１０】時定数制御回路内のフリップフロップの状態
を示す説明図である。

【図１１】時定数の変化状態を示す説明図である。

【図１２】遅延回路の概略構成を示すブロック図であ
る。

【図１３】Ａ／Ｄ変換器の構成例を示すブロック図であ
る。

【符号の説明】

３０ ＬＰＦ ３２ 全波整流回路 ３４ 可変積分回路 ６２ 時定数制御回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 アナログ信号を量子化しパルス信号列の
   形態の信号を出力する量子化回路と、 この量子化回路の出力を任意の時定数で積分する可変積
   分回路と、 入力アナログ信号と可変積分回路の出力を加算し、その
   出力を上記量子化回路に供給する加算回路と、 入力信号の変化が大きくなる方向にあるか、または変化
   が小さくなる方向にあるかを検出する変化方向検出手段
   と、 変化方向が小さくなる方向である場合に比べ、変化方向
   が大きくなる方向である場合に、時定数の変更速度が大
   きくなるように制御する時定数制御手段と、 を有することを特徴とするＡ／Ｄ変換器。
2. 【請求項２】 請求項１記載のＡ／Ｄ変換器において、 上記時定数制御手段は、同一の変化方向が継続する場合
   に、変更速度が順次大きくなるように変更することを特
   徴とするＡ／Ｄ変換器。