JPH0738416A - 複合論理回路 - Google Patents
複合論理回路Info
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- JPH0738416A JPH0738416A JP5180226A JP18022693A JPH0738416A JP H0738416 A JPH0738416 A JP H0738416A JP 5180226 A JP5180226 A JP 5180226A JP 18022693 A JP18022693 A JP 18022693A JP H0738416 A JPH0738416 A JP H0738416A
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Abstract
(57)【要約】
【目的】 クリティカルパスゲート段数ならびに回路規
模を増加させる事なく、高速かつ低電源電圧に適する複
合論理回路を実現する。 【構成】 電流源Ｉ100に複数個のMOSトランジスタ差動
対M01、M11を接続し、第1の電源から定電流源Ｉ100に流
れる電流の経路を複数個のMOSトランジスタ差動対M01、
M11の中の一つにし、複雑な複合論理回路機能を1個の電
流源Ｉ100に接続する。クリティカルパスゲート段数な
らびに回路規模を増加させる事なく、複合論理回路を実
現できる。また、並列に接続されたMOSトランジスタ差
動対M01、M11の数を増やす事で論理回路の複雑さを実現
できるため、縦づみMOSトランジスタの数を増加させ
ず、低電源電圧化が可能である。
模を増加させる事なく、高速かつ低電源電圧に適する複
合論理回路を実現する。 【構成】 電流源Ｉ100に複数個のMOSトランジスタ差動
対M01、M11を接続し、第1の電源から定電流源Ｉ100に流
れる電流の経路を複数個のMOSトランジスタ差動対M01、
M11の中の一つにし、複雑な複合論理回路機能を1個の電
流源Ｉ100に接続する。クリティカルパスゲート段数な
らびに回路規模を増加させる事なく、複合論理回路を実
現できる。また、並列に接続されたMOSトランジスタ差
動対M01、M11の数を増やす事で論理回路の複雑さを実現
できるため、縦づみMOSトランジスタの数を増加させ
ず、低電源電圧化が可能である。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロプロセッサや
ディジタル信号処理LSIにおいて用いられる論理回路に
おいて、特に低電源電圧で高速動作できる複合論理回路
に関する。
ディジタル信号処理LSIにおいて用いられる論理回路に
おいて、特に低電源電圧で高速動作できる複合論理回路
に関する。
【０００２】
【従来の技術】図3は特願平4-27034に記載の従来のディ
ジタル回路の1例を示す回路図である。本回路は論理和
／非論理和（OR/NOR）回路である。
ジタル回路の1例を示す回路図である。本回路は論理和
／非論理和（OR/NOR）回路である。
【０００３】R91およびR92は負荷抵抗で、M11、M11B、M
12、M12BはnMOSトランジスタ、I300は定電流源である。
11と11B、および12と12Bには互いに反転した信号を入力
する。
12、M12BはnMOSトランジスタ、I300は定電流源である。
11と11B、および12と12Bには互いに反転した信号を入力
する。
【０００４】例えば11に信号Aを、11Bにはその反転信号
A'を、12にはBを12BにはB'を入力する。AおよびBの値に
よって導通状態になるトランジスタが下記のようになり
出力信号端子91およびム92にNOR信号およびOR信号がそれ
ぞれ出力される。
A'を、12にはBを12BにはB'を入力する。AおよびBの値に
よって導通状態になるトランジスタが下記のようになり
出力信号端子91およびム92にNOR信号およびOR信号がそれ
ぞれ出力される。
【０００５】A=Low、B=Low、トランジスタM11B、M12Bが
導通状態の場合、 出力91=High、出力92=Low A=High、B=High、トランジスタM11、M12が導通状態の場
合、 出力91=Low、出力92=High A=High、B=Low、トランジスタM11、M12Bが導通状態の場
合、 出力91=Low、出力92=High A=Low、B=High、トランジスタM11B、M12が導通状態の場
合、 出力91=Low、出力92=High 本回路を使用して複数入力信号から1信号を選択する回
路や複数入力信号をデコードする回路、等の論理回路を
構成できることが開示されている。
導通状態の場合、 出力91=High、出力92=Low A=High、B=High、トランジスタM11、M12が導通状態の場
合、 出力91=Low、出力92=High A=High、B=Low、トランジスタM11、M12Bが導通状態の場
合、 出力91=Low、出力92=High A=Low、B=High、トランジスタM11B、M12が導通状態の場
合、 出力91=Low、出力92=High 本回路を使用して複数入力信号から1信号を選択する回
路や複数入力信号をデコードする回路、等の論理回路を
構成できることが開示されている。
【０００６】図4は複数入力信号から1信号を選択する、
従来技術における回路の論理図である。501から50NのN
入力信号の中から601から60Nの信号が指定した入力信号
を出力する。601から60NのN本の信号は同時には1信号だ
けしかHighレベルにならず、他はLowレベルである。
従来技術における回路の論理図である。501から50NのN
入力信号の中から601から60Nの信号が指定した入力信号
を出力する。601から60NのN本の信号は同時には1信号だ
けしかHighレベルにならず、他はLowレベルである。
【０００７】Highレベルになった601から60Nの中の1信
号と同一NANDゲートに入力される501から50Nの中の1信
号が選択して702に出力される。
号と同一NANDゲートに入力される501から50Nの中の1信
号が選択して702に出力される。
【０００８】図5は複数入力信号をデコードする、従来
技術における回路の論理図である。
技術における回路の論理図である。
【０００９】101と101B、102と102Bは互いに反転した信
号を入力する。801、802、803、804はデコードされた信
号を出力する信号線である。NANDゲQートに入力されて
いる2本の信号線の値が両方Highレベルの時に、そのNAN
Dゲートの出力信号がLowになる。
号を入力する。801、802、803、804はデコードされた信
号を出力する信号線である。NANDゲQートに入力されて
いる2本の信号線の値が両方Highレベルの時に、そのNAN
Dゲートの出力信号がLowになる。
【００１０】
【発明が解決しようとする課題】従来の複合論理回路を
用いたＬＳＩでは、回路規模が大きく、クリティカルパ
スゲート段数が多く、縦づみMOSトランジスタ数が多
く、又低電源電圧化が図れないという課題がある。
用いたＬＳＩでは、回路規模が大きく、クリティカルパ
スゲート段数が多く、縦づみMOSトランジスタ数が多
く、又低電源電圧化が図れないという課題がある。
【００１１】例えば、図4の4入力選択回路の場合、14個
の抵抗と、35個のMOSトランジスタ、7個の定電流源、3
段のクリティカルパスゲート段数になる。もし、クリテ
ィカルパスゲート段数を2段にするために図4の2段目の4
入力NANDゲートを1ゲートで実現しようとすると、縦づ
みMOSトランジスタ数が4個になり低電源電圧化が図れな
い。
の抵抗と、35個のMOSトランジスタ、7個の定電流源、3
段のクリティカルパスゲート段数になる。もし、クリテ
ィカルパスゲート段数を2段にするために図4の2段目の4
入力NANDゲートを1ゲートで実現しようとすると、縦づ
みMOSトランジスタ数が4個になり低電源電圧化が図れな
い。
【００１２】また、図5のデコード回路の場合、8個の抵
抗と、16個のMOSトランジスタ、4個の定電流源が必要に
なる。
抗と、16個のMOSトランジスタ、4個の定電流源が必要に
なる。
【００１３】本発明の目的は、このような従来の欠点を
除去した高速かつ低電源電圧に適する複合論理回路を提
供する事にある。
除去した高速かつ低電源電圧に適する複合論理回路を提
供する事にある。
【００１４】
【課題を解決するための手段】係る課題を解決するため
の手段の要旨とするところは、以下の２項に存する。 ［１］ 複数の論理回路ユニットと、一端が接地された
単一の定電流（I100）とから成り、各前記論理回路ユニ
ットは、ソースを共通とする第１及び第２のMOSトラン
ジスタ（M01,M11）から成るMOSトランジスタ差動対と、
ドレインが該共通ソースに接続され、又ソースが該定電
流源の他端に接続された第３のMOSトランジスタ（M61）
とから成り、それぞれのMOSトランジスタ差動対（M01,M
11）における第１のMOSトランジスタ（M01）のドレイン
は第１の負荷回路（R71）の一端に共通に接続され、該
第１の負荷回路（R71）の他端は第１の電源に接続さ
れ、それぞれの該差動MOSトランジスタ差動対（M01,M1
1）における第２のMOSトランジスタ（M11）のドレイン
は第２の負荷回路（R72）の一端に共通に接続され、第
２の負荷回路（R72）の他端は前記第１の電源に接続さ
れたことを特徴とする複合論理回路。
の手段の要旨とするところは、以下の２項に存する。 ［１］ 複数の論理回路ユニットと、一端が接地された
単一の定電流（I100）とから成り、各前記論理回路ユニ
ットは、ソースを共通とする第１及び第２のMOSトラン
ジスタ（M01,M11）から成るMOSトランジスタ差動対と、
ドレインが該共通ソースに接続され、又ソースが該定電
流源の他端に接続された第３のMOSトランジスタ（M61）
とから成り、それぞれのMOSトランジスタ差動対（M01,M
11）における第１のMOSトランジスタ（M01）のドレイン
は第１の負荷回路（R71）の一端に共通に接続され、該
第１の負荷回路（R71）の他端は第１の電源に接続さ
れ、それぞれの該差動MOSトランジスタ差動対（M01,M1
1）における第２のMOSトランジスタ（M11）のドレイン
は第２の負荷回路（R72）の一端に共通に接続され、第
２の負荷回路（R72）の他端は前記第１の電源に接続さ
れたことを特徴とする複合論理回路。
【００１５】［２］ 複数の前記論理回路ユニット（M1
01,M102,M103）と、一端が接地された単一の定電流源
（I200）とから成る請求項１記載の複合論理回路におい
て、それぞれのMOSトランジスタ差動対（M101,M102）の
第１のMOSトランジスタのゲートを第１の入力端子（10
1）に共通に接続し、更に前記第２のMOSトランジスタ
（M102）のゲートを共通に第２の入力端子（101B）に接
続し、第２の入力端子（101B）には第１の入力端子（10
1）への入力信号の反転信号を印加することを特徴とす
る複合論理回路。
01,M102,M103）と、一端が接地された単一の定電流源
（I200）とから成る請求項１記載の複合論理回路におい
て、それぞれのMOSトランジスタ差動対（M101,M102）の
第１のMOSトランジスタのゲートを第１の入力端子（10
1）に共通に接続し、更に前記第２のMOSトランジスタ
（M102）のゲートを共通に第２の入力端子（101B）に接
続し、第２の入力端子（101B）には第１の入力端子（10
1）への入力信号の反転信号を印加することを特徴とす
る複合論理回路。
【００１６】
【作用】電流源に複数個のMOSトランジスタ差動対を接
続し、第1の電源から定電流源に流れる電流の経路を複
数個のMOSトランジスタ差動対の中の一つにすること
で、複雑な複合論理回路機能を1個の電流源に接続され
た回路で実現できる。
続し、第1の電源から定電流源に流れる電流の経路を複
数個のMOSトランジスタ差動対の中の一つにすること
で、複雑な複合論理回路機能を1個の電流源に接続され
た回路で実現できる。
【００１７】この結果、クリティカルパスゲート段数な
らびに回路規模を増加させる事なく、複合論理回路を実
現できる。論理回路の複雑さを並列に接続されたMOSト
ランジスタ差動対の数を増やす事で実現できるため、第
1の電源と第2の電源の間の縦づみMOSトランジスタの数
を増加させず、低電源電圧化が可能である。
らびに回路規模を増加させる事なく、複合論理回路を実
現できる。論理回路の複雑さを並列に接続されたMOSト
ランジスタ差動対の数を増やす事で実現できるため、第
1の電源と第2の電源の間の縦づみMOSトランジスタの数
を増加させず、低電源電圧化が可能である。
【００１８】
【実施例】図1と図2を参照して本発明の実施例について
説明する。
説明する。
【００１９】図1は本発明の第１の実施例を示す回路図
ある。N入力信号501、511、502、522，…，50N、5NNを
増幅するMOSトランジスタ差動対M01、M11、M02、M22，
…，M0N、MNNと各MOSトランジスタ差動対への電流供給
の有無を選択するMOSトランジスタM61、M62，…，M6Nを
搭載し、増幅すべき入力信号を制御信号601、602，…，
60NによりMOSトランジスタを選ぶ事で選択する。
ある。N入力信号501、511、502、522，…，50N、5NNを
増幅するMOSトランジスタ差動対M01、M11、M02、M22，
…，M0N、MNNと各MOSトランジスタ差動対への電流供給
の有無を選択するMOSトランジスタM61、M62，…，M6Nを
搭載し、増幅すべき入力信号を制御信号601、602，…，
60NによりMOSトランジスタを選ぶ事で選択する。
【００２０】I100は定電流源である。定電流源はMOSト
ランジスタ、バイポーラトランジスタ、MOSトランジス
タと抵抗素子、バイポーラトランジスタと抵抗素子、等
で構成する。R71およびR72は負荷回路で、拡散層や多結
晶シリコン、MOSトランジスタ、等で実現する。
ランジスタ、バイポーラトランジスタ、MOSトランジス
タと抵抗素子、バイポーラトランジスタと抵抗素子、等
で構成する。R71およびR72は負荷回路で、拡散層や多結
晶シリコン、MOSトランジスタ、等で実現する。
【００２１】以下、動作を説明する。
【００２２】互いに反転した信号を入力するN組の信号
線501と511、502と522，…，50Nと5NNはN組のMOSトラン
ジスタ差動対のゲート電極に接続されている。N個の制
御信号はN本の信号線601、602，…，60Nを通してN個の
選択MOSトランジスタM61、M62，…，M6Nのゲート電極に
入力され、N組の信号線501と511，…，50Nと5NNのどれ
か一つを増幅するように、差動対に電流を流す。
線501と511、502と522，…，50Nと5NNはN組のMOSトラン
ジスタ差動対のゲート電極に接続されている。N個の制
御信号はN本の信号線601、602，…，60Nを通してN個の
選択MOSトランジスタM61、M62，…，M6Nのゲート電極に
入力され、N組の信号線501と511，…，50Nと5NNのどれ
か一つを増幅するように、差動対に電流を流す。
【００２３】その結果、差動対を流れる電流は負荷回路
R71またはR72のどちらか一方において、電圧降下を生じ
させ出力Lowレベル信号を、出力信号線701または702に
出力し、電圧降下を生じなかった負荷回路は出力信号線
702または701にHighレベル信号を出力する。図3の従来
回路により図4に示したN入力１出力選択回路を構成する
と、２（２ｌｏｇ２Ｎ＋１−１）個の抵抗と５（２ｌｏ
ｇ２Ｎ＋１−１）個のMOSトランジスタを必要とする。
また、クリティカルパスゲート段数はlog２N＋１段であ
る。これに対して、本発明によれば、同一機能を２個の
抵抗と３Ｎ＋１個のMOSトランジスタで実現できる。ま
た、ゲート段数は１段である。
R71またはR72のどちらか一方において、電圧降下を生じ
させ出力Lowレベル信号を、出力信号線701または702に
出力し、電圧降下を生じなかった負荷回路は出力信号線
702または701にHighレベル信号を出力する。図3の従来
回路により図4に示したN入力１出力選択回路を構成する
と、２（２ｌｏｇ２Ｎ＋１−１）個の抵抗と５（２ｌｏ
ｇ２Ｎ＋１−１）個のMOSトランジスタを必要とする。
また、クリティカルパスゲート段数はlog２N＋１段であ
る。これに対して、本発明によれば、同一機能を２個の
抵抗と３Ｎ＋１個のMOSトランジスタで実現できる。ま
た、ゲート段数は１段である。
【００２４】例えば、４入力１出力選択回路の場合、従
来例は、14個の抵抗と、35個のMOSトランジスタ、３段
のゲート段数で構成できる。本発明は、２個の抵抗と、
13個のMOSトランジスタ、１段のゲート段数で実現でき
る。
来例は、14個の抵抗と、35個のMOSトランジスタ、３段
のゲート段数で構成できる。本発明は、２個の抵抗と、
13個のMOSトランジスタ、１段のゲート段数で実現でき
る。
【００２５】図2は本発明の第2の実施例を示す回路図で
ある。入力信号101とその反転信号101Bをゲート電極に
入力し電流経路を選択する2組のMOSトランジスタ差動対
M101とM102、M104とM105と、入力信号102とその反転信
号102Bをゲート電極に入力し前記2組のMOSトランジスタ
差動対への電流供給の有無を選択するMOSトランジスタM
103とM104から構成される。
ある。入力信号101とその反転信号101Bをゲート電極に
入力し電流経路を選択する2組のMOSトランジスタ差動対
M101とM102、M104とM105と、入力信号102とその反転信
号102Bをゲート電極に入力し前記2組のMOSトランジスタ
差動対への電流供給の有無を選択するMOSトランジスタM
103とM104から構成される。
【００２６】I200は定電流源である。定電流源はMOSト
ランジスタ、バイポーラトランジスタ、MOSトランジス
タと抵抗素子、バイポーラトランジスタと抵抗素子、等
で構成する。R81、R82、R83、R84は負荷回路で、拡散層
や多結晶シリコン、MOSトランジスタ、等で実現する。
以下、動作を説明する。
ランジスタ、バイポーラトランジスタ、MOSトランジス
タと抵抗素子、バイポーラトランジスタと抵抗素子、等
で構成する。R81、R82、R83、R84は負荷回路で、拡散層
や多結晶シリコン、MOSトランジスタ、等で実現する。
以下、動作を説明する。
【００２７】互いに反転した信号を入力する信号線102
と102Bは、2組のMOSトランジスタ差動対M101とM102、M1
04とM105への電流の供給を制御し、さらに入力信号線10
1と101Bは負荷回路R81かR82、またはR83かR84のどちら
に電流を供給するかを制御する。101と101B、102と102B
はそれぞれ互いに反転信号が入力されるので、電流が流
れる負荷回路は、R81、R82、R83、R84のどれか一つにな
り、結果的に出力信号線801、802、803、804のどれか一
つがLowレベル信号に、後の3つはHighレベル信号にな
る。
と102Bは、2組のMOSトランジスタ差動対M101とM102、M1
04とM105への電流の供給を制御し、さらに入力信号線10
1と101Bは負荷回路R81かR82、またはR83かR84のどちら
に電流を供給するかを制御する。101と101B、102と102B
はそれぞれ互いに反転信号が入力されるので、電流が流
れる負荷回路は、R81、R82、R83、R84のどれか一つにな
り、結果的に出力信号線801、802、803、804のどれか一
つがLowレベル信号に、後の3つはHighレベル信号にな
る。
【００２８】図3の従来回路により図5に示した2ビット
デコーダ回路を構成すると、16個のMOSトランジスタと4
個の電流源と8個の抵抗を必要とする。これに対して、
本発明によれば、同一機能を6個のMOSトランジスタと1
個の電流源と4個の抵抗で実現できる。
デコーダ回路を構成すると、16個のMOSトランジスタと4
個の電流源と8個の抵抗を必要とする。これに対して、
本発明によれば、同一機能を6個のMOSトランジスタと1
個の電流源と4個の抵抗で実現できる。
【００２９】
【効果】以上説明したように、本発明においては、電流
源に複数個のMOSトランジスタ差動対を接続し、第1の電
源から定電流源に流れる電流の経路を複数個のMOSトラ
ンジスタ差動対の中の一つにすることで、複雑な複合論
理回路機能を1個の電流源に接続された回路で実現でき
る。この結果、クリティカルパスゲート段数ならびに回
路規模を増加させる事なく、複合論理回路を実現でき
る。
源に複数個のMOSトランジスタ差動対を接続し、第1の電
源から定電流源に流れる電流の経路を複数個のMOSトラ
ンジスタ差動対の中の一つにすることで、複雑な複合論
理回路機能を1個の電流源に接続された回路で実現でき
る。この結果、クリティカルパスゲート段数ならびに回
路規模を増加させる事なく、複合論理回路を実現でき
る。
【００３０】例えば、4入力1出力選択回路の場合、従来
は14個の抵抗と35個のMOSトランジスタと3段のクリティ
カルパスゲート段数だったものを、本発明では、2個の
抵抗と、13個のMOSトランジスタと1段のクリティカルパ
スゲート段数にできる。これは、素子数を30%に削減
し、動作速度を3倍高速化できることを示している。ま
た、本発明は、複雑さを並列に接続されたMOSトランジ
スタ差動対の数を増やす事で実現できるため、第1の電
源と第2の電源の間の縦づみMOSトランジスタの数を増加
させず、低電源電圧化が可能である。
は14個の抵抗と35個のMOSトランジスタと3段のクリティ
カルパスゲート段数だったものを、本発明では、2個の
抵抗と、13個のMOSトランジスタと1段のクリティカルパ
スゲート段数にできる。これは、素子数を30%に削減
し、動作速度を3倍高速化できることを示している。ま
た、本発明は、複雑さを並列に接続されたMOSトランジ
スタ差動対の数を増やす事で実現できるため、第1の電
源と第2の電源の間の縦づみMOSトランジスタの数を増加
させず、低電源電圧化が可能である。
【００３１】例えば、従来の4入力NANDゲートを用いた4
入力1出力選択回路では、縦づみMOSトランジスタが4個
になり低電源電圧動作に適さないが、本発明では2個のM
OSトランジスタですみ、低電源電圧動作が可能である。
入力1出力選択回路では、縦づみMOSトランジスタが4個
になり低電源電圧動作に適さないが、本発明では2個のM
OSトランジスタですみ、低電源電圧動作が可能である。
【図１】本発明の第１の実施例を示した回路図である。
【図２】本発明の第２の実施例を示した回路図である。
【図３】特願平4-27034に記載の従来のディジタル回路
の一例を示す回路図である。
の一例を示す回路図である。
【図４】従来技術における複数入力信号から1信号を選
択する回路の論理回路図である。
択する回路の論理回路図である。
【図５】従来技術における複数入力信号をデコードする
回路の論理回路図である。
回路の論理回路図である。
I100、I200、I300・・・定電流源 M01, M11, M02, M22, M0N, MNN, M61 M62, M6N, M101, M102, M103, M104 M105, M106, M11, M11B, M12, M12B・・・nMOSトランジス
タ R71, R72, R81, R82, R83, R84, R91, R92・・・負荷回路
タ R71, R72, R81, R82, R83, R84, R91, R92・・・負荷回路
Claims (2)
- 【請求項１】 複数の論理回路ユニットと、一端が接地
された単一の定電流源とから成り、 各前記論理回路ユニットは、ソースを共通とする第１及
び第２のMOSトランジスタから成るMOSトランジスタ差動
対と、ドレインが該共通ソースに接続され、又ソースが
該定電流源の他端に接続された第３のMOSトランジスタ
とから成り、 それぞれの前記MOSトランジスタ差動対における前記第
１のMOSトランジスタのドレインは第１の負荷回路の一
端に共通に接続され、 該第１の負荷回路の他端は第１の電源に接続され、 それぞれの該差動MOSトランジスタ差動対における第２
のMOSトランジスタのドレインは第２の負荷回路の一端
に共通に接続され、 該第２の負荷回路の他端は前記第１の電源に接続された
ことを特徴とする複合論理回路。 - 【請求項２】 それぞれの前記MOSトランジスタ差動対
の前記第１のMOSトランジスタのゲートを第１の入力端
子に共通に接続し、更に前記第２のMOSトランジスタの
ゲートを共通に第２の入力端子に接続し、 前記第２の入力端子には、前記第１の入力端子へ入力さ
れる信号の反転信号を印加することを特徴とする請求項
１記載の複合論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5180226A JPH0738416A (ja) | 1993-07-21 | 1993-07-21 | 複合論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5180226A JPH0738416A (ja) | 1993-07-21 | 1993-07-21 | 複合論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738416A true JPH0738416A (ja) | 1995-02-07 |
Family
ID=16079593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5180226A Pending JPH0738416A (ja) | 1993-07-21 | 1993-07-21 | 複合論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738416A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100725994B1 (ko) * | 2005-09-06 | 2007-06-08 | 삼성전자주식회사 | 저전력 멀티-레벨 펄스 진폭 변조 드라이버 및 상기드라이버를 포함하는 반도체 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55118229A (en) * | 1979-03-06 | 1980-09-11 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Multiplexer circuit |
-
1993
- 1993-07-21 JP JP5180226A patent/JPH0738416A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55118229A (en) * | 1979-03-06 | 1980-09-11 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Multiplexer circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100725994B1 (ko) * | 2005-09-06 | 2007-06-08 | 삼성전자주식회사 | 저전력 멀티-레벨 펄스 진폭 변조 드라이버 및 상기드라이버를 포함하는 반도체 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960618 |