JPH0738403A - ラインドライバ‐スイッチング段 - Google Patents
ラインドライバ‐スイッチング段Info
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- JPH0738403A JPH0738403A JP6165924A JP16592494A JPH0738403A JP H0738403 A JPH0738403 A JP H0738403A JP 6165924 A JP6165924 A JP 6165924A JP 16592494 A JP16592494 A JP 16592494A JP H0738403 A JPH0738403 A JP H0738403A
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- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01806—Interface arrangements
- H03K19/01812—Interface arrangements with at least one differential stage
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Abstract
(57)【要約】
【目的】 損失電力の小さい電流スイッチ技術でのライ
ンドライバ‐スイッチング段を提供する。 【構成】 差動増幅器が第１および第２の差動増幅器枝
路を有し、第１の差動増幅器枝路が抵抗４を含んでお
り、抵抗４の第１の端子が基準電位ＶＣＣに対する端子
であり、抵抗４の第２の端子がエミッタホロワトランジ
スタ６のベース‐エミッタ区間を介してラインドライバ
‐スイッチング段の出力端子８と接続されているライン
ドライバ‐スイッチング段において、第２の差動増幅器
枝路が飽和防止要素５の第１の端子と接続されており、
飽和防止要素５の第２の端子が出力端子８と接続されて
おり、飽和防止要素５の第２の端子がバイポーラトラン
ジスタ７のベース‐エミッタ区間を介して供給電位Ｖ２
に対する端子と接続されており、バイポーラトランジス
タ７のコレクタがエミッタホロワトランジスタ６のエミ
ッタと接続されている。
ンドライバ‐スイッチング段を提供する。 【構成】 差動増幅器が第１および第２の差動増幅器枝
路を有し、第１の差動増幅器枝路が抵抗４を含んでお
り、抵抗４の第１の端子が基準電位ＶＣＣに対する端子
であり、抵抗４の第２の端子がエミッタホロワトランジ
スタ６のベース‐エミッタ区間を介してラインドライバ
‐スイッチング段の出力端子８と接続されているライン
ドライバ‐スイッチング段において、第２の差動増幅器
枝路が飽和防止要素５の第１の端子と接続されており、
飽和防止要素５の第２の端子が出力端子８と接続されて
おり、飽和防止要素５の第２の端子がバイポーラトラン
ジスタ７のベース‐エミッタ区間を介して供給電位Ｖ２
に対する端子と接続されており、バイポーラトランジス
タ７のコレクタがエミッタホロワトランジスタ６のエミ
ッタと接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、 （ａ）差動増幅器が第１および第２の差動増幅器分岐を
有し、 （ｂ）第１の差動増幅器分岐が抵抗を含んでおり、 （ｃ）抵抗の第１の端子が基準電位に対する端子であ
り、 （ｄ）抵抗の第２の端子がエミッタホロワトランジスタ
のベース‐エミッタ区間を介してラインドライバ‐スイ
ッチング段の出力端子と接続されているスイッチング段
に関する。
有し、 （ｂ）第１の差動増幅器分岐が抵抗を含んでおり、 （ｃ）抵抗の第１の端子が基準電位に対する端子であ
り、 （ｄ）抵抗の第２の端子がエミッタホロワトランジスタ
のベース‐エミッタ区間を介してラインドライバ‐スイ
ッチング段の出力端子と接続されているスイッチング段
に関する。
【０００２】
【従来の技術】このようなスイッチング段は文献ジョー
ジ・アール・ワトソン（George R.Watson ）著「バイポ
ーラＶＬＳＩにおける進歩（Advances in Bipolar VLS
I) 」米国電気電子学会論文集、第７８巻、第１１号、
第１７０６〜１７１９頁に記載されている。一般にスイ
ッチング段の出力端はプリント配線板の上に配置されて
いる線路と接続されている。線路の特性インピ−ダンス
は標準的に５０Ωである。線路は特性インピ−ダンスに
より終端されている。
ジ・アール・ワトソン（George R.Watson ）著「バイポ
ーラＶＬＳＩにおける進歩（Advances in Bipolar VLS
I) 」米国電気電子学会論文集、第７８巻、第１１号、
第１７０６〜１７１９頁に記載されている。一般にスイ
ッチング段の出力端はプリント配線板の上に配置されて
いる線路と接続されている。線路の特性インピ−ダンス
は標準的に５０Ωである。線路は特性インピ−ダンスに
より終端されている。
【０００３】線路を０Ｖの基準電位に対して一般に−
０．９Ｖに位置するＨレベルに保つため、２２ｍＡの定
常電流がエミッタホロワトランジスタ、線路および終端
抵抗を経て流れる。この電流はエミッタホロワトランジ
スタの有限な電流増幅率の顧慮のもとに差動増幅器分岐
中の負荷抵抗に対する最大値（２００Ω）を定める。一
般に−１．７Ｖに位置するＬレベルでは差動増幅器のス
イッチング電流は負荷抵抗を通って流れ、従ってその両
端に０．８Ｖのレベルスパンが生ずる。こうして負荷抵
抗の最大値の顧慮のもとにスイッチング電流に対する４
ｍＡの最小値が決定される。スイッチング電流およびエ
ミッタホロワを通って流れる電流は比較的大きい損失電
力を生ずる。
０．９Ｖに位置するＨレベルに保つため、２２ｍＡの定
常電流がエミッタホロワトランジスタ、線路および終端
抵抗を経て流れる。この電流はエミッタホロワトランジ
スタの有限な電流増幅率の顧慮のもとに差動増幅器分岐
中の負荷抵抗に対する最大値（２００Ω）を定める。一
般に−１．７Ｖに位置するＬレベルでは差動増幅器のス
イッチング電流は負荷抵抗を通って流れ、従ってその両
端に０．８Ｖのレベルスパンが生ずる。こうして負荷抵
抗の最大値の顧慮のもとにスイッチング電流に対する４
ｍＡの最小値が決定される。スイッチング電流およびエ
ミッタホロワを通って流れる電流は比較的大きい損失電
力を生ずる。
【０００４】
【発明が解決しようとする課題】本発明の課題は、損失
電力の小さい電流スイッチ技術でのラインドライバ‐ス
イッチング段を提供することにある。
電力の小さい電流スイッチ技術でのラインドライバ‐ス
イッチング段を提供することにある。
【０００５】
【発明が解決しようとする課題】この課題は、（ｅ）第
２の差動増幅器分岐が飽和防止要素の第１の端子と接続
されており、（ｆ）飽和防止要素の第２の端子が出力端
子と接続されており、（ｇ）飽和防止要素の第２の端子
がバイポーラトランジスタのベース‐エミッタ区間を介
して供給電位に対する端子と接続されており、（ｈ）バ
イポーラトランジスタのコレクタがエミッタホロワトラ
ンジスタのエミッタと接続されていることにより解決さ
れる。
２の差動増幅器分岐が飽和防止要素の第１の端子と接続
されており、（ｆ）飽和防止要素の第２の端子が出力端
子と接続されており、（ｇ）飽和防止要素の第２の端子
がバイポーラトランジスタのベース‐エミッタ区間を介
して供給電位に対する端子と接続されており、（ｈ）バ
イポーラトランジスタのコレクタがエミッタホロワトラ
ンジスタのエミッタと接続されていることにより解決さ
れる。
【０００６】本発明の有利な実施態様は請求項２以下に
記載されている。
記載されている。
【０００７】
【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。
明を一層詳細に説明する。
【０００８】図１のラインドライバ‐スイッチング段
は、電流源３の電流が流れる２つの差動増幅器分岐を有
する差動増幅器を含んでいる。増幅器分岐は各１つのス
イッチングトランジスタ１または２を含んでいる。トラ
ンジスタ１はデータ信号Ｄにより制御され、トランジス
タ２のベースは、入力信号レベルスパンの中央に位置し
ている参照電位Ｖ１に接続されている。一般に参照電位
Ｖ１は約−１．３３Ｖの値を有する。トランジスタ１、
２のコレクタは、コレクタ‐エミッタ区間で直列に接続
されている２つのバイポーラトランジスタ６、７のベー
ス端子と接続されている。トランジスタ６、７の接続点
は出力端子８である。トランジスタ６のコレクタは基準
電位ＶＣＣ（接地）と接続されており、トランジスタ７
のエミッタは供給電位Ｖ２と接続されている。電位Ｖ２
とＶＣＣとの間の電圧はたとえば電位Ｖ１とＶＣＣとの
間の電圧の２倍、すなわち−２．６６Ｖである。第１の
増幅器分岐は、トランジスタ６のベースと基準電位ＶＣ
Ｃとの間に位置している負荷抵抗４を含んでいる。トラ
ンジスタ７のベースとコレクタとの間に、トランジスタ
７の飽和防止の役割をする別の抵抗５が接続されてい
る。抵抗４、５は等しい抵抗値を有することが有利であ
る。
は、電流源３の電流が流れる２つの差動増幅器分岐を有
する差動増幅器を含んでいる。増幅器分岐は各１つのス
イッチングトランジスタ１または２を含んでいる。トラ
ンジスタ１はデータ信号Ｄにより制御され、トランジス
タ２のベースは、入力信号レベルスパンの中央に位置し
ている参照電位Ｖ１に接続されている。一般に参照電位
Ｖ１は約−１．３３Ｖの値を有する。トランジスタ１、
２のコレクタは、コレクタ‐エミッタ区間で直列に接続
されている２つのバイポーラトランジスタ６、７のベー
ス端子と接続されている。トランジスタ６、７の接続点
は出力端子８である。トランジスタ６のコレクタは基準
電位ＶＣＣ（接地）と接続されており、トランジスタ７
のエミッタは供給電位Ｖ２と接続されている。電位Ｖ２
とＶＣＣとの間の電圧はたとえば電位Ｖ１とＶＣＣとの
間の電圧の２倍、すなわち−２．６６Ｖである。第１の
増幅器分岐は、トランジスタ６のベースと基準電位ＶＣ
Ｃとの間に位置している負荷抵抗４を含んでいる。トラ
ンジスタ７のベースとコレクタとの間に、トランジスタ
７の飽和防止の役割をする別の抵抗５が接続されてい
る。抵抗４、５は等しい抵抗値を有することが有利であ
る。
【０００９】出力端子８はたとえば集積回路の出力パッ
ドと接続されている。出力パッドは、たとえばプリント
配線板の上に配置されている線路９を介して別の集積回
路の入力段１０と接続されている。線路終端で線路９は
その特性インピーダンスにより終端される。通常のプリ
ント配線板に対して線路９の特性インピーダンスおよび
終端抵抗１１の値は約５０Ωである。終端抵抗１１は参
照電位Ｖ１に接続されている。参照電位Ｖ１は入力段１
０の差動増幅器の参照トランジスタにも電圧を与える。
ドと接続されている。出力パッドは、たとえばプリント
配線板の上に配置されている線路９を介して別の集積回
路の入力段１０と接続されている。線路終端で線路９は
その特性インピーダンスにより終端される。通常のプリ
ント配線板に対して線路９の特性インピーダンスおよび
終端抵抗１１の値は約５０Ωである。終端抵抗１１は参
照電位Ｖ１に接続されている。参照電位Ｖ１は入力段１
０の差動増幅器の参照トランジスタにも電圧を与える。
【００１０】回路は下記のように動作する。入力信号Ｄ
がＨレベルに位置していると、トランジスタ１は導通し
ており、トランジスタ２は遮断している。このとき電流
源３のスイッチング電流は抵抗４を経て流れる。抵抗４
の値はその両端に０．８Ｖの信号レベルスパンに等しい
電圧降下が生ずるように選定されている。トランジスタ
６はエミッタホロワトランジスタとして作用し、従って
出力端子８は約−１．７Ｖに位置している。いま定常電
流が電位Ｖ１から終端抵抗１１、線路９およびトランジ
スタ７を経て電位Ｖ２へ流れる。その際に電流は７．５
ｍＡとなる。入力信号ＤがＬレベルであれば、トランジ
スタ１は遮断しており、トランジスタ２は導通してい
る。このとき電流源３のスイッチング電流はエミッタホ
ロワトランジスタ６、抵抗５およびトランジスタ２を経
て流れる。抵抗５における電圧降下は、トランジスタ７
が遮断され、またそれによって定常電流が基準電位ＶＣ
Ｃからエミッタホロワトランジスタ６、線路９および終
端抵抗１１を経て電位Ｖ１へ流れるようにする。電流は
約７．５ｍＡである。出力端８におけるＨレベルは−
０．９Ｖとなる。
がＨレベルに位置していると、トランジスタ１は導通し
ており、トランジスタ２は遮断している。このとき電流
源３のスイッチング電流は抵抗４を経て流れる。抵抗４
の値はその両端に０．８Ｖの信号レベルスパンに等しい
電圧降下が生ずるように選定されている。トランジスタ
６はエミッタホロワトランジスタとして作用し、従って
出力端子８は約−１．７Ｖに位置している。いま定常電
流が電位Ｖ１から終端抵抗１１、線路９およびトランジ
スタ７を経て電位Ｖ２へ流れる。その際に電流は７．５
ｍＡとなる。入力信号ＤがＬレベルであれば、トランジ
スタ１は遮断しており、トランジスタ２は導通してい
る。このとき電流源３のスイッチング電流はエミッタホ
ロワトランジスタ６、抵抗５およびトランジスタ２を経
て流れる。抵抗５における電圧降下は、トランジスタ７
が遮断され、またそれによって定常電流が基準電位ＶＣ
Ｃからエミッタホロワトランジスタ６、線路９および終
端抵抗１１を経て電位Ｖ１へ流れるようにする。電流は
約７．５ｍＡである。出力端８におけるＨレベルは−
０．９Ｖとなる。
【００１１】出力端８におけるＨレベルまたはＬレベル
の際にトランジスタ６または７を通って流れる電流は両
スイッチング状態で約７．５ｍＡである。すなわち、そ
れは冒頭に記載した公知のスイッチング段における最大
電流の３分の１に過ぎない。従ってトランジスタ６のベ
ース電流はこれまでに必要な値の３分の１に過ぎない。
こうして抵抗４、５の抵抗値が高められ得るし、同時に
電流源３のスイッチング電流が３分の１に減ぜられ得
る。全体として損失電力が著しく減ぜられ、たとえば約
３分の２だけ減ぜられる。
の際にトランジスタ６または７を通って流れる電流は両
スイッチング状態で約７．５ｍＡである。すなわち、そ
れは冒頭に記載した公知のスイッチング段における最大
電流の３分の１に過ぎない。従ってトランジスタ６のベ
ース電流はこれまでに必要な値の３分の１に過ぎない。
こうして抵抗４、５の抵抗値が高められ得るし、同時に
電流源３のスイッチング電流が３分の１に減ぜられ得
る。全体として損失電力が著しく減ぜられ、たとえば約
３分の２だけ減ぜられる。
【００１２】図１に示されているマッチングされた線路
９の終端の代わりに、図２の実施例によるマッチングも
使用され得る。線路９は基準電位ＶＣＣに対しても供給
電位Ｖ２に対しても各１つの抵抗２０または２１により
終端されている。抵抗２０、２１は図１の抵抗１１に比
較して２倍の抵抗値を有する。図１、２に示されている
マッチング回路は電気的に等価である。図２の回路の利
点は、供給電位Ｖ２による線路への電圧供給と参照電位
Ｖ１による入力段への電圧供給とが互いに隔てられてい
ることにある。それにより電位Ｖ２に対する供給回路中
の負荷変動が電位Ｖ１に対する供給回路に影響を及ぼさ
ない。供給電位Ｖ１により参照トランジスタのベース電
流のみが駆動されるので、それはたとえば簡単な分圧に
より有利な仕方で供給電位ＶＣＣ、ＶＥＥから高抵抗で
発生され得る。
９の終端の代わりに、図２の実施例によるマッチングも
使用され得る。線路９は基準電位ＶＣＣに対しても供給
電位Ｖ２に対しても各１つの抵抗２０または２１により
終端されている。抵抗２０、２１は図１の抵抗１１に比
較して２倍の抵抗値を有する。図１、２に示されている
マッチング回路は電気的に等価である。図２の回路の利
点は、供給電位Ｖ２による線路への電圧供給と参照電位
Ｖ１による入力段への電圧供給とが互いに隔てられてい
ることにある。それにより電位Ｖ２に対する供給回路中
の負荷変動が電位Ｖ１に対する供給回路に影響を及ぼさ
ない。供給電位Ｖ１により参照トランジスタのベース電
流のみが駆動されるので、それはたとえば簡単な分圧に
より有利な仕方で供給電位ＶＣＣ、ＶＥＥから高抵抗で
発生され得る。
【００１３】図１に示されているラインドライバ‐スイ
ッチング段は正の温度係数を有する出力レベルを発生す
る。このことは、信号レベルが温度の上昇と共に上昇す
ることを意味する。このことは、ｐｎ接合における電圧
降下、従ってまたバイポーラトランジスタのベース‐エ
ミッタ区間の電圧降下が温度の上昇と共に減少すること
に由来する。これらのスイッチング段における温度に関
係する信号レベルはいわゆる１０ｋ工業標準に相当す
る。
ッチング段は正の温度係数を有する出力レベルを発生す
る。このことは、信号レベルが温度の上昇と共に上昇す
ることを意味する。このことは、ｐｎ接合における電圧
降下、従ってまたバイポーラトランジスタのベース‐エ
ミッタ区間の電圧降下が温度の上昇と共に減少すること
に由来する。これらのスイッチング段における温度に関
係する信号レベルはいわゆる１０ｋ工業標準に相当す
る。
【００１４】温度補償された出力レベル（１００ｋ標
準）を得るため、図３によれば抵抗４、５に補償電流が
供給される。これらは、それぞれ抵抗４、５の１つと供
給電位ＶＥＥとの間に接続されている各１つの補償電流
源３０、３１から発生される。その際に補償電流源３
０、３１はそれぞれ正の温度係数を有する温度に関係す
る電流を発生し、この電流が電流源３の電流に追加して
抵抗４または５を通って流れる。補償電流は抵抗４また
は５に、出力端８における出力信号レベルの温度特性を
補償する電圧降下を発生する。
準）を得るため、図３によれば抵抗４、５に補償電流が
供給される。これらは、それぞれ抵抗４、５の１つと供
給電位ＶＥＥとの間に接続されている各１つの補償電流
源３０、３１から発生される。その際に補償電流源３
０、３１はそれぞれ正の温度係数を有する温度に関係す
る電流を発生し、この電流が電流源３の電流に追加して
抵抗４または５を通って流れる。補償電流は抵抗４また
は５に、出力端８における出力信号レベルの温度特性を
補償する電圧降下を発生する。
【００１５】好ましい実施例では補償電流源３０、３１
はエミッタ側の抵抗３４または３５を有する各１つのバ
イポーラトランジスタ３２または３３から構成されてい
る。トランジスタ３２、３３のベース端子は共通に抵抗
分圧器３６の中央出力端と接続されている。この分圧器
は参照電位Ｖ３と供給電位ＶＥＥとの間に接続されてい
る。参照電位Ｖ３はｐｎ接合の温度係数と等しい大きさ
の負の温度係数を有する。参照電位Ｖ３により、バイポ
ーラトランジスタおよびエミッタ側の抵抗から構成され
ているスイッチング電流源３も駆動される。それにより
電流源３から与えられる電流が温度補償される。
はエミッタ側の抵抗３４または３５を有する各１つのバ
イポーラトランジスタ３２または３３から構成されてい
る。トランジスタ３２、３３のベース端子は共通に抵抗
分圧器３６の中央出力端と接続されている。この分圧器
は参照電位Ｖ３と供給電位ＶＥＥとの間に接続されてい
る。参照電位Ｖ３はｐｎ接合の温度係数と等しい大きさ
の負の温度係数を有する。参照電位Ｖ３により、バイポ
ーラトランジスタおよびエミッタ側の抵抗から構成され
ているスイッチング電流源３も駆動される。それにより
電流源３から与えられる電流が温度補償される。
【００１６】分圧器３６の中央タップに供給電位ＶＥＥ
に関して与えられている電圧は、分圧器の分圧比に相応
して減ぜられた負の温度係数を有する。トランジスタ３
２、３３のベース‐エミッタ区間電圧の温度特性と関連
して、これらの電流源３０、３１から与えられる正の温
度係数を有する電流が生ずる。分圧器３６の１：２の分
圧比において、出力端８における出力信号レベルの温度
特性を補償する補償電流が生ずる。
に関して与えられている電圧は、分圧器の分圧比に相応
して減ぜられた負の温度係数を有する。トランジスタ３
２、３３のベース‐エミッタ区間電圧の温度特性と関連
して、これらの電流源３０、３１から与えられる正の温
度係数を有する電流が生ずる。分圧器３６の１：２の分
圧比において、出力端８における出力信号レベルの温度
特性を補償する補償電流が生ずる。
【００１７】図１および図２による線路終端におけるラ
インマッチングの代わりに、図４による線路始端におけ
るラインマッチングも行うことができる。そのために出
力端子８と、エミッタホロワトランジスタ６のエミッタ
とトランジスタ７のコレクタとの接続点４０との間に抵
抗４１が接続されている。抵抗４１の値は、節点４０に
おいて有効なスイッチング段の出力抵抗と共同して出力
端８に接続されている線路の特性インピーダンスがほぼ
生ずるように選定されている。
インマッチングの代わりに、図４による線路始端におけ
るラインマッチングも行うことができる。そのために出
力端子８と、エミッタホロワトランジスタ６のエミッタ
とトランジスタ７のコレクタとの接続点４０との間に抵
抗４１が接続されている。抵抗４１の値は、節点４０に
おいて有効なスイッチング段の出力抵抗と共同して出力
端８に接続されている線路の特性インピーダンスがほぼ
生ずるように選定されている。
【００１８】節点４０と供給電位ＶＣＣとの間に追加的
にダイオード４３および抵抗４２から成る直列回路が接
続されている。抵抗４、５、４２がそれぞれ等しい抵抗
値を有すると有利である。入力信号Ｄに対するＨレベル
の際に電流源３の電流は抵抗４を経て流れる。さらに、
ダイオード４３、抵抗４２、節点４０およびバイポーラ
トランジスタ７を含んでいる電流経路が電位ＶＣＣ、Ｖ
２の間に接続されている。スイッチング段の対称的な構
成に基づいて、この場合に抵抗４および４２における電
圧降下は等しい大きさである。こうして電位ＶＣＣ、Ｖ
２の間の上記の電流は電流源３の電流と等しい大きさで
ある。休止状態ではいま抵抗４１および出力端８に接続
されている線路を経て定常的電流は流れない。入力信号
ＤがＬレベルであれば、電流源３の電流はエミッタホロ
ワトランジスタ６、節点４１、抵抗５およびスイッチン
グトランジスタ２から形成される電流経路を経て流れ
る。トランジスタ６はその際に遮断されている。この場
合も抵抗４１を通って休止状態では電流は流れない。従
って図４によるラインドライバ‐スイッチング段は、定
常的な電力損失が特に小さく、公知のラインドライバの
損失電力の約５分の１であるという利点を有する。
にダイオード４３および抵抗４２から成る直列回路が接
続されている。抵抗４、５、４２がそれぞれ等しい抵抗
値を有すると有利である。入力信号Ｄに対するＨレベル
の際に電流源３の電流は抵抗４を経て流れる。さらに、
ダイオード４３、抵抗４２、節点４０およびバイポーラ
トランジスタ７を含んでいる電流経路が電位ＶＣＣ、Ｖ
２の間に接続されている。スイッチング段の対称的な構
成に基づいて、この場合に抵抗４および４２における電
圧降下は等しい大きさである。こうして電位ＶＣＣ、Ｖ
２の間の上記の電流は電流源３の電流と等しい大きさで
ある。休止状態ではいま抵抗４１および出力端８に接続
されている線路を経て定常的電流は流れない。入力信号
ＤがＬレベルであれば、電流源３の電流はエミッタホロ
ワトランジスタ６、節点４１、抵抗５およびスイッチン
グトランジスタ２から形成される電流経路を経て流れ
る。トランジスタ６はその際に遮断されている。この場
合も抵抗４１を通って休止状態では電流は流れない。従
って図４によるラインドライバ‐スイッチング段は、定
常的な電力損失が特に小さく、公知のラインドライバの
損失電力の約５分の１であるという利点を有する。
【００１９】図１ないし図４ではバイポーラトランジス
タ７のコレクタとベースとの間の飽和防止要素がオーム
抵抗５として構成されている。オーム抵抗の代わりに、
電流が流れる際に適当な高さの電圧降下が生ずる他の構
成要素も使用することができる。飽和防止要素の他の実
施例はダイオード特性を有する構成要素、すなわちバイ
ポーラトランジスタのベース‐エミッタ区間またはｐｎ
ダイオードを含んでいる。これは図５に本発明によるラ
インドライバ段の差動的な実施例の形で示されている。
タ７のコレクタとベースとの間の飽和防止要素がオーム
抵抗５として構成されている。オーム抵抗の代わりに、
電流が流れる際に適当な高さの電圧降下が生ずる他の構
成要素も使用することができる。飽和防止要素の他の実
施例はダイオード特性を有する構成要素、すなわちバイ
ポーラトランジスタのベース‐エミッタ区間またはｐｎ
ダイオードを含んでいる。これは図５に本発明によるラ
インドライバ段の差動的な実施例の形で示されている。
【００２０】データ入力信号Ｄに対して反転された出力
信号が出力端８に発生され、同相の出力信号が別の出力
端５０に発生される。図１ないし図４の要素に相当する
要素には等しい符号が付されている。両差動増幅器分岐
は対称的に構成されている。出力端８、５０はそれらの
コレクタ‐エミッタ区間と直列に接続されているバイポ
ーラトランジスタ６、７または５１、５２の接続点から
駆動される。トランジスタ６のベースは負荷抵抗４と接
続されており、トランジスタ５１のベースは負荷抵抗５
３と接続されている。抵抗４、５３は差動増幅器分岐の
各１つに配置されている。トランジスタ７，５２のベー
ス端子は交叉接続を介してそれぞれそのつどの他の差動
増幅器分岐のスイッチングトランジスタ２または１のコ
レクタと接続されている。飽和防止要素として２つのエ
ミッタを有する各１つのバイポーラトランジスタ５３、
５４が設けられている。トランジスタ５４はトランジス
タ７に対する飽和防止要素として作用し、トランジスタ
５３はトランジスタ５２に対する飽和防止要素として作
用する。二重エミッタトランジスタ５４はエミッタの１
つでスイッチングトランジスタ２のコレクタと接続され
ており、ベースでトランジスタ５１のエミッタおよびト
ランジスタ５２のコレクタと接続されており、またコレ
クタで抵抗５３と接続されている。二重エミッタトラン
ジスタ５４の別のエミッタはバイポーラトランジスタ７
のコレクタと接続されている。従って二重エミッタトラ
ンジスタ５４は前記の配置のなかでトランジスタ７のコ
レクタとベースとの間でダイオードのように作用する。
二重エミッタトランジスタ５３は相応の仕方で他方の差
動増幅器分岐中に接続されている。二重エミッタトラン
ジスタ５３はトランジスタ５２のコレクタとベースとの
間でクランピング‐ダイオードとして作用する。差動出
力端８、５０はたとえば５０Ωの特性インピーダンスを
有する各１つの線路に接続されている。線路は線路終端
にマッチング回路を設けられている。マッチング回路は
信号レベルスパンの中央に位置している電位Ｖ１に接続
されている線路の特性インピーダンスの値の２つのオー
ム抵抗から成っていてよく、または両線路終端の間に接
続されている単一の抵抗から成っていてもよい。
信号が出力端８に発生され、同相の出力信号が別の出力
端５０に発生される。図１ないし図４の要素に相当する
要素には等しい符号が付されている。両差動増幅器分岐
は対称的に構成されている。出力端８、５０はそれらの
コレクタ‐エミッタ区間と直列に接続されているバイポ
ーラトランジスタ６、７または５１、５２の接続点から
駆動される。トランジスタ６のベースは負荷抵抗４と接
続されており、トランジスタ５１のベースは負荷抵抗５
３と接続されている。抵抗４、５３は差動増幅器分岐の
各１つに配置されている。トランジスタ７，５２のベー
ス端子は交叉接続を介してそれぞれそのつどの他の差動
増幅器分岐のスイッチングトランジスタ２または１のコ
レクタと接続されている。飽和防止要素として２つのエ
ミッタを有する各１つのバイポーラトランジスタ５３、
５４が設けられている。トランジスタ５４はトランジス
タ７に対する飽和防止要素として作用し、トランジスタ
５３はトランジスタ５２に対する飽和防止要素として作
用する。二重エミッタトランジスタ５４はエミッタの１
つでスイッチングトランジスタ２のコレクタと接続され
ており、ベースでトランジスタ５１のエミッタおよびト
ランジスタ５２のコレクタと接続されており、またコレ
クタで抵抗５３と接続されている。二重エミッタトラン
ジスタ５４の別のエミッタはバイポーラトランジスタ７
のコレクタと接続されている。従って二重エミッタトラ
ンジスタ５４は前記の配置のなかでトランジスタ７のコ
レクタとベースとの間でダイオードのように作用する。
二重エミッタトランジスタ５３は相応の仕方で他方の差
動増幅器分岐中に接続されている。二重エミッタトラン
ジスタ５３はトランジスタ５２のコレクタとベースとの
間でクランピング‐ダイオードとして作用する。差動出
力端８、５０はたとえば５０Ωの特性インピーダンスを
有する各１つの線路に接続されている。線路は線路終端
にマッチング回路を設けられている。マッチング回路は
信号レベルスパンの中央に位置している電位Ｖ１に接続
されている線路の特性インピーダンスの値の２つのオー
ム抵抗から成っていてよく、または両線路終端の間に接
続されている単一の抵抗から成っていてもよい。
【００２１】たとえば２つの同一の、差動入力信号によ
り制御される図１によるスイッチング段が使用される差
動的構成と比較して、図５の差動ラインドライバ回路
は、単一のスイッチング電流を供給されるただ１つの単
一のスイッチング段を含んでいる。このことは、差動的
構成にもかかわらず損失電力が高められないという利点
を有する。
り制御される図１によるスイッチング段が使用される差
動的構成と比較して、図５の差動ラインドライバ回路
は、単一のスイッチング電流を供給されるただ１つの単
一のスイッチング段を含んでいる。このことは、差動的
構成にもかかわらず損失電力が高められないという利点
を有する。
【図１】本発明によるラインドライバ‐スイッチング段
の結線図。
の結線図。
【図２】線路マッチングの実施例を示す結線図。
【図３】温度補償された出力レベルに対する実施例を示
す結線図。
す結線図。
【図４】入力側でマッチングされた線路に対する実施例
を結線図。
を結線図。
【図５】差動な実施例を示す結線図。
１、２ スイッチングトランジスタ ３ 電流源 ４ 抵抗 ５ 飽和防止要素 ６ エミッタホロワトランジスタ ７ バイポーラトランジスタ ８ 出力端子 ９ 線路 １０ 入力段 １１ 終端抵抗 ３０、３１ 補償電流源 ５０ 出力端子
Claims (7)
- 【請求項１】（ａ）差動増幅器が第１および第２の差動
増幅器分岐を有し、 （ｂ）第１の差動増幅器分岐が抵抗（４）を含んでお
り、 （ｃ）抵抗（４）の第１の端子が基準電位（ＶＣＣ）に
対する端子であり、 （ｄ）抵抗（４）の第２の端子がエミッタホロワトラン
ジスタ（６）のベース‐エミッタ区間を介してラインド
ライバ‐スイッチング段の出力端子（８）と接続されて
いるラインドライバ‐スイッチング段において、 （ｅ）第２の差動増幅器分岐が飽和防止要素（５）の第
１の端子と接続されており、 （ｆ）飽和防止要素（５）の第２の端子が出力端子
（８）と接続されており、 （ｇ）飽和防止要素（５）の第２の端子がバイポーラト
ランジスタ（７）のベース‐エミッタ区間を介して供給
電位（Ｖ２）に対する端子と接続されており、 （ｈ）バイポーラトランジスタ（７）のコレクタがエミ
ッタホロワトランジスタ（６）のエミッタと接続されて
いる ことを特徴とするラインドライバ‐スイッチング段。 - 【請求項２】 飽和防止要素（５）が抵抗であることを
特徴とする請求項１記載のラインドライバ‐スイッチン
グ段。 - 【請求項３】 エミッタホロワトランジスタ（６）のエ
ミッタおよびバイポーラトランジスタ（７）のコレクタ
により形成される接続節点（４０）と出力端子（８）と
の間に抵抗（４１）が接続されており、また飽和防止要
素（５）の第１の端子と基準電位（ＶＣＣ）に対する端
子との間にダイオード（４３）および抵抗（４２）から
成る直列回路が接続されていることを特徴とする請求項
１または２記載のラインドライバ‐スイッチング段。 - 【請求項４】 正の温度係数を有する各１つの補償電流
源（３０、３１）がエミッタホロワトランジスタ（６）
およびバイポーラトランジスタ（７）のベース端子と別
の供給電位（ＶＥＥ）に対する端子との間に接続されて
いることを特徴とする請求項１ないし３の１つに記載の
ラインドライバ‐スイッチング段。 - 【請求項５】 分圧器がバイポーラトランジスタのベー
ス‐エミッタ区間の温度係数に一致する大きさの負の温
度係数を有する参照電位（Ｖ３）に対する端子と別の供
給電位（ＶＥＥ）との間に接続されており、補償電流源
（３０、３１）がそれぞれエミッタ側抵抗を有するバイ
ポーラトランジスタから成っており、またバイポーラト
ランジスタのベース端子が分圧器の中央端子と接続され
ていることを特徴とする請求項４記載のラインドライバ
‐スイッチング段。 - 【請求項６】 飽和防止要素（５）がダイオード特性を
有することを特徴とする請求項１記載のラインドライバ
‐スイッチング段。 - 【請求項７】 差動的に構成されており、 （ａ）第２の増幅器分岐が別の抵抗（５３）を含んでお
り、 （ｂ）別の抵抗（５３）の第１の端子が基準電位（ＶＣ
Ｃ）に対する端子と接続されており、 （ｃ）別の抵抗（５３）の第２の端子が別のエミッタホ
ロワトランジスタ（５１）のベース‐エミッタ区間を介
して別の出力端子（５０）と接続されており、 （ｄ）別の出力端子（５０）が別のバイポーラトランジ
スタ（５２）のコレクタ‐エミッタ区間を介して供給電
位（Ｖ２）に対する端子に接続されており、 （ｅ）別のバイポーラトランジスタ（５２）のベースが
第１の増幅器分岐と接続されており、 （ｆ）二重エミッタトランジスタ（５４）のコレクタが
別の抵抗（５３）の第２の端子と接続されており、二重
エミッタトランジスタ（５４）の第１のエミッタがバイ
ポーラトランジスタ（７）のベースと接続されており、
二重エミッタトランジスタ（５４）の第２のエミッタが
バイポーラトランジスタ（７）のコレクタと接続されて
おり、また二重エミッタトランジスタ（５４）のベース
が別の出力端子（５０）と接続されており、 （ｇ）別の二重エミッタトランジスタ（５３）のコレク
タが抵抗（４）の第２の端子と接続されており、別の二
重エミッタトランジスタ（５３）の 第１のエミッ
タが別のバイポーラトランジスタ（５２）のベースと接
続されており、別の二重エミッタトランジスタ（５３）
の第２のエミッタが別のバイポーラトランジスタ（５
２）のコレクタと接続されており、また別の二重エミッ
タトランジスタ（５３）のベースが出力端子（８）と接
続されていることを特徴とする請求項６記載のラインド
ライバ‐スイッチング段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE4321483A DE4321483C2 (de) | 1993-06-28 | 1993-06-28 | Leitungstreiberschaltstufe in Stromschaltertechnik |
| DE4321483.5 | 1993-06-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0738403A true JPH0738403A (ja) | 1995-02-07 |
| JP3466717B2 JP3466717B2 (ja) | 2003-11-17 |
Family
ID=6491427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16592494A Expired - Fee Related JP3466717B2 (ja) | 1993-06-28 | 1994-06-24 | ラインドライバ‐スイッチング段 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5539350A (ja) |
| EP (1) | EP0632595B1 (ja) |
| JP (1) | JP3466717B2 (ja) |
| DE (2) | DE4321483C2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5926040A (en) * | 1996-03-15 | 1999-07-20 | Kabushiki Kaisha Toshiba | Logic circuit |
| US7450437B2 (en) | 2004-10-18 | 2008-11-11 | Samsung Electronics Co., Ltd. | Pseudo differential output buffer, memory chip and memory system |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19605248C1 (de) * | 1996-02-13 | 1997-07-31 | Siemens Ag | Treiberschaltung |
| JPH11346125A (ja) * | 1998-06-01 | 1999-12-14 | Sony Corp | Ｓｒｐｐ回路 |
| US20020157109A1 (en) * | 2001-04-21 | 2002-10-24 | Sony Corporation | System and method for interactive television |
| US6731488B2 (en) | 2002-04-01 | 2004-05-04 | International Business Machines Corporation | Dual emitter transistor with ESD protection |
| US7218174B2 (en) * | 2005-02-14 | 2007-05-15 | Semiconductor Components Industries, L.L.C. | Delay circuit and method therefor |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60141011A (ja) * | 1983-12-28 | 1985-07-26 | Nec Corp | コレクタ飽和抑制回路 |
| JPS6157118A (ja) * | 1984-08-29 | 1986-03-24 | Toshiba Corp | レベル変換回路 |
| US4745304A (en) * | 1985-05-03 | 1988-05-17 | Advanced Micro Devices, Inc. | Temperature compensation for ECL circuits |
| FR2599911B1 (fr) * | 1986-06-06 | 1988-08-12 | Radiotechnique Compelec | Circuit convertisseur de niveaux logiques a trois etats |
| JPS63302620A (ja) * | 1987-06-03 | 1988-12-09 | Toshiba Corp | 出力回路 |
| JPH0683053B2 (ja) * | 1987-10-30 | 1994-10-19 | 日本電気株式会社 | レベル変換回路 |
| EP0353508B1 (de) * | 1988-07-22 | 1994-09-21 | Siemens Aktiengesellschaft | ECL-CMOS-Wandler |
| US4948991A (en) * | 1988-11-03 | 1990-08-14 | Motorola Inc. | Load controlled ECL transient driver |
| JPH088484B2 (ja) * | 1989-07-27 | 1996-01-29 | 日本電気株式会社 | エミッタフォロワ回路 |
| KR930009491B1 (ko) * | 1989-09-18 | 1993-10-04 | 후지쓰 가부시끼가이샤 | Ecl회로 |
| JPH03147421A (ja) * | 1989-11-02 | 1991-06-24 | Nec Corp | 半導体集積回路装置 |
| JPH0666678B2 (ja) * | 1989-11-30 | 1994-08-24 | 株式会社東芝 | Ｅｃｌ回路 |
| JP2892732B2 (ja) * | 1990-01-12 | 1999-05-17 | 株式会社日立製作所 | 集積回路装置 |
| JPH0666679B2 (ja) * | 1990-01-31 | 1994-08-24 | 株式会社東芝 | Ｅｃｌ論理回路 |
| US5072136A (en) * | 1990-04-16 | 1991-12-10 | Advanced Micro Devices, Inc. | Ecl output buffer circuit with improved compensation |
| JPH0414313A (ja) * | 1990-05-08 | 1992-01-20 | Fujitsu Ltd | Ｅｃｌ回路 |
| US5293083A (en) * | 1992-06-30 | 1994-03-08 | International Business Machines Corporation | Fast limited swing push-pull driver |
| US5381057A (en) * | 1993-05-03 | 1995-01-10 | Kabushiki Kaisha Toshiba | ECL gate having active pull-down transistor |
-
1993
- 1993-06-28 DE DE4321483A patent/DE4321483C2/de not_active Expired - Fee Related
-
1994
- 1994-06-14 DE DE59407678T patent/DE59407678D1/de not_active Expired - Lifetime
- 1994-06-14 EP EP94109104A patent/EP0632595B1/de not_active Expired - Lifetime
- 1994-06-24 JP JP16592494A patent/JP3466717B2/ja not_active Expired - Fee Related
- 1994-06-28 US US08/267,810 patent/US5539350A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5926040A (en) * | 1996-03-15 | 1999-07-20 | Kabushiki Kaisha Toshiba | Logic circuit |
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