JPH0738114A - 半導体層の形成方法 - Google Patents
半導体層の形成方法Info
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- JPH0738114A JPH0738114A JP5200214A JP20021493A JPH0738114A JP H0738114 A JPH0738114 A JP H0738114A JP 5200214 A JP5200214 A JP 5200214A JP 20021493 A JP20021493 A JP 20021493A JP H0738114 A JPH0738114 A JP H0738114A
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Abstract
(57)【要約】
【目的】 デバイス形成領域に形成される半導体層の側
部にオーバーハングが形成されないようにする。 【構成】 半導体層２５の上面にデバイス形成領域２２
よりもある程度大きめのフォトレジスト膜３１を形成
し、エッチングする。このとき、フォトレジスト膜３１
下以外の半導体層２５が除去されて下部ゲート絶縁膜２
４の上面が露出しても、エッチング用反応ガスの供給過
剰がある場合には、フォトレジスト膜３１下の半導体層
２５の側部のエッチングが進行し、サイドエッチング部
３２が形成される。次に、フォトレジスト膜３１を除去
した後、ソース・ドレイン電極２９およびその間の半導
体層２５の上面にフォトレジスト膜３３を形成し、エッ
チングすると、半導体層２５の側部に形成されたサイド
エッチング部３２の上側のオーバーハングの部分が除去
される。
部にオーバーハングが形成されないようにする。 【構成】 半導体層２５の上面にデバイス形成領域２２
よりもある程度大きめのフォトレジスト膜３１を形成
し、エッチングする。このとき、フォトレジスト膜３１
下以外の半導体層２５が除去されて下部ゲート絶縁膜２
４の上面が露出しても、エッチング用反応ガスの供給過
剰がある場合には、フォトレジスト膜３１下の半導体層
２５の側部のエッチングが進行し、サイドエッチング部
３２が形成される。次に、フォトレジスト膜３１を除去
した後、ソース・ドレイン電極２９およびその間の半導
体層２５の上面にフォトレジスト膜３３を形成し、エッ
チングすると、半導体層２５の側部に形成されたサイド
エッチング部３２の上側のオーバーハングの部分が除去
される。
Description
【０００１】
【産業上の利用分野】この発明は半導体層の形成方法に
関する。
関する。
【０００２】
【従来の技術】半導体層を備えた薄膜トランジスタ等の
デバイスには、例えば図４に示すような構造のものがあ
る。このデバイスはガラス基板１を備えている。ガラス
基板１の上面のデバイス形成領域２に対応する部分には
ゲート電極３が形成されている。ゲート電極３を含むガ
ラス基板１の全上面にはゲート絶縁膜４が形成されてい
る。ゲート電極３に対応する部分のゲート絶縁膜４の上
面にはアモルファスシリコン等からなる半導体層５が形
成されている。半導体層５の上面の両側には、不純物を
ドープされたシリコン膜６を介してソース・ドレイン電
極７が形成されている。
デバイスには、例えば図４に示すような構造のものがあ
る。このデバイスはガラス基板１を備えている。ガラス
基板１の上面のデバイス形成領域２に対応する部分には
ゲート電極３が形成されている。ゲート電極３を含むガ
ラス基板１の全上面にはゲート絶縁膜４が形成されてい
る。ゲート電極３に対応する部分のゲート絶縁膜４の上
面にはアモルファスシリコン等からなる半導体層５が形
成されている。半導体層５の上面の両側には、不純物を
ドープされたシリコン膜６を介してソース・ドレイン電
極７が形成されている。
【０００３】ところで、このようなデバイスにおいて半
導体層５を形成する場合、ゲート絶縁膜４の全上面に堆
積した半導体層を、ソース・ドレイン電極７およびその
間の半導体層上面に形成したフォトレジスト膜８とソー
ス・ドレイン電極７をマスクとしてエッチングすること
により、フォトレジスト膜８およびソース・ドレイン電
極７下につまりデバイス形成領域２に対応する部分に半
導体層５を形成している。
導体層５を形成する場合、ゲート絶縁膜４の全上面に堆
積した半導体層を、ソース・ドレイン電極７およびその
間の半導体層上面に形成したフォトレジスト膜８とソー
ス・ドレイン電極７をマスクとしてエッチングすること
により、フォトレジスト膜８およびソース・ドレイン電
極７下につまりデバイス形成領域２に対応する部分に半
導体層５を形成している。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
このような半導体層の形成方法では、フォトレジスト膜
８下以外の半導体層が除去されてゲート絶縁膜４の上面
が露出しても、エッチング用反応ガスの供給過剰がある
場合には、図４において矢印で示すように、フォトレジ
スト膜８下の半導体層５の側部のエッチングが進行し、
半導体層５の側部にサイドエッチング部９が発生するこ
とがある。このような場合には、サイドエッチング部９
の上側がオーバーハングとなるので、例えば図５に示す
ように、後工程においてパッシベーション膜１０を形成
すると、サイドエッチング部９に対応する部分における
パッシベーション膜１０の表面側に比較的大きな亀裂１
１が生じ、この亀裂１１の生じたパッシベーション膜１
０上に上部配線１２を形成すると、この上部配線１２に
断線１３が生じやすいという問題があった。この発明の
目的は、デバイス形成領域に形成される半導体層の側部
にオーバーハングが形成されないようにすることのでき
る半導体層の形成方法を提供することにある。
このような半導体層の形成方法では、フォトレジスト膜
８下以外の半導体層が除去されてゲート絶縁膜４の上面
が露出しても、エッチング用反応ガスの供給過剰がある
場合には、図４において矢印で示すように、フォトレジ
スト膜８下の半導体層５の側部のエッチングが進行し、
半導体層５の側部にサイドエッチング部９が発生するこ
とがある。このような場合には、サイドエッチング部９
の上側がオーバーハングとなるので、例えば図５に示す
ように、後工程においてパッシベーション膜１０を形成
すると、サイドエッチング部９に対応する部分における
パッシベーション膜１０の表面側に比較的大きな亀裂１
１が生じ、この亀裂１１の生じたパッシベーション膜１
０上に上部配線１２を形成すると、この上部配線１２に
断線１３が生じやすいという問題があった。この発明の
目的は、デバイス形成領域に形成される半導体層の側部
にオーバーハングが形成されないようにすることのでき
る半導体層の形成方法を提供することにある。
【０００５】
【課題を解決するための手段】この発明は、デバイス形
成領域およびその周囲に形成した半導体層を、前記デバ
イス形成領域よりも大きいエッチングマスクと前記デバ
イス形成領域に対応する大きさのエッチングマスクとを
少なくとも用いて、大きいエッチングマスクから順にエ
ッチングすることにより、前記デバイス形成領域に半導
体層を形成するようにしたものである。
成領域およびその周囲に形成した半導体層を、前記デバ
イス形成領域よりも大きいエッチングマスクと前記デバ
イス形成領域に対応する大きさのエッチングマスクとを
少なくとも用いて、大きいエッチングマスクから順にエ
ッチングすることにより、前記デバイス形成領域に半導
体層を形成するようにしたものである。
【０００６】
【作用】この発明によれば、大きいエッチングマスクを
用いたエッチングにより、大きいエッチングマスク下に
残存する半導体層の側部にサイドエッチング部が発生し
ても、このサイドエッチング部の上側のオーバーハング
の部分を小さいエッチングマスクを用いたエッチングに
より除去することにより、デバイス形成領域に形成され
る半導体層の側部にオーバーハングが形成されないよう
にすることができる。
用いたエッチングにより、大きいエッチングマスク下に
残存する半導体層の側部にサイドエッチング部が発生し
ても、このサイドエッチング部の上側のオーバーハング
の部分を小さいエッチングマスクを用いたエッチングに
より除去することにより、デバイス形成領域に形成され
る半導体層の側部にオーバーハングが形成されないよう
にすることができる。
【０００７】
【実施例】図１（Ａ）、（Ｂ）、図２（Ａ）〜（Ｄ）お
よび図３はそれぞれこの発明の一実施例を適用したフォ
トセンサの各製造工程を示したものである。そこで、こ
れらの図を順に参照しながら、この実施例における半導
体層の形成方法について説明する。なお、この実施例で
は、フォトセンサが下部ゲート電極および上部ゲート電
極の２つのゲート電極を備えた構造であって、上部ゲー
ト電極を含む上部ゲートラインに断線が発生するのを防
止する場合について説明する。
よび図３はそれぞれこの発明の一実施例を適用したフォ
トセンサの各製造工程を示したものである。そこで、こ
れらの図を順に参照しながら、この実施例における半導
体層の形成方法について説明する。なお、この実施例で
は、フォトセンサが下部ゲート電極および上部ゲート電
極の２つのゲート電極を備えた構造であって、上部ゲー
ト電極を含む上部ゲートラインに断線が発生するのを防
止する場合について説明する。
【０００８】まず、図１（Ａ）に示すように、ガラス基
板２１の上面のデバイス形成領域２２に対応する部分に
下部ゲート電極２３を形成する。次に、下部ゲート電極
２３を含むガラス基板２１の全上面に下部ゲート絶縁膜
２４を堆積し、次いでその上面にアモルファスシリコン
からなる半導体層２５を堆積し、次いでその上面に不純
物をドープされたシリコン膜２６を堆積し、次いでその
上面にソース・ドレイン電極形成用膜２７を堆積する。
次に、ソース・ドレイン電極形成用膜２７の上面のソー
ス・ドレイン電極を形成すべき部分にフォトレジスト膜
２８を形成する。次に、フォトレジスト膜２８をマスク
としてソース・ドレイン電極形成用膜２７およびシリコ
ン膜２６を連続してエッチングすると、図１（Ｂ）に示
すように、フォトレジスト膜２８下に残存するソース・
ドレイン電極形成用膜２７によってソース・ドレイン電
極２９が形成される。この後、フォトレジスト膜２８を
除去する。なお、ここまでの工程は、従来の場合と同様
である。
板２１の上面のデバイス形成領域２２に対応する部分に
下部ゲート電極２３を形成する。次に、下部ゲート電極
２３を含むガラス基板２１の全上面に下部ゲート絶縁膜
２４を堆積し、次いでその上面にアモルファスシリコン
からなる半導体層２５を堆積し、次いでその上面に不純
物をドープされたシリコン膜２６を堆積し、次いでその
上面にソース・ドレイン電極形成用膜２７を堆積する。
次に、ソース・ドレイン電極形成用膜２７の上面のソー
ス・ドレイン電極を形成すべき部分にフォトレジスト膜
２８を形成する。次に、フォトレジスト膜２８をマスク
としてソース・ドレイン電極形成用膜２７およびシリコ
ン膜２６を連続してエッチングすると、図１（Ｂ）に示
すように、フォトレジスト膜２８下に残存するソース・
ドレイン電極形成用膜２７によってソース・ドレイン電
極２９が形成される。この後、フォトレジスト膜２８を
除去する。なお、ここまでの工程は、従来の場合と同様
である。
【０００９】次に、図２（Ａ）に示すように、デバイス
形成領域２２よりもある程度大きめのオーバーサイズ領
域３０に対応する部分のソース・ドレイン電極２９およ
び半導体層２５の上面にフォトレジスト膜３１を形成す
る。次に、フォトレジスト膜３１をマスクとしてエッチ
ングする。このエッチングはＲＩＥ（リアクティブイオ
ンエッチング）等の異方性エッチングであり、これによ
り図２（Ｂ）に示すように、フォトレジスト膜３１下以
外の半導体層２５を除去する。このとき、フォトレジス
ト膜３１下以外の半導体層２５が除去されて下部ゲート
絶縁膜２４の上面が露出しても、エッチング用反応ガス
の供給過剰がある場合には、フォトレジスト膜３１下の
半導体層２５の側部のエッチングが進行し、半導体層２
５の側部にサイドエッチング部３２が形成される。この
後、フォトレジスト膜３１を除去する。
形成領域２２よりもある程度大きめのオーバーサイズ領
域３０に対応する部分のソース・ドレイン電極２９およ
び半導体層２５の上面にフォトレジスト膜３１を形成す
る。次に、フォトレジスト膜３１をマスクとしてエッチ
ングする。このエッチングはＲＩＥ（リアクティブイオ
ンエッチング）等の異方性エッチングであり、これによ
り図２（Ｂ）に示すように、フォトレジスト膜３１下以
外の半導体層２５を除去する。このとき、フォトレジス
ト膜３１下以外の半導体層２５が除去されて下部ゲート
絶縁膜２４の上面が露出しても、エッチング用反応ガス
の供給過剰がある場合には、フォトレジスト膜３１下の
半導体層２５の側部のエッチングが進行し、半導体層２
５の側部にサイドエッチング部３２が形成される。この
後、フォトレジスト膜３１を除去する。
【００１０】次に、図２（Ｃ）に示すように、ソース・
ドレイン電極２９およびその間の半導体層２５の上面に
フォトレジスト膜３３を形成する。次に、フォトレジス
ト膜３３およびソース・ドレイン電極２９をマスクとし
て再度ＲＩＥ等の異方性エッチングをする。すると、図
２（Ｄ）に示すように、フォトレジスト膜３３およびソ
ース・ドレイン電極２９下につまりデバイス形成領域２
２に対応する部分に残存する半導体層２５によって半導
体層３４が形成される。この場合、異方性エッチングで
あるため、まず半導体層２５の側部に形成されたサイド
エッチング部３２の上側のオーバーハングの部分が除去
される。この後、多少エッチングが継続されたとしても
オーバーハングが除去されるまではサイドエッチングは
進行していないから、この後のサイドエッチングは極小
に抑えることができる。つまり、デバイス形成領域２２
に形成される半導体層３４の側部に実質的にはオーバー
ハングが形成されないようにすることができる。この
後、フォトレジスト膜３３を除去する。
ドレイン電極２９およびその間の半導体層２５の上面に
フォトレジスト膜３３を形成する。次に、フォトレジス
ト膜３３およびソース・ドレイン電極２９をマスクとし
て再度ＲＩＥ等の異方性エッチングをする。すると、図
２（Ｄ）に示すように、フォトレジスト膜３３およびソ
ース・ドレイン電極２９下につまりデバイス形成領域２
２に対応する部分に残存する半導体層２５によって半導
体層３４が形成される。この場合、異方性エッチングで
あるため、まず半導体層２５の側部に形成されたサイド
エッチング部３２の上側のオーバーハングの部分が除去
される。この後、多少エッチングが継続されたとしても
オーバーハングが除去されるまではサイドエッチングは
進行していないから、この後のサイドエッチングは極小
に抑えることができる。つまり、デバイス形成領域２２
に形成される半導体層３４の側部に実質的にはオーバー
ハングが形成されないようにすることができる。この
後、フォトレジスト膜３３を除去する。
【００１１】次に、図３に示すように、全上面に上部ゲ
ート絶縁膜３５を堆積する。次に、ソース・ドレイン電
極２９間の半導体層３４に対応する部分の上部ゲート絶
縁膜３５の上面にＩＴＯ等からなる透明な上部ゲート電
極３６を形成すると、フォトセンサが完成する。この場
合、半導体層３４の側部にオーバーハングが形成されて
いないので、上部ゲート電極３６を含む上部ゲートライ
ン（上部配線）３６ａに断線が生じにくいようにするこ
とができる。
ート絶縁膜３５を堆積する。次に、ソース・ドレイン電
極２９間の半導体層３４に対応する部分の上部ゲート絶
縁膜３５の上面にＩＴＯ等からなる透明な上部ゲート電
極３６を形成すると、フォトセンサが完成する。この場
合、半導体層３４の側部にオーバーハングが形成されて
いないので、上部ゲート電極３６を含む上部ゲートライ
ン（上部配線）３６ａに断線が生じにくいようにするこ
とができる。
【００１２】ところで、このフォトセンサにおいて上部
ゲート電極３６を設けているのは、次の理由による。す
なわち、下部ゲート電極２３へのゲート電圧の印加によ
り発生するチャネル電流を、上部ゲート電極３６への電
圧の印加と、透明な上部ゲート電極３６および上部ゲー
ト絶縁膜３５を通って半導体層３４に達する光により誘
起される電子−正孔対とによって制御するとともに、上
部ゲート電極３６の電位を、この上部ゲート電極３６か
らの電界が下部ゲート電極２３からの電界によるチャネ
ル形成に対してそれを妨げる方向に働くように制御する
と、光照射時のチャネル抵抗が下部ゲート電極２３をゲ
ート電極とする薄膜トランジスタの導通状態にほぼ等し
くなるので、光照射時に流れるドレイン電流と光無照射
時のドレイン電流との差を十分大きくとって感度を向上
させることができ、また光照射時に流れるドレイン電流
の立上り特性も急俊にして動作速度も上げることができ
るようにするためである（特開平３−８２１７１号公報
参照）。
ゲート電極３６を設けているのは、次の理由による。す
なわち、下部ゲート電極２３へのゲート電圧の印加によ
り発生するチャネル電流を、上部ゲート電極３６への電
圧の印加と、透明な上部ゲート電極３６および上部ゲー
ト絶縁膜３５を通って半導体層３４に達する光により誘
起される電子−正孔対とによって制御するとともに、上
部ゲート電極３６の電位を、この上部ゲート電極３６か
らの電界が下部ゲート電極２３からの電界によるチャネ
ル形成に対してそれを妨げる方向に働くように制御する
と、光照射時のチャネル抵抗が下部ゲート電極２３をゲ
ート電極とする薄膜トランジスタの導通状態にほぼ等し
くなるので、光照射時に流れるドレイン電流と光無照射
時のドレイン電流との差を十分大きくとって感度を向上
させることができ、また光照射時に流れるドレイン電流
の立上り特性も急俊にして動作速度も上げることができ
るようにするためである（特開平３−８２１７１号公報
参照）。
【００１３】なお、上述の実施例では、半導体層２５を
大きさの異なるフォトレジスト膜３１、３３等を用いて
２回エッチングすることにより、デバイス形成領域２２
に半導体層３４を形成しているが、大きさの異なる３つ
以上のフォトレジスト膜を用いて、大きいものから順に
３回以上エッチングすることにより、デバイス形成領域
２２に半導体層３４を形成するようにしてもよい。ま
た、上述の実施例ではこの発明をフォトセンサに適用し
た場合について説明したが、これに限定されるものでは
ない。例えば、逆スタガ型の薄膜トランジスタに適用
し、ソース・ドレイン電極上に形成される上部配線の断
線を防止するようにすることもできる。
大きさの異なるフォトレジスト膜３１、３３等を用いて
２回エッチングすることにより、デバイス形成領域２２
に半導体層３４を形成しているが、大きさの異なる３つ
以上のフォトレジスト膜を用いて、大きいものから順に
３回以上エッチングすることにより、デバイス形成領域
２２に半導体層３４を形成するようにしてもよい。ま
た、上述の実施例ではこの発明をフォトセンサに適用し
た場合について説明したが、これに限定されるものでは
ない。例えば、逆スタガ型の薄膜トランジスタに適用
し、ソース・ドレイン電極上に形成される上部配線の断
線を防止するようにすることもできる。
【００１４】
【発明の効果】以上説明したように、この発明によれ
ば、大きいエッチングマスクを用いたエッチングによ
り、大きいエッチングマスク下に残存する半導体層の側
部にサイドエッチング部が発生しても、このサイドエッ
チング部の上側のオーバーハングの部分を小さいエッチ
ングマスクを用いたエッチングにより除去することがで
きるので、デバイス形成領域に形成される半導体層の側
部にオーバーハングが形成されないようにすることがで
き、ひいては後工程において形成する上部配線に断線が
生じにくいようにすることができる。
ば、大きいエッチングマスクを用いたエッチングによ
り、大きいエッチングマスク下に残存する半導体層の側
部にサイドエッチング部が発生しても、このサイドエッ
チング部の上側のオーバーハングの部分を小さいエッチ
ングマスクを用いたエッチングにより除去することがで
きるので、デバイス形成領域に形成される半導体層の側
部にオーバーハングが形成されないようにすることがで
き、ひいては後工程において形成する上部配線に断線が
生じにくいようにすることができる。
【図１】（Ａ）および（Ｂ）はそれぞれこの発明の一実
施例を適用したフォトセンサの各製造工程を示す断面
図。
施例を適用したフォトセンサの各製造工程を示す断面
図。
【図２】（Ａ）〜（Ｄ）はそれぞれ図１（Ｂ）に続くフ
ォトセンサの各製造工程を示す断面図。
ォトセンサの各製造工程を示す断面図。
【図３】同フォトセンサの完成した状態の断面図。
【図４】従来のデバイスの一例の断面図。
【図５】この従来例の問題点を説明するために示す断面
図。
図。
２２ デバイス形成領域 ２５ 半導体層 ３０ オーバーサイズ領域 ３１ フォトレジスト膜 ３３ フォトレジスト膜 ３４ 半導体層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 31/10 8422−4Ｍ Ｈ０１Ｌ 31/10 Ａ
Claims (1)
- 【請求項１】 デバイス形成領域およびその周囲に形成
した半導体層を、前記デバイス形成領域よりも大きいエ
ッチングマスクと前記デバイス形成領域に対応する大き
さのエッチングマスクとを少なくとも用いて、大きいエ
ッチングマスクから順にエッチングすることにより、前
記デバイス形成領域に半導体層を形成することを特徴と
する半導体層の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5200214A JPH0738114A (ja) | 1993-07-21 | 1993-07-21 | 半導体層の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5200214A JPH0738114A (ja) | 1993-07-21 | 1993-07-21 | 半導体層の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738114A true JPH0738114A (ja) | 1995-02-07 |
Family
ID=16420716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5200214A Pending JPH0738114A (ja) | 1993-07-21 | 1993-07-21 | 半導体層の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738114A (ja) |
-
1993
- 1993-07-21 JP JP5200214A patent/JPH0738114A/ja active Pending
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