JPH0734293B2

JPH0734293B2 - カードデータ読取装置

Info

Publication number: JPH0734293B2
Application number: JP62297959A
Authority: JP
Inventors: 裕基石井
Original assignee: Tec Corp
Current assignee: Tec Corp
Priority date: 1987-11-26
Filing date: 1987-11-26
Publication date: 1995-04-12
Anticipated expiration: 2010-04-12
Also published as: JPH01138656A

Description

【発明の詳細な説明】［産業上の利用分野］本発明はカードに形成された磁気ストライプに記憶され
たキャラクタ符号を読取るカードデータ読取装置に係わ
り、特に高速でキャラクタ符号を読取るカードデータ読
取装置に関する。

［従来の技術］近年、キャッシュカードやクレジットカードの他に、各
種会員券を示すカード，航空券、乗車券等のカードには
磁気ストライプが形成されており、その磁気ストライプ
に各種データが記憶されている。そして、一般に文字，
数字等のキャラクタ符号が［１］又は［０］の２値化さ
れたビットデータ状態で記憶されている。この磁気スト
ライプにキャラクタ符号を構成する複数のビットデータ
を書込む場合、各ビットデータと共に各ビットデータ相
互間を区切るためのクロック信号を同時に書込む。そし
て、このカードの磁気ストライプに記憶されたキャラク
タ符号を読取る場合、磁気ヘッドにて読取られたデータ
を復調回路によってビットデータとクロック信号に分離
する。そして、そのビットデータとクロック信号とをコ
ンピュータ等のデータ処理装置へ送出する。

データ処理装置は、前記ビットデータの区切りをクロッ
ク信号で判断する。しかるのち、各ビットデータからキ
ャラクタ符号を再生する。通常、カードの磁気ストライ
プには複数のキャラクタ符号が記憶されており、また、
磁気ストライプから読出されるデータはビット単位で出
力されるために、単なる１又は０のビットデータが１列
に並んでいるにすぎないので、キャラクタ符号の区切り
が定まらない。よって、各キャラクタ符号の先頭位置に
予め定められた複数のビットデータからなるスタート符
号を設定し、前記データ処理装置で順次入力されるビッ
トデータからスタート信号に対応する複数のビットデー
タを検索するようにしている。そして、スタート符号が
検索されると、このスタート符号の次のビットデータを
キャラクタ符号の開始ビットデータと判断する。

そして、前記クロック信号入力に同期して、ビットデー
タを順次読込んでいき、内部記憶部に順次格納する。そ
して、キャラクタ符号を構成するビットデータの構成数
で区切り、区切られた１キャラクタ符号分のビットデー
タが読込まれた時点でその読込まれた各ビットデータか
ら１個のキャラクタ符号を判断する。

［発明が解決しようとする問題点］しかしながら、上記のような手順でカードの磁気ストラ
イプに記憶されたキャラクタ符号を読取るようにしたカ
ードデータ読取装置においても次のような問題があっ
た。すなわち、前述したように、スタート符号が検索さ
れたのちに、各キャラクタ符号を読取る手順において、
データ処理装置は、クロック信号が入力される毎に復調
回路から出力されるビットデータを読込んで内部記憶部
に順番に格納していく割込処理を実行する必要がある。

したがって、一つのキャラクタ符号を読取る場合にその
キャラクタ符号を構成するビットデータの構成数分の割
込処理を実行する必要がある。この割込処理はROM等に
書込まれた制御プログラムによって実行される。したが
って、一つのカードの磁気ストライプに記憶された全部
のキャラクタ符号を読取るにはキャラクタ符号数に構成
ビットデータ数を乗算した数の回数だけ前記割込処理を
実行する必要がある。

一般にプログラム処理によるデータ処理時間は論理回路
等を用いたデータ処理時間に比較してその所要時間が長
いので、カードのデータを読込むための時間が増大する
問題がある。特に、乗車券や航空券等のように高速でカ
ードに記憶されたデータを読取る必要がある場合におい
ては、前述したプログラム処理では、乗車券又は航空券
を持参した乗客を短時間でさばき切れない問題が生じ
る。

本発明は、磁気ヘッドから読出される各ビットデータを
キャラクタ符号単位でもってデータ処理装置で読取らせ
ると共にキャラクタ符号のパリティチェックをハード回
路で行わせることによって、データ処理装置の負担を大
幅に軽減でき、ひいてはカードに記憶されたキャラクタ
符号を高速で読取ることができるカードデータ読取装置
を提供することを目的とする。

［問題点を解決するための手段］本発明は、第１図に示すように、カードＡの磁気ストラ
イプＢに記憶されたスタート符号Ｃとこのスタート符号
Ｃに続く各キャラクタ符号Ｄを磁気ヘッドＥで読取るカ
ードデータ読取装置において、磁気ヘッドＥで順次読取
られる各符号C,Dを構成する垂直パリティビットを含む
各ビットデータを順次記憶するシフトレジスタＦと、こ
のシフトレジスタＦの各桁から出力される各ビットデー
タを一時記憶するラインバッファＧと、シフトレジスタ
Ｆの各桁から出力される各ビットデータに対して垂直パ
リティチェックを行い、その結果を前記ラインバッファ
Ｇに１桁のパリティデータとして記憶させるパリティチ
ェック回路Ｊと、磁気ヘッドＥから一つのビットデータ
を読取る毎に、ラインバッファＧから出力される垂直パ
リティビット及びパリティデータを除く複数桁のビット
データを１符号分のビットデータとして読取り、この読
取った１符号分のビットデータが予め定められたスター
ト符号に一致するか否かを判断するスタート符号検索手
段Ｈと、このスタート符号検索手段Ｈにてスタート符号
が検索されると、それ以降、磁気ヘッドＥが１符号分の
ビットデータを読取る毎に、ラインバッファＧから出力
される複数桁のビットデータを、付加されたパリティデ
ータが正常値であれば、１キャラクタ符号Ｂのビットデ
ータとして読取るキャラクタ符号読取手段Ｉとを備えた
ものである。

［作用］このように構成されたカードデータ読取装置において、
カードの磁気ストライプに記憶されたスタート符号およ
びキャラクタ符号を読取る場合に、先頭のスタート符号
を読取るまでは、各ビットテーダが入力される毎に、ラ
インバッファから出力される複数桁のビットデータを読
込んで判断するが、一旦、スタート符号が検出される
と、キャラクタ符号を構成する数のビットデータがライ
ンバッファに格納された時点で、このキャラクタ符号を
示す複数桁のビットデータが一度に読込まれ、かつ垂直
パリティチェックの結果が正常値であれば該当キャラク
タ符号として判断される。したがって、各ビットデータ
入力毎にそのビットデータを読込む必要がないので、デ
ータ処理装置のプログラム処理を簡素化でき、カードの
読取り速度を増加できる。

［実施例］以下本発明の一実施例を図面を用いて説明する。第２図
は実施例のカードデータ読取装置を組込んだカード発行
装置の要部を示す模式図である。搬送路１に沿って搬入
ローラ2aおよび搬出ローラ2bが配設されており、この搬
入，搬出ローラ2a,2bは搬送用モータ2cてに駆動され
る。したがって、カードのデータ読取速度は搬送用モー
タ2cの回転速度によって定まる。カードの搬送路１に沿
って書込用の磁気ベット3aと読取用の磁気ヘッド3bとが
近接して配置されている。各磁気ヘッド3a,3bには変調
・復調回路４が接続されている。

この変調・復調回路４は、図示しない制御部から書込ク
ロック信号（▲▼）に同期して書込データ（▲
▼）が入力されると、磁気ベット3aに対して所定
周波数で変調した書込クロック信号（▲▼）お
よび書込データ（▲▼）を送出する。また、磁気
ヘッド3bからデータが入力されると、そのデータを復調
して、読出データ（▲▼）と読出クロック信号
（▲▼）に分離する。そして、制御部へ送出す
る。

このカード発行装置にて発行されるカードにおいて、例
えば第３図に示すように、カード５の上方位置に形成さ
れた３個の磁気ストライプ６に予約番号，便数，座席等
のデータが複数のビットデータからなるキャラクタ符号
で記憶される。また、このカード５は切取線７にて本券
部分5aと半券部分5bとに分割される。

各磁気ストライプ６には、第４図に示すように、エンコ
ード方向（書込・読出方向）からスタート符号8,複数の
キャラクタ符号9,エンド符号10,水平偶数パリティデー
タ（LRC）が書込まれる。スタート符号８は６桁の２進
で表示して［000101］の05_Hであるが、［１］の垂直パ
リティビットを加えて、７桁の［1000101］の45_Hのビッ
トデータとなる。また、各キャラクタ符号９は第５図に
示すように、b0〜b5の６桁からなるキャラクタビットデ
ータと１桁の垂直パリティビット（VRC）Ｐとの合計７
桁のビットデータ［b0,b1,b2,b3,b4,b5,P］からなる。
またエンド符号10は１桁のパリティビットを加えて、７
桁の［0011111］のビットデータ1F_Hとなる。

また、第６図は変調・復調回路４から出力される読出ク
ロック信号（▲▼）と読出データ（▲
▼）との関係を示すタイムチャートである。図示するよ
うに、読出データ（RDT）において、ハイ（Ｈ）レベル
状態が０を示し、ロー（Ｌ）レベル状態が１を示す。そ
して、通常、読出クロック信号（▲▼）の立下
りに応動して読出データ（RDT）のレベル状態を読取
る。

第７図は前記制御部のうち変調・復調回路４から送出さ
れた読出クロック信号（▲▼）と読出データ
（▲▼）が入力されるカードデータ読取装置を示
すブロック図である。すなわち、入力された読出クロッ
ク信号（▲▼），読出データ（▲▼）は
インバータ12a,12bでそれぞれローアクティブ状態から
ハイアクティブ状態に変換されてシフトレジスタ13のク
ロック端子CLKおよびデータ入力端子Ａに入力される。
また、このシフトレジスタ13のクリア端子CLRはデータ
処理装置としてのCPU（中央処理装置）14の出力ポートP
1に接続されている。

シフトレジスタ13のQ_A,Q_B,Q_C,Q_D,Q_E,Q_F,Q_Gの７個（７
桁）の各出力端子から出力される各ビットデータは８桁
の入出力端子を有するラインバッファ15の7A,6A,5A,4A,
3A,2A,1Aの各入力端子に入力される。また、このライン
バッファ15の８個の各出力端子1Y,2Y,3Y,4Y,5Y,6Y,7Y,8
Yから出力される８桁のビットデータD0,D1,D2,D3,D4,D
5,D6,D7はCPU14のデータ端子D0〜D7に入力される。

また、シフトレジスタ13から出力される７桁のビットデ
ータはパリティチェック回路16へ入力される。このパリ
ティチェック回路16は、図示するように、シフトレジス
タ13の各出力端子Q_G,Q_F,……,Q_B,Q_Aから出力される各ビ
ットデータが、図示するようにスタート符号8,キャラク
タ符号9,エンンド符号10等の一つの符号を構成するパリ
ティビットを含めた各ビットデータb0〜b5,Pの配列にな
った状態で該当符号を構成する各ビットデータに対する
垂直パリティチェックを実行する回路である。そして、
このパリティチェック回路16は６個の排他的論理和ゲー
ト16a,16b,16c,16d,16e,16fで構成されており、最終段
の排他的論理和ゲート16fの出力信号がハイ（＝１）レ
ベル時にこの符号のビットデータに誤りがなく、出力信
号がロー（＝０）レベル時にこの符号のビットデータに
エラーが発生したと判断する。そして、パリティチェッ
ク回路16の出力信号はラインバッファ15の残りの入力端
子８へ入力される。したがって、ラインバッファ15から
CPU14へ出力される８桁のビットデータのうち最上位桁
のビットデータD7はエラー有無の情報を示す。

また、ラインバッファ15のゲート端子ＧにはCPU14から
の読出信号（RD）およびチップセレクト信号（CS）がゲ
ート回路17を介して入力される。

また、前記インバータ12aにてハイアクティブ状態にな
った読出クロック信号はＤ型ラッチ回路18のクロック端
子CKに入力される。Ｄ型ラッチ回路18の出力端子の出
力信号はCPU14の割込端子INTへ入力される。すなわち、
読出クロック信号が入力される度にCPU14の割込端子INT
に割込信号が入力される。

しかして、前記CPU14は第８図の流れ図に従ってカード
５の磁気ストライプ６から読取った各ビットデータに対
するデータ読取処理を実行するようにプログラム構成さ
れている。

すなわち、流れ図が開始されると、P1にて内部レジスタ
にスタート符号８に対応する６桁のビットデータ［0001
01］（05_H）をセットする。次に、カード５が搬送路１
上を矢印方向に搬送される過程で磁気ヘッド3bにて磁気
ストライプ６に記憶されているデータを読取ると、変調
・復調回路４から読出クロック信号および読出データが
出力され、第７図のＤ型ラッチ回路18を介してCPU14に
割込みを発生させるが、P2にて読出クロック信号の割込
信号の入力待ちとなる。割込信号が入力されると、ライ
ンバッファ15から出力されるD0〜D7の各ビットデータの
うちD0〜D5の６桁分のビットデータを読む。そして、P3
にてこの６桁のビットデータがスタート符号８のビット
データ05_Hに一致しているか否かを判断する。一致して
いなければ、P2に戻り、次の割込信号を待つ。

次の読出クロック信号と読出データが入力され、ライン
バッファ15にシフトレジスタ13を介して最終桁に新たな
１個のビットデータが加入され、各桁のビットデータが
１桁ずつシフトアップすると、CPU14に次の割込信号が
入力される。そして、P3にてスタート符号８のビットデ
ータに一致すると、読出されたビットデータ内からスタ
ート符号が検索されたと判断する。そして、その時点に
おいては、シフトレジスタ13の各出力端子Q_G〜Q_Aにはス
タート符号８に対応する垂直パリィビットＰを含む７桁
のビットデータ［b0〜b5,P］が出力されているので、こ
のスタート符号８を構成する各ビットデータに対する垂
直パリティチェックがパリティチェック回路16で実施さ
れ、その結果がラインバッファ15の８桁目のビットデー
タD7で示される。したがって、P4にてビットデータD7が
［１］のエラー無しを確認する。エラー有りの場合は、
このビットデータはスタート符号でないと判断して、P2
へ戻る。

P4にてエラー無しが確認されると、P5にてこの７桁のビ
ットデータは正しいスタート符号であると判断する。そ
して、次の割込信号を待つ。同時にこのビットデータに
対する水平パリティデータ（LRC）を記憶する。

正しいスタート符号８の検索処理が終了すると、P6にて
CPU14内に形成された７ビットカウンタの計数値BCに７
をセットする。そして、P7にて一つの割込信号が入力す
ると、７ビットカウンタの計数値BCを１だけ減算する。
そして、P8にて計数値BCが０に達すると、新たに７個の
ビットデータがシフトレジスタ13を介してラインバッフ
ァ15に入力されたと判断する。そして、ラインバッファ
15から出力される８桁の各ビットデータD0〜D7のうちD0
〜D5の各データがキャラクタ符号９の各ビットデータb0
〜b5に対応し、D6が垂直パリティビットＰに対応し、D7
がパリティチェック回路16から出力されたパリティデー
タに対応する。よって、P9にてパリティデータD7の値が
１であることを確認すると、正しいキャラクタ符号と判
断する。そして、水平パリティデータ（LRC）を記憶す
る。しかして、スタート符号８に続く一つのキャラクタ
符号９の読取処理を終了する。

なお、P9にてパリティエラーが発生すると、P10にて搬
送モータ2cを逆転させて、カード５を初期位置まで戻し
て再度データ読出しを実行する指令を送出する。

P11にて磁気ストライプ６に記憶された規定数のキャラ
クタ符号の読取処理が終了すると、P12にて内部レジス
タにエンド符号10に対応する1F_Hをセットし、７ビット
カウンタの計数値BCに７を設定する。そして、P13からP
14にて新たに７個のビットデータがラインバッファ15に
記憶されるのを待って、P15にてそのデータD0〜D5がエ
ンド符号であることを確認し、P16にてパリティエラー
が無いことを確認する。そして、水平パリティデータ
（LRC）を記憶する。そして、７ビットカウンタの計数
値BCに７を設定する。

そして、P17からP18にて水平パリティデータ（LRC）11
に対応する新たな８桁のビットデータD0〜D7が出力され
ると、D0〜D5のビットデータで示されるLRC11のデータ
と先に読取った各符号における全部の水平パリティデー
タ（LCR）とを比較する。P19にてその水平パリティデー
タが一致することを確認すると、P20にて最終桁のパリ
ティデータD7にて垂直パリティチェック結果が正常値で
あることを確認する。

しかして、カード５の一つの磁気ストライプ６に記憶さ
れた全部のキャラクタ符号９の読取処理を終了する。

このように構成されたカードデータ読取装置であれば、
カード５の磁気ストライプ６に記憶されたスタート符号
8,各キャラクタ符号9,エンド符号10,水平パリティデー
タ11を構成する１連の１又は０の各ビットデータを順番
に読取っていく過程において、先頭のスタート符号８が
検出されるまでは、CPU14は読出クロック信号が入力す
る毎に、ラインバッファ15から出力される８桁のビット
データのうち６桁のビットデータD0〜D5を読込んで判断
するが、一旦、スタート符号８が検索されると、それ以
降は読出クロック信号が７カウントする度に、ラインバ
ッファ15から出力される８桁のデータD0〜D7を読取って
このデータを一つのキャラクタ符号に対応するビットデ
ータであると判断すれば良い。

したがって、CPU14はキャラクタ符号を読取っている期
間中は、各読出クロック信号が入力される毎に入力され
たビットデータの値を判断する必要がない。よって、CP
U14の負荷が軽減されるので、キャラクタ符号の読取速
度を大幅に向上できる。

また、CPU14には、ラインバッファ15から出力される８
桁のデータD0〜D7を一度に読取ることが可能である。し
たがって、従来装置のように、読出クロック信号が入力
する毎に一つのビットデータを読込んで自己の内部レジ
スタに格納して、内部レジスタのビットデータ数が規定
数に達した時点でその内部レジスタの複数桁のビットデ
ータを判断する処理方法に比較して、その処理速度を大
幅に向上できる。

さらに、CPU14の外部に６個の排他的論理和ゲート16a〜
16fからなるパリティチェック回路16を設け、各符号8,
9,10の垂直パリティチェックを実行するようにしている
ので、CPU14は垂直パリティチェック処理を実行する必
要がない。また、このパリティチェック回路16における
パリティチェック処理に要する時間はCPU14のプログラ
ム処理に要する時間は比較してほとんど無視できる程度
の時間であるので、結果的にCPU14の負担を軽減でき、
カードデータの読取り速度を更に向上できる。

このように、CPU14の負担が軽くなるので、搬送モータ2
cの回転速度を増加することによってカード５に記憶さ
れたデータをより高速に読取ること可能となる。

［発明の効果］以上説明したように、本発明のカードデータ読取装置に
おいては、磁気ヘッドから読出される各ビットデータを
キャラクタ符号単位でもってデータ処理装置で読取らせ
ている。また、パリティチェック回路を設けてキャラク
タ符号の各ビットデータの垂直パリティチェックを行
い、その結果をキャラクタ符号に付加してデータ処理装
置に読取らせている。よって、データ処理装置（CPU）
の負担を大幅に軽減できるので、カードに記憶されたキ
ャラクタ符号をより高速で読取ることが可能になる。

【図面の簡単な説明】

第１図は本発明の構成を示す機能ブロック図、第２図乃
至第８図は本発明の一実施例に係わるカードデータ読取
装置を示すものであり、第２図は同実施例装置を組込ん
だカード発行装置の要部を示す模式図、第３図はカード
を示す図、第４図は磁気ストライプに記憶された各デー
タを示す図、第５図は各符号を構成するビットデータの
配列図、第６図は読出クロック信号および読出データを
示すタイムチャート、第７図は同実施例装置の概略構成
を示すブロック図、第８図は動作を示す流れ図である。１……搬送路、3a,3b……磁気ヘッド、４……変調・復
調回路、５……カード、６……磁気ストライプ、８……
スタート符号、９……キャラクタ符号、10……エンド符
号、11……水平パリティデータ、13……シフトレジス
タ、14……CPU、15……ラインバッファ、16……パリテ
ィチェック回路、18……Ｄ型ラッチ回路。

Claims

【特許請求の範囲】

【請求項１】カードの磁気ストライプに記憶されたスタ
ート符号とこのスタート符号に続く各キャラクタ符号を
磁気ヘッドで読取るカードデータ読取装置において、前
記磁気ヘッドで順次読取られる前記各符号を構成する垂
直パリティビットを含む各ビットデータを順次記憶する
シフトレジスタと、このシフトレジスタの各桁から出力
される各ビットデータを一時記憶するラインバッファ
と、前記シフトレジスタの各桁から出力される各ビット
データに対して垂直パリティチェックを行い、その結果
を前記ラインバッファに１桁のパリティデータとして記
憶させるパリティチェック回路と、前記磁気ヘッドから
一つのビットデータを読取る毎に、前記ラインバッファ
から出力される垂直パリティビット及びパリティデータ
を除く複数桁のビットデータを１符号分のビットデータ
として読取り、この読取った１符号分のビットデータが
予め定められたスタート符号に一致するか否かを判断す
るスタート符号検索手段と、このスタート符号検索手段
にてスタート符号が検索されると、それ以降、前記磁気
ヘッドが１符号分のビットデータを読取る毎に、前記ラ
インバッファから出力される複数桁のビットデータを、
付加されたパリティデータが正常値であれば、１キャラ
クタ符号のビットデータとして読取るキャラクタ符号読
取手段とを備えたことを特徴とするカードデータ読取装
置。