JPH07336593A - 画像処理装置 - Google Patents
画像処理装置Info
- Publication number
- JPH07336593A JPH07336593A JP6129175A JP12917594A JPH07336593A JP H07336593 A JPH07336593 A JP H07336593A JP 6129175 A JP6129175 A JP 6129175A JP 12917594 A JP12917594 A JP 12917594A JP H07336593 A JPH07336593 A JP H07336593A
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- JP
- Japan
- Prior art keywords
- signal
- clock
- image processing
- frequency
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Picture Signal Circuits (AREA)
- Studio Circuits (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】
【目的】 画像の水平方向の拡大・縮小をＡ／Ｄ変換の
サンプリング数の可変によって行い、２次元ディジタル
フィルタを不要にして回路規模を縮小する。 【構成】 ＰＬＬ回路８の入力部17より水平方向の画素
数指定を入力し、制御部18を介し分周器16の分周比を制
御し、クロック９の周波数を可変する。Ａ／Ｄ変換部２
で映像信号１をこのクロック９でサンプリングしてディ
ジタル変換し、ＦＩＦＯ３を介して画像メモリ４に書き
込み、これを読み出し、Ｄ／Ａ変換部６でアナログ信号
に変換し出力する。垂直方向の拡大・縮小は拡大／縮小
フィルタ５で処理する。前記画像メモリ４、拡大／縮小
フィルタ５、Ｄ／Ａ変換部６等はＰＬＬ回路10で生成さ
れるシステムクロック11を用いて制御部12で制御する。
サンプリング数の可変によって行い、２次元ディジタル
フィルタを不要にして回路規模を縮小する。 【構成】 ＰＬＬ回路８の入力部17より水平方向の画素
数指定を入力し、制御部18を介し分周器16の分周比を制
御し、クロック９の周波数を可変する。Ａ／Ｄ変換部２
で映像信号１をこのクロック９でサンプリングしてディ
ジタル変換し、ＦＩＦＯ３を介して画像メモリ４に書き
込み、これを読み出し、Ｄ／Ａ変換部６でアナログ信号
に変換し出力する。垂直方向の拡大・縮小は拡大／縮小
フィルタ５で処理する。前記画像メモリ４、拡大／縮小
フィルタ５、Ｄ／Ａ変換部６等はＰＬＬ回路10で生成さ
れるシステムクロック11を用いて制御部12で制御する。
Description
【０００１】
【産業上の利用分野】本発明は画像処理装置に係り、水
平方向の画素数を拡大／縮小するものに関する。
平方向の画素数を拡大／縮小するものに関する。
【０００２】
【従来の技術】画像の水平方向・垂直方向のレートを変
換する場合、例えば、図２に示す如き構成の回路によ
り、映像信号１をＡ／Ｄ変換部２でディジタル信号に変
換し、画像レート圧縮の場合、Ａ／Ｄ変換部２よりの信
号を２次元ディジタルフィルタで構成された縮小フィル
タ21に入力し、水平方向または垂直方向の圧縮処理を行
い、画像メモリ4 に書込み、これを読出し、Ｄ／Ａ変換
部６でアナログ信号に変換して出力し、また、画像レー
トを拡張する場合、前記Ａ／Ｄ変換部２でディジタル変
換されたデータを画像メモリ４に書込んだ後、２次元デ
ィジタルフィルタで構成された拡大フィルタ22に入力
し、データの補間処理等を行って水平方向または垂直方
向の拡張処理を行い、Ｄ／Ａ変換部６でアナログ信号に
変換して出力するようにしたものがある。各部の動作
は、ＰＬＬ（phase locked loop ）回路10で生成される
クロック11（映像信号１より分離された水平同期信号等
の基準信号７に同期）を用いて制御部12により制御され
るもので、上述のように、この構成では２つの２次元デ
ィジタルフィルタを使用するため、メモリ容量が大きく
回路構成が大きくなるという問題がある。
換する場合、例えば、図２に示す如き構成の回路によ
り、映像信号１をＡ／Ｄ変換部２でディジタル信号に変
換し、画像レート圧縮の場合、Ａ／Ｄ変換部２よりの信
号を２次元ディジタルフィルタで構成された縮小フィル
タ21に入力し、水平方向または垂直方向の圧縮処理を行
い、画像メモリ4 に書込み、これを読出し、Ｄ／Ａ変換
部６でアナログ信号に変換して出力し、また、画像レー
トを拡張する場合、前記Ａ／Ｄ変換部２でディジタル変
換されたデータを画像メモリ４に書込んだ後、２次元デ
ィジタルフィルタで構成された拡大フィルタ22に入力
し、データの補間処理等を行って水平方向または垂直方
向の拡張処理を行い、Ｄ／Ａ変換部６でアナログ信号に
変換して出力するようにしたものがある。各部の動作
は、ＰＬＬ（phase locked loop ）回路10で生成される
クロック11（映像信号１より分離された水平同期信号等
の基準信号７に同期）を用いて制御部12により制御され
るもので、上述のように、この構成では２つの２次元デ
ィジタルフィルタを使用するため、メモリ容量が大きく
回路構成が大きくなるという問題がある。
【０００３】
【発明が解決しようとする課題】本発明は上述の問題点
に鑑み、２次元ディジタルフィルタを使用せずに画像の
水平方向を拡大／縮小するようにし、小さいメモリ容量
で回路を構成できるようにすることにある。
に鑑み、２次元ディジタルフィルタを使用せずに画像の
水平方向を拡大／縮小するようにし、小さいメモリ容量
で回路を構成できるようにすることにある。
【０００４】
【課題を解決するための手段】本発明は上述の課題を解
決するため、映像信号より分離された基準信号に同期し
た第１のクロックを生成する第１クロック生成部と、前
記基準信号に同期し、前記第１のクロックとは異なるク
ロックを生成する第２クロック生成部と、前記第１クロ
ック生成部よりのクロックで映像信号をサンプリングし
ディジタル信号に変換するＡ／Ｄ変換部と、Ａ／Ｄ変換
部よりの信号を記憶する画像メモリと、画像メモリより
読出したデータを前記第２クロック生成部よりのクロッ
クを用いてアナログ信号に変換し出力するＤ／Ａ変換部
とで構成し、前記第１クロック生成部のクロック数を可
変し、水平方向の画素数を可変するようにした画像処理
装置を提供するものである。
決するため、映像信号より分離された基準信号に同期し
た第１のクロックを生成する第１クロック生成部と、前
記基準信号に同期し、前記第１のクロックとは異なるク
ロックを生成する第２クロック生成部と、前記第１クロ
ック生成部よりのクロックで映像信号をサンプリングし
ディジタル信号に変換するＡ／Ｄ変換部と、Ａ／Ｄ変換
部よりの信号を記憶する画像メモリと、画像メモリより
読出したデータを前記第２クロック生成部よりのクロッ
クを用いてアナログ信号に変換し出力するＤ／Ａ変換部
とで構成し、前記第１クロック生成部のクロック数を可
変し、水平方向の画素数を可変するようにした画像処理
装置を提供するものである。
【０００５】
【作用】以上のように構成したので、本発明による画像
処理装置においては、Ａ／Ｄ変換用のクロックと他の信
号処理回路のシステムクロックは別々のＰＬＬ回路等で
生成され、サンプリングクロック用のＰＬＬ回路はクロ
ック周波数を可変できる。このサンプリングクロック周
波数を可変することによりＡ／Ｄ変換部のサンプリング
数を可変し、画素数を増減し、画像の水平方向の拡大若
しくは縮小を行う。
処理装置においては、Ａ／Ｄ変換用のクロックと他の信
号処理回路のシステムクロックは別々のＰＬＬ回路等で
生成され、サンプリングクロック用のＰＬＬ回路はクロ
ック周波数を可変できる。このサンプリングクロック周
波数を可変することによりＡ／Ｄ変換部のサンプリング
数を可変し、画素数を増減し、画像の水平方向の拡大若
しくは縮小を行う。
【０００６】
【実施例】以下、本発明による画像処理装置の実施例を
詳細に説明する。図１は本発明による画像処理装置の一
実施例の要部ブロック図である。図において、１は映像
信号、２はＡ／Ｄ変換部で、映像信号１をＡ／Ｄ変換部
２でディジタル信号に変換する。３はＦＩＦＯ（first-
in first-out）型のメモリで、Ａ／Ｄ変換部２よりの信
号を書込み、このデータを書込まれた順序で読み出し、
画像メモリ４に入力する。５は拡大／縮小フィルタで、
ディジタルフィルタで構成し、画像メモリ４より読み出
した画像データの垂直方向の拡大処理若しくは縮小処理
を行う。６はＤ／Ａ変換部で、拡大／縮小フィルタ５よ
りのデータをアナログ信号に変換する。７は映像信号１
より分離した水平同期信号（ＨＤ）、８はＰＬＬ回路
で、ＰＬＬ回路８でＨＤ７と位相の同期したＡ／Ｄ変換
用のクロック９を生成し、Ａ／Ｄ変換部２のサンプリン
グ、およびＦＩＦＯ３の書込み制御に使用する。10はＰ
ＬＬ回路で、前記ＨＤ７に同期したシステムクロック11
を生成し、制御部12に入力し、前記ＦＩＦＯ３のデータ
読み出し、画像メモリ４の書込み、拡大／縮小フィルタ
５の処理、およびＤ／Ａ変換部６の制御等に用いる。
詳細に説明する。図１は本発明による画像処理装置の一
実施例の要部ブロック図である。図において、１は映像
信号、２はＡ／Ｄ変換部で、映像信号１をＡ／Ｄ変換部
２でディジタル信号に変換する。３はＦＩＦＯ（first-
in first-out）型のメモリで、Ａ／Ｄ変換部２よりの信
号を書込み、このデータを書込まれた順序で読み出し、
画像メモリ４に入力する。５は拡大／縮小フィルタで、
ディジタルフィルタで構成し、画像メモリ４より読み出
した画像データの垂直方向の拡大処理若しくは縮小処理
を行う。６はＤ／Ａ変換部で、拡大／縮小フィルタ５よ
りのデータをアナログ信号に変換する。７は映像信号１
より分離した水平同期信号（ＨＤ）、８はＰＬＬ回路
で、ＰＬＬ回路８でＨＤ７と位相の同期したＡ／Ｄ変換
用のクロック９を生成し、Ａ／Ｄ変換部２のサンプリン
グ、およびＦＩＦＯ３の書込み制御に使用する。10はＰ
ＬＬ回路で、前記ＨＤ７に同期したシステムクロック11
を生成し、制御部12に入力し、前記ＦＩＦＯ３のデータ
読み出し、画像メモリ４の書込み、拡大／縮小フィルタ
５の処理、およびＤ／Ａ変換部６の制御等に用いる。
【０００７】ＰＬＬ回路８は、位相比較器13、ＬＰＦ
（low pass filter ＝積分回路）14、ＶＣＯ（voltage
controlled oscillator ＝電圧制御発振器）15、分周器
16、入力部17および制御部18で構成される。この回路
は、ＶＣＯ15のクロック出力９を分周器16で分周して比
較信号とし、位相比較器13に入力してＨＤ７の位相と比
較し、出力される位相差の信号をＬＰＦ14で積分し、直
流電圧にして前記ＶＣＯ15に印加し、ＨＤ７と位相の一
致したクロック９を出力する。クロック９の周波数は、
入力部17よりの信号に基づいて制御部16で分周器16を制
御し、分周比を可変することに可変される。ＰＬＬ回路
10は前記ＰＬＬ回路８の入力部17および制御部18を省い
たもので、分周器16は予め設定された分周比でシステム
クロック11を分周する。
（low pass filter ＝積分回路）14、ＶＣＯ（voltage
controlled oscillator ＝電圧制御発振器）15、分周器
16、入力部17および制御部18で構成される。この回路
は、ＶＣＯ15のクロック出力９を分周器16で分周して比
較信号とし、位相比較器13に入力してＨＤ７の位相と比
較し、出力される位相差の信号をＬＰＦ14で積分し、直
流電圧にして前記ＶＣＯ15に印加し、ＨＤ７と位相の一
致したクロック９を出力する。クロック９の周波数は、
入力部17よりの信号に基づいて制御部16で分周器16を制
御し、分周比を可変することに可変される。ＰＬＬ回路
10は前記ＰＬＬ回路８の入力部17および制御部18を省い
たもので、分周器16は予め設定された分周比でシステム
クロック11を分周する。
【０００８】次に、本発明による画像処理装置の動作を
説明する。画像の水平方向を拡大または縮小する場合、
ＰＬＬ回路８の入力部17より水平方向の画素数の指定を
入力する。入力部17よりの信号に基づいて制御部18を介
し分周器16の分周比が可変され、クロック９の周波数が
可変される。Ａ／Ｄ変換部２のサンプリング数はこのク
ロック９の数（クロック周波数）で決まるので、これに
より水平方向の画素数を拡大若しくは縮小することがで
きる。映像信号１はＡ／Ｄ変換部２でこのクロック９で
サンプリングされ、ディジタル信号に変換され、ＦＩＦ
Ｏ３に書込まれる。ＦＩＦＯ３への書込みと同時若しく
は書込み終了後、ＰＬＬ回路10で生成されるシステムク
ロック11を用いてＦＩＦＯ３のデータを書込まれた順序
で読み出し、画像メモリ４に書込む。そして、画像メモ
リ４のデータを読み出し、Ｄ／Ａ変換部６でアナログ信
号に変換して出力する。これら画像メモリ４、Ｄ／Ａ変
換部６および後述する拡大／縮小フィルタ５等の制御に
はＰＬＬ回路10で生成されるシステムクロック11を用い
る。
説明する。画像の水平方向を拡大または縮小する場合、
ＰＬＬ回路８の入力部17より水平方向の画素数の指定を
入力する。入力部17よりの信号に基づいて制御部18を介
し分周器16の分周比が可変され、クロック９の周波数が
可変される。Ａ／Ｄ変換部２のサンプリング数はこのク
ロック９の数（クロック周波数）で決まるので、これに
より水平方向の画素数を拡大若しくは縮小することがで
きる。映像信号１はＡ／Ｄ変換部２でこのクロック９で
サンプリングされ、ディジタル信号に変換され、ＦＩＦ
Ｏ３に書込まれる。ＦＩＦＯ３への書込みと同時若しく
は書込み終了後、ＰＬＬ回路10で生成されるシステムク
ロック11を用いてＦＩＦＯ３のデータを書込まれた順序
で読み出し、画像メモリ４に書込む。そして、画像メモ
リ４のデータを読み出し、Ｄ／Ａ変換部６でアナログ信
号に変換して出力する。これら画像メモリ４、Ｄ／Ａ変
換部６および後述する拡大／縮小フィルタ５等の制御に
はＰＬＬ回路10で生成されるシステムクロック11を用い
る。
【０００９】画像の垂直方向の拡大または縮小（ライン
数の増／減）は拡大／縮小フィルタ５によって行う。こ
の処理は、ライン数の縮小は、例えば、所要ライン数ご
とに１ラインずつ間引きする、間引きするラインの画素
データを前のラインおよび次のラインにそれぞれ加えて
平均をとる、あるいは、ｎラインをｍラインに縮小する
場合は各ラインの画素データをそれぞれｍ等分し、第１
ラインに第２ラインの画素データの１／ｍを加えて新・
第１ラインに、第２ラインの残り（ｍ−１）／ｍに第３
ラインの（ｍ−２）／ｍを加えて新・第２ラインする、
・・等の処理を行い、また、ライン数を増やす場合、所
要ライン数ごとに同一ラインを２回走査する、所要ライ
ン数ごとに前後２ラインの画素データの平均値によって
新しいラインを作る、あるいは、ｍラインをｎラインに
拡大する場合、各ラインの画素データをそれぞれｍ等分
し、第１ラインの（ｍ−１）／ｍで新・第１ラインに、
第１ラインの残り１／ｍと第２ラインの（ｍ−２）／ｍ
とを加えて新・第２ラインにする、・・等の処理を行
う。
数の増／減）は拡大／縮小フィルタ５によって行う。こ
の処理は、ライン数の縮小は、例えば、所要ライン数ご
とに１ラインずつ間引きする、間引きするラインの画素
データを前のラインおよび次のラインにそれぞれ加えて
平均をとる、あるいは、ｎラインをｍラインに縮小する
場合は各ラインの画素データをそれぞれｍ等分し、第１
ラインに第２ラインの画素データの１／ｍを加えて新・
第１ラインに、第２ラインの残り（ｍ−１）／ｍに第３
ラインの（ｍ−２）／ｍを加えて新・第２ラインする、
・・等の処理を行い、また、ライン数を増やす場合、所
要ライン数ごとに同一ラインを２回走査する、所要ライ
ン数ごとに前後２ラインの画素データの平均値によって
新しいラインを作る、あるいは、ｍラインをｎラインに
拡大する場合、各ラインの画素データをそれぞれｍ等分
し、第１ラインの（ｍ−１）／ｍで新・第１ラインに、
第１ラインの残り１／ｍと第２ラインの（ｍ−２）／ｍ
とを加えて新・第２ラインにする、・・等の処理を行
う。
【００１０】
【発明の効果】以上に説明したように、本発明による画
像処理装置によれば、水平方向の拡大・縮小は、映像信
号のディジタル変換時のサンプリング数の可変によって
行うもので、２次元ディジタルフィルタを使用しないの
でメモリ容量が小さくてすみ、回路規模を圧縮できる。
像処理装置によれば、水平方向の拡大・縮小は、映像信
号のディジタル変換時のサンプリング数の可変によって
行うもので、２次元ディジタルフィルタを使用しないの
でメモリ容量が小さくてすみ、回路規模を圧縮できる。
【図１】本発明による画像処理装置の一実施例の要部ブ
ロック図である。
ロック図である。
【図２】従来の画像処理装置の一例の要部ブロック図で
ある。
ある。
１ 映像信号 ２ Ａ／Ｄ変換部 ３ ＦＩＦＯ ４ 画像メモリ ５ 拡大／縮小フィルタ（垂直方向） ６ Ｄ／Ａ変換部 ７ 基準信号（水平同期信号） ８ ＰＬＬ回路 ９ クロック（Ａ／Ｄサンプリング用） 10 ＰＬＬ回路 11 システムクロック 12 制御部 13 位相比較器 14 ＬＰＦ 15 ＶＣＯ 16 分周器 17 入力部 18 制御部
Claims (4)
- 【請求項１】 映像信号より分離された基準信号に同期
した第１のクロックを生成する第１クロック生成部と、
前記基準信号に同期し、前記第１のクロックとは異なる
クロックを生成する第２クロック生成部と、前記第１ク
ロック生成部よりのクロックで映像信号をサンプリング
しディジタル信号に変換するＡ／Ｄ変換部と、Ａ／Ｄ変
換部よりの信号を記憶する画像メモリと、画像メモリよ
り読出したデータを前記第２クロック生成部よりのクロ
ックを用いてアナログ信号に変換し出力するＤ／Ａ変換
部とで構成した画像処理装置。 - 【請求項２】 前記第１クロック生成部および第２クロ
ック生成部を、それぞれ、前記基準信号と比較信号の位
相を比較する位相比較器と、位相比較器よりの信号を積
分する積分回路と、積分回路よりの信号に対応する周波
数で発振する電圧制御発振回路と、電圧制御発振回路よ
りの信号を分周し前記位相比較器に入力する分周器とで
なるＰＬＬ回路で構成した請求項１記載の画像処理装
置。 - 【請求項３】 前記第１クロック生成部に、画素数の指
定を入力する入力部と、前記分周器の分周比を制御する
制御部とを設け、入力部よりの信号に基づいて前記分周
器の分周比を可変し、前記Ａ／Ｄ変換部のサンプリング
数を可変するようにした請求項２記載の画像処理装置。 - 【請求項４】 前記第１クロック生成部にて、前記位相
比較器で、前記分周器よりの比較信号と映像信号より分
離された水平同期信号の位相を比較するようにした請求
項２記載の画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6129175A JPH07336593A (ja) | 1994-06-10 | 1994-06-10 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6129175A JPH07336593A (ja) | 1994-06-10 | 1994-06-10 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07336593A true JPH07336593A (ja) | 1995-12-22 |
Family
ID=15003005
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6129175A Pending JPH07336593A (ja) | 1994-06-10 | 1994-06-10 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07336593A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998052183A1 (fr) * | 1997-05-16 | 1998-11-19 | Sony Corporation | Dispositif et procede de conversion de balayage |
| JP2001242820A (ja) * | 2000-02-29 | 2001-09-07 | Sony Corp | 映像処理装置及び方法 |
| KR100481703B1 (ko) * | 1996-07-02 | 2005-08-31 | 소니 가부시끼 가이샤 | 화상처리장치및처리방법 |
-
1994
- 1994-06-10 JP JP6129175A patent/JPH07336593A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100481703B1 (ko) * | 1996-07-02 | 2005-08-31 | 소니 가부시끼 가이샤 | 화상처리장치및처리방법 |
| WO1998052183A1 (fr) * | 1997-05-16 | 1998-11-19 | Sony Corporation | Dispositif et procede de conversion de balayage |
| JP2001242820A (ja) * | 2000-02-29 | 2001-09-07 | Sony Corp | 映像処理装置及び方法 |
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