JPH07335739A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07335739A JPH07335739A JP12772094A JP12772094A JPH07335739A JP H07335739 A JPH07335739 A JP H07335739A JP 12772094 A JP12772094 A JP 12772094A JP 12772094 A JP12772094 A JP 12772094A JP H07335739 A JPH07335739 A JP H07335739A
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- semiconductor substrate
- insulating film
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- film pattern
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Abstract
(57)【要約】
【目的】 ＬＯＣＯＳ端における酸化膜を厚膜化してゲ
−ト酸化膜の耐圧の向上を図る。 【構成】 ＳｉＯ2膜２が形成されＢ注入がされたＰ型
Ｓｉ基板１上にＳｉ3Ｎ 4膜パタ−ン３を形成した後に、
レジストパタ−ンをマスクにして所望の領域にＰ注入を
行い、１１００℃以上の熱処理を行ってツインウェル構
造を形成し、続いてＬＯＣＯＳ酸化膜６を形成する。こ
こでＳｉ3Ｎ4膜パタ−ン３が熱処理されたときの応力に
よってバ−ズビ−クの厚さが増加する。次に、Ｓｉ3Ｎ4
膜パタ−ン３とＳｉＯ2膜２を除去した後、ゲ−ト酸化
膜８を形成すると、膜８の厚さも基板に残留した応力に
よってＬＯＣＯＳ端で増加する。このときＬＯＣＯＳエ
ッヂの酸化膜が厚く形成されているのでゲ−ト酸化膜の
耐圧が高くなる。
−ト酸化膜の耐圧の向上を図る。 【構成】 ＳｉＯ2膜２が形成されＢ注入がされたＰ型
Ｓｉ基板１上にＳｉ3Ｎ 4膜パタ−ン３を形成した後に、
レジストパタ−ンをマスクにして所望の領域にＰ注入を
行い、１１００℃以上の熱処理を行ってツインウェル構
造を形成し、続いてＬＯＣＯＳ酸化膜６を形成する。こ
こでＳｉ3Ｎ4膜パタ−ン３が熱処理されたときの応力に
よってバ−ズビ−クの厚さが増加する。次に、Ｓｉ3Ｎ4
膜パタ−ン３とＳｉＯ2膜２を除去した後、ゲ−ト酸化
膜８を形成すると、膜８の厚さも基板に残留した応力に
よってＬＯＣＯＳ端で増加する。このときＬＯＣＯＳエ
ッヂの酸化膜が厚く形成されているのでゲ−ト酸化膜の
耐圧が高くなる。
Description
【０００１】
【産業上の利用分野】本発明は超ＬＳＩなどの高集積化
に際し、信頼性の優れたゲ−ト酸化膜を形成するのに有
効な半導体装置の製造方法に関するものである。
に際し、信頼性の優れたゲ−ト酸化膜を形成するのに有
効な半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来、素子分離用ＬＯＣＯＳ酸化膜の形
成方法としては、例えば特開昭６２−１０６６２０号公
報に示されているような方法がとられていた。
成方法としては、例えば特開昭６２−１０６６２０号公
報に示されているような方法がとられていた。
【０００３】図１５はこの従来の形成方法を示すもので
あり、その概要を説明すると、まず、Ｎ型Ｓｉ基板１０
１にＳｉＯ2膜１０２，Ｓｉ3Ｎ4膜１０３を形成する。
そして次工程のリソグラフィ−の合わせ用のパタ−ンを
ＡのようにＳｉ3Ｎ4膜１０３を選択的にエッチングする
ことにより形成する。次に、レジストパタ−ン１０４を
マスクにしてＰウエル用ボロンイオン注入を行う。次に
レジストを除去し、Ｐウェルドライブインを行う。そし
てＳｉ3 Ｎ4 膜１０３を選択的に除去し、除去された領
域を酸化してＬＯＣＯＳ酸化膜１０６を形成する。
あり、その概要を説明すると、まず、Ｎ型Ｓｉ基板１０
１にＳｉＯ2膜１０２，Ｓｉ3Ｎ4膜１０３を形成する。
そして次工程のリソグラフィ−の合わせ用のパタ−ンを
ＡのようにＳｉ3Ｎ4膜１０３を選択的にエッチングする
ことにより形成する。次に、レジストパタ−ン１０４を
マスクにしてＰウエル用ボロンイオン注入を行う。次に
レジストを除去し、Ｐウェルドライブインを行う。そし
てＳｉ3 Ｎ4 膜１０３を選択的に除去し、除去された領
域を酸化してＬＯＣＯＳ酸化膜１０６を形成する。
【０００４】
【発明が解決しようとする課題】しかしながら上記のよ
うなウェル形成の熱処理を行ってからＳｉ3 Ｎ4 膜１０
３を選択的に除去しＳｉ3 Ｎ4 膜パタ−ンを形成してＬ
ＯＣＯＳ酸化を行う方法においては、従来から次に形成
したゲ−トＳｉＯ2 膜の耐圧がＬＯＣＯＳ端近傍で弱
く、ほとんど上記の場所から絶縁破壊を起こしやすいと
いうのが普通であり、スケ−リング則に従って薄膜化さ
れるゲ−ト酸化膜の問題点となっていた。
うなウェル形成の熱処理を行ってからＳｉ3 Ｎ4 膜１０
３を選択的に除去しＳｉ3 Ｎ4 膜パタ−ンを形成してＬ
ＯＣＯＳ酸化を行う方法においては、従来から次に形成
したゲ−トＳｉＯ2 膜の耐圧がＬＯＣＯＳ端近傍で弱
く、ほとんど上記の場所から絶縁破壊を起こしやすいと
いうのが普通であり、スケ−リング則に従って薄膜化さ
れるゲ−ト酸化膜の問題点となっていた。
【０００５】本発明は上記問題点に鑑み、上記問題点を
解決し、信頼性に優れ、高集積化を可能とする半導体装
置の製造方法を提供するものである。
解決し、信頼性に優れ、高集積化を可能とする半導体装
置の製造方法を提供するものである。
【０００６】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置の製造方法は、第１の絶縁膜で
覆われた半導体基板上に形成された耐酸化性膜にパタ−
ニングした後、熱処理する工程と、前記パタ−ニングさ
れた耐酸化性膜をマスクにして前記半導体基板を酸化し
素子分離材としての第２の絶縁膜を形成する工程と、前
記第１の絶縁膜及び耐酸化性膜を除去し、露出した前記
半導体基板を酸化しゲ−ト酸化膜である第３の絶縁膜を
形成する工程とを備えたものである。
めに本発明の半導体装置の製造方法は、第１の絶縁膜で
覆われた半導体基板上に形成された耐酸化性膜にパタ−
ニングした後、熱処理する工程と、前記パタ−ニングさ
れた耐酸化性膜をマスクにして前記半導体基板を酸化し
素子分離材としての第２の絶縁膜を形成する工程と、前
記第１の絶縁膜及び耐酸化性膜を除去し、露出した前記
半導体基板を酸化しゲ−ト酸化膜である第３の絶縁膜を
形成する工程とを備えたものである。
【０００７】
【作用】本発明者らは、上記の構成にすることによっ
て、第２絶縁膜の端部の膜厚、および第２絶縁膜の端部
に接するゲ−ト酸化膜をわずかに厚く形成することがで
きることを実験的に見出した。これにより絶縁耐圧が向
上し従来問題であった端部での絶縁破壊を防止できるも
のである。
て、第２絶縁膜の端部の膜厚、および第２絶縁膜の端部
に接するゲ−ト酸化膜をわずかに厚く形成することがで
きることを実験的に見出した。これにより絶縁耐圧が向
上し従来問題であった端部での絶縁破壊を防止できるも
のである。
【０００８】上記効果は解析の結果、第２の絶縁膜を形
成する為の耐酸化性膜パタ−ンを形成したまま熱処理す
れば、耐酸化性膜パタ−ンの端部の半導体基板中に、耐
酸化性膜除去後も残留する応力を誘起し、この応力によ
ってこの部分でゲ−ト酸化膜成長速度がはやくなるため
厚くなると考えられることがわかった。
成する為の耐酸化性膜パタ−ンを形成したまま熱処理す
れば、耐酸化性膜パタ−ンの端部の半導体基板中に、耐
酸化性膜除去後も残留する応力を誘起し、この応力によ
ってこの部分でゲ−ト酸化膜成長速度がはやくなるため
厚くなると考えられることがわかった。
【０００９】
【実施例】以下本発明の実施例を具体的に図面とともに
説明する。
説明する。
【００１０】（実施例１）図１は本発明による第１の実
施例の製造工程を示す工程断面図であり、特にＣＭＯＳ
型半導体装置の製造に適用したものである。
施例の製造工程を示す工程断面図であり、特にＣＭＯＳ
型半導体装置の製造に適用したものである。
【００１１】まず、図１（ａ）に示すようにＰ型Ｓｉ基
板１上に薄いＳｉＯ2 膜２が形成され、Ｐ型Ｓｉ基板１
の表面全面にＰウエルＢ注入がなされ、その上にＳｉ3
Ｎ4膜を堆積し、所望の領域をエッチングしてＬＯＣＯ
Ｓ酸化用のＳｉ3Ｎ4膜パタ−ン３を形成する。
板１上に薄いＳｉＯ2 膜２が形成され、Ｐ型Ｓｉ基板１
の表面全面にＰウエルＢ注入がなされ、その上にＳｉ3
Ｎ4膜を堆積し、所望の領域をエッチングしてＬＯＣＯ
Ｓ酸化用のＳｉ3Ｎ4膜パタ−ン３を形成する。
【００１２】しかる後に、レジスト膜パタ−ンをマスク
にして所望の領域にＮウエル用Ｐ注入を行い、１１００
℃以上の熱処理を行ってボロンおよびリンを深く拡散さ
せ、図１（ｂ）に示すようにツインウェル構造を形成す
る。図１（ｂ）において、４はＰウエル、５はＮウエル
である。この熱処理は同時に、Ｓｉ3Ｎ4膜パタ−ン３の
端のＳｉ基板１中にＳｉ3Ｎ4膜の応力を誘起する役目を
果たすものである。
にして所望の領域にＮウエル用Ｐ注入を行い、１１００
℃以上の熱処理を行ってボロンおよびリンを深く拡散さ
せ、図１（ｂ）に示すようにツインウェル構造を形成す
る。図１（ｂ）において、４はＰウエル、５はＮウエル
である。この熱処理は同時に、Ｓｉ3Ｎ4膜パタ−ン３の
端のＳｉ基板１中にＳｉ3Ｎ4膜の応力を誘起する役目を
果たすものである。
【００１３】次に、基板１を酸化して、図１（ｃ）に示
すように、素子分離用のＬＯＣＯＳ酸化膜６を形成す
る。
すように、素子分離用のＬＯＣＯＳ酸化膜６を形成す
る。
【００１４】次に、Ｓｉ3Ｎ4膜パタ−ン３とＳｉＯ2膜
２を除去し、露出した基板１の表面をを酸化しゲ−ト酸
化膜としてＳｉＯ2膜８を形成する。上記の図１（ｂ）
における熱処理工程により発生したＳｉ基板１中の応力
はＳｉ3Ｎ4膜３およびＳｉＯ 2 膜２を除去しても基板１
内に残留し、その位置はＬＯＣＯＳ酸化膜６の端に存在
している。この応力によってＬＯＣＯＳ酸化膜６自体の
先端部、およびＳｉＯ 2膜８の成長速度を大きくするこ
とができる。そして、このように形成された酸化膜は、
ＬＯＣＯＳ膜６の端でわずかに厚くなる。
２を除去し、露出した基板１の表面をを酸化しゲ−ト酸
化膜としてＳｉＯ2膜８を形成する。上記の図１（ｂ）
における熱処理工程により発生したＳｉ基板１中の応力
はＳｉ3Ｎ4膜３およびＳｉＯ 2 膜２を除去しても基板１
内に残留し、その位置はＬＯＣＯＳ酸化膜６の端に存在
している。この応力によってＬＯＣＯＳ酸化膜６自体の
先端部、およびＳｉＯ 2膜８の成長速度を大きくするこ
とができる。そして、このように形成された酸化膜は、
ＬＯＣＯＳ膜６の端でわずかに厚くなる。
【００１５】その後、リンド−プ多結晶Ｓｉ膜を形成し
た後所望の領域をエッチングしてゲ−ト電極パタ−ン１
０を形成して、図１（ｄ）に示すように、ＣＭＯＳ構造
半導体装置が完成される。
た後所望の領域をエッチングしてゲ−ト電極パタ−ン１
０を形成して、図１（ｄ）に示すように、ＣＭＯＳ構造
半導体装置が完成される。
【００１６】以上の説明から明らかなように、ＬＯＣＯ
Ｓ端でゲ−ト酸化膜が厚く成長することでゲ−ト酸化膜
の耐圧（ゲ−ト電極と基板間の耐圧）を高くすることが
できるため、信頼性が向上する。
Ｓ端でゲ−ト酸化膜が厚く成長することでゲ−ト酸化膜
の耐圧（ゲ−ト電極と基板間の耐圧）を高くすることが
できるため、信頼性が向上する。
【００１７】（実施例２）図２から図９は本発明第２の
実施例の製造工程を示すものであり、ここで対象とする
デバイスは、ＣＭＯＳロジックとＤＲＡＭの混載型半導
体装置である。ＤＲＡＭ部はいわゆるスタック型のメモ
リ−セルを有する構造となっている。
実施例の製造工程を示すものであり、ここで対象とする
デバイスは、ＣＭＯＳロジックとＤＲＡＭの混載型半導
体装置である。ＤＲＡＭ部はいわゆるスタック型のメモ
リ−セルを有する構造となっている。
【００１８】以下に、図面を参照しながら上記半導体装
置製造の工程について説明する。まず、図２に示すよう
にＰ型Ｓｉ基板１上にＳｉＯ2膜２が形成され、Ｐ型Ｓ
ｉ基板１の表面全面にＰウエル用Ｂ注入がされた上にＳ
ｉ3 Ｎ4膜を堆積し、所望の領域をエッチングしてＬＯ
ＣＯＳ酸化用のＳｉ3 Ｎ4膜パタ−ン３を形成する。
置製造の工程について説明する。まず、図２に示すよう
にＰ型Ｓｉ基板１上にＳｉＯ2膜２が形成され、Ｐ型Ｓ
ｉ基板１の表面全面にＰウエル用Ｂ注入がされた上にＳ
ｉ3 Ｎ4膜を堆積し、所望の領域をエッチングしてＬＯ
ＣＯＳ酸化用のＳｉ3 Ｎ4膜パタ−ン３を形成する。
【００１９】しかる後に、レジスト膜パタ−ンをマスク
にして所望の領域にＮウエル用Ｐ注入を行い、１１００
℃以上の熱処理を行って、図３に示すように深いツイン
ウェル構造を形成する。図３において、４はＰウエル、
５はＮウエルである。上記の第１の実施例と同様にこの
熱処理によって、Ｓｉ3 Ｎ4膜パタ−ン３の端のＳｉ基
板１中にＳｉ3 Ｎ4膜の応力が誘起されると考えられ
る。
にして所望の領域にＮウエル用Ｐ注入を行い、１１００
℃以上の熱処理を行って、図３に示すように深いツイン
ウェル構造を形成する。図３において、４はＰウエル、
５はＮウエルである。上記の第１の実施例と同様にこの
熱処理によって、Ｓｉ3 Ｎ4膜パタ−ン３の端のＳｉ基
板１中にＳｉ3 Ｎ4膜の応力が誘起されると考えられ
る。
【００２０】次に、Ｓｉ基板１を酸化して、図４に示す
ように、素子分離用のＬＯＣＯＳ酸化膜６を形成する。
ように、素子分離用のＬＯＣＯＳ酸化膜６を形成する。
【００２１】次に、Ｓｉ3 Ｎ4膜パタ−ン３とＳｉＯ2膜
２を除去した後、Ｓｉ基板１を酸化しゲ−ト酸化膜すな
わちＳｉＯ2膜８を形成すると、ＳｉＯ2膜８はＬＯＣＯ
Ｓ酸化膜６自体の端部とともにわずかに厚く成長させる
ことができる。これは、第１の実施例と同一の理由によ
って可能となるものである。
２を除去した後、Ｓｉ基板１を酸化しゲ−ト酸化膜すな
わちＳｉＯ2膜８を形成すると、ＳｉＯ2膜８はＬＯＣＯ
Ｓ酸化膜６自体の端部とともにわずかに厚く成長させる
ことができる。これは、第１の実施例と同一の理由によ
って可能となるものである。
【００２２】そしてリンド−プ多結晶Ｓｉ膜１０とＳｉ
Ｏ2膜１１を形成し、所望の領域をエッチングしてゲ−
ト電極としてのリンド−プ多結晶Ｓｉ膜パタ−ン１０を
形成して、図５に示すようなＭＯＳ構造が形成される。
Ｏ2膜１１を形成し、所望の領域をエッチングしてゲ−
ト電極としてのリンド−プ多結晶Ｓｉ膜パタ−ン１０を
形成して、図５に示すようなＭＯＳ構造が形成される。
【００２３】次に、Ｐ注入によりＮチャンネルトランジ
スタのＬＤＤ用Ｎ-拡散層１２、ゲ−トサイドウォ−ル
としてのＣＶＤ−ＳｉＯ2膜１４、Ｎチャンネル、Ｐチ
ャンネルトランジスタ・ソ−スドレインそれぞれのＮ+
拡散層１６、Ｐ+拡散層１８を順次形成して、図６に示
すように、ＣＭＯＳトランジスタの形成を行う。
スタのＬＤＤ用Ｎ-拡散層１２、ゲ−トサイドウォ−ル
としてのＣＶＤ−ＳｉＯ2膜１４、Ｎチャンネル、Ｐチ
ャンネルトランジスタ・ソ−スドレインそれぞれのＮ+
拡散層１６、Ｐ+拡散層１８を順次形成して、図６に示
すように、ＣＭＯＳトランジスタの形成を行う。
【００２４】以下に続く工程は、ＤＲＡＭ部のメモリ−
セルの製造工程となるのであるが、まず、ＣＶＤ−Ｓｉ
Ｏ2膜２０を形成した後、所望の領域をエッチングし
て、ストレ−ジノ−ドをＳｉ基板１と接触させるための
コンタクト孔を形成する。引き続いてリンド−プ多結晶
Ｓｉ膜からなるストレ−ジノ−ド２２を得る。そして、
誘電体膜となるＳｉＯ2膜とＳｉ3Ｎ4膜の積層膜２４を
形成し、図７に示すようにリンド−プ多結晶Ｓｉのプレ
−ト電極２６を形成して、ＤＲＡＭの容量素子が完成さ
れる。
セルの製造工程となるのであるが、まず、ＣＶＤ−Ｓｉ
Ｏ2膜２０を形成した後、所望の領域をエッチングし
て、ストレ−ジノ−ドをＳｉ基板１と接触させるための
コンタクト孔を形成する。引き続いてリンド−プ多結晶
Ｓｉ膜からなるストレ−ジノ−ド２２を得る。そして、
誘電体膜となるＳｉＯ2膜とＳｉ3Ｎ4膜の積層膜２４を
形成し、図７に示すようにリンド−プ多結晶Ｓｉのプレ
−ト電極２６を形成して、ＤＲＡＭの容量素子が完成さ
れる。
【００２５】次に、図８に示すように、ＢＰＳＧ膜２８
をＣＶＤ法により形成し、８５０℃以上の熱処理を行っ
てＢＰＳＧ膜２８を流動化し基板表面を平坦化する。そ
して、所望の領域のＢＰＳＧ膜２８をエッチングをして
コンタクト孔を開口し、リンド−プ多結晶Ｓｉ膜とＷシ
リサイド膜を積層したポリサイドビット線３０を形成す
る。
をＣＶＤ法により形成し、８５０℃以上の熱処理を行っ
てＢＰＳＧ膜２８を流動化し基板表面を平坦化する。そ
して、所望の領域のＢＰＳＧ膜２８をエッチングをして
コンタクト孔を開口し、リンド−プ多結晶Ｓｉ膜とＷシ
リサイド膜を積層したポリサイドビット線３０を形成す
る。
【００２６】次に、図９に示すように、再びＢＰＳＧ膜
３２をＣＶＤ法により形成し、８５０℃以上の熱処理を
行ってＢＰＳＧ膜３２を流動化し基板表面を平坦化す
る。
３２をＣＶＤ法により形成し、８５０℃以上の熱処理を
行ってＢＰＳＧ膜３２を流動化し基板表面を平坦化す
る。
【００２７】そして、最後に所望の領域のＢＰＳＧ膜２
８及び３２をエッチングをしてコンタクト孔を形成し、
Ｔｉ，ＴｉＮ，ＡｌＳｉＣｕ，ＴｉＮを順次堆積して、
ＣＭＯＳ部及びＤＲＡＭ部に共通の金属配線パタ−ン３
８を得る。
８及び３２をエッチングをしてコンタクト孔を形成し、
Ｔｉ，ＴｉＮ，ＡｌＳｉＣｕ，ＴｉＮを順次堆積して、
ＣＭＯＳ部及びＤＲＡＭ部に共通の金属配線パタ−ン３
８を得る。
【００２８】従来、ＣＭＯＳロジックデバイスとＤＲＡ
Ｍとは、寸法において同一設計ル−ル、さらに同一外部
電源電圧であってもトランジスタのゲ−ト酸化膜厚は、
異なるものにせざるを得なかった。ＤＲＡＭは、ＣＭＯ
Ｓロジックとは違って、基板バイアス印加、ブ−トスト
ラップ回路などによって、ゲ−ト酸化膜の両端に高い電
圧がかかるため、酸化膜の耐圧信頼性上、厚く形成され
た。こうした状況では、ＣＭＯＳロジックとＤＲＡＭを
混載した高機能のＬＳＩにおいて、それぞれゲ−ト酸化
膜厚を変えて２回形成するなど、製造上不都合なもので
あった。
Ｍとは、寸法において同一設計ル−ル、さらに同一外部
電源電圧であってもトランジスタのゲ−ト酸化膜厚は、
異なるものにせざるを得なかった。ＤＲＡＭは、ＣＭＯ
Ｓロジックとは違って、基板バイアス印加、ブ−トスト
ラップ回路などによって、ゲ−ト酸化膜の両端に高い電
圧がかかるため、酸化膜の耐圧信頼性上、厚く形成され
た。こうした状況では、ＣＭＯＳロジックとＤＲＡＭを
混載した高機能のＬＳＩにおいて、それぞれゲ−ト酸化
膜厚を変えて２回形成するなど、製造上不都合なもので
あった。
【００２９】しかしながら本実施例によれば、前記した
ようにゲ−ト酸化膜が部分的に厚くなることによる、特
にＤＲＡＭ部における信頼性の改善によって、１種類の
膜厚でゲ−ト酸化膜が形成できるものである。このよう
に本実施例は、混載ＬＳＩ製造の実現に道を開くもので
あって、その効果はきわめて高いものである。
ようにゲ−ト酸化膜が部分的に厚くなることによる、特
にＤＲＡＭ部における信頼性の改善によって、１種類の
膜厚でゲ−ト酸化膜が形成できるものである。このよう
に本実施例は、混載ＬＳＩ製造の実現に道を開くもので
あって、その効果はきわめて高いものである。
【００３０】なお、本実施例では、容量素子の上にビッ
ト線を形成した構造のＤＲＡＭの場合であったが、容量
素子とビット線の形成順序を変えて、ビット線を容量素
子の下に形成した構造のＤＲＡＭにも用いてもよいこと
は明らかである。
ト線を形成した構造のＤＲＡＭの場合であったが、容量
素子とビット線の形成順序を変えて、ビット線を容量素
子の下に形成した構造のＤＲＡＭにも用いてもよいこと
は明らかである。
【００３１】（実施例３）上記した第１の実施例および
第２の実施例においては、ウエルの不純物拡散用の熱処
理工程を応力発生に利用した。しかし、このような熱処
理で基板に残留する応力の大きさは、その熱処理の温
度、時間に当然のことながら依存するものである。
第２の実施例においては、ウエルの不純物拡散用の熱処
理工程を応力発生に利用した。しかし、このような熱処
理で基板に残留する応力の大きさは、その熱処理の温
度、時間に当然のことながら依存するものである。
【００３２】したがって、ＬＯＣＯＳ膜６の先端部およ
びゲ−ト酸化膜８のＬＯＣＯＳ端での膜厚もウエルの熱
処理条件で決定されることになり、所定の膜厚にするた
めの熱処理条件を独自に設定することはできない。ウエ
ルの熱処理条件によっては応力が大きくなりすぎ、結果
的にゲ−ト酸化膜厚が厚くなり、トランジスタ特性にと
って不都合が生じる場合もある。
びゲ−ト酸化膜８のＬＯＣＯＳ端での膜厚もウエルの熱
処理条件で決定されることになり、所定の膜厚にするた
めの熱処理条件を独自に設定することはできない。ウエ
ルの熱処理条件によっては応力が大きくなりすぎ、結果
的にゲ−ト酸化膜厚が厚くなり、トランジスタ特性にと
って不都合が生じる場合もある。
【００３３】以下に示す第３の実施例における半導体装
置の製造方法は、上記のような応力のばらつきによるト
ランジスタ特性の劣化の防止を考慮したものである。す
なわち、第１の実施例で用いた図１を参照しながら説明
すると、素子分離用のＬＯＣＯＳ酸化膜を形成する工程
（図１（ｃ））までは、第１の実施例と同一の方法で形
成する。ＬＯＣＯＳ酸化膜６を形成した後、例えば、１
１００℃以上で熱処理するのであるが、これが本実施例
で重要な点である。この後ゲ−ト酸化膜８を成長させ、
ゲ−ト電極１０を設置するのである（図１（ｄ））。
置の製造方法は、上記のような応力のばらつきによるト
ランジスタ特性の劣化の防止を考慮したものである。す
なわち、第１の実施例で用いた図１を参照しながら説明
すると、素子分離用のＬＯＣＯＳ酸化膜を形成する工程
（図１（ｃ））までは、第１の実施例と同一の方法で形
成する。ＬＯＣＯＳ酸化膜６を形成した後、例えば、１
１００℃以上で熱処理するのであるが、これが本実施例
で重要な点である。この後ゲ−ト酸化膜８を成長させ、
ゲ−ト電極１０を設置するのである（図１（ｄ））。
【００３４】本発明者らは、あらかじめ別の実験により
ＬＯＣＯＳ酸化膜の存在下で、適当な熱処理を加えた
後、ゲ−ト酸化膜を成長させるとＬＯＣＯＳ端でその膜
厚が薄くなることを見出した。これは、前記熱処理によ
ってＬＯＣＯＳ酸化膜のいわゆるバ−ズビ−クの先端部
に、ウエル用熱処理を施した場合とは反対方向の応力が
基板に発生するため、ゲ−ト酸化膜の成長を抑制するた
めであると考えられる。
ＬＯＣＯＳ酸化膜の存在下で、適当な熱処理を加えた
後、ゲ−ト酸化膜を成長させるとＬＯＣＯＳ端でその膜
厚が薄くなることを見出した。これは、前記熱処理によ
ってＬＯＣＯＳ酸化膜のいわゆるバ−ズビ−クの先端部
に、ウエル用熱処理を施した場合とは反対方向の応力が
基板に発生するため、ゲ−ト酸化膜の成長を抑制するた
めであると考えられる。
【００３５】したがって、本実施例の工程中で２種の熱
処理を組み合わせた場合には、ウエル用熱処理で生じた
大きい応力を、当該熱処理が減少させるのであり、これ
が適正なるゲ−ト酸化膜厚を可能にしている。なお、こ
の熱処理条件は、ゲ−ト酸化膜厚を最適な値に調整する
ため自由に選ぶことができる。
処理を組み合わせた場合には、ウエル用熱処理で生じた
大きい応力を、当該熱処理が減少させるのであり、これ
が適正なるゲ−ト酸化膜厚を可能にしている。なお、こ
の熱処理条件は、ゲ−ト酸化膜厚を最適な値に調整する
ため自由に選ぶことができる。
【００３６】ＬＯＣＯＳ酸化膜後の熱処理条件は、具体
的には、１１００℃近辺、数時間程度であるため、図１
（ｂ）ですでに完成している通常２〜３μｍの深さを有
するウエルにはほとんど悪影響を与えないといえる。
的には、１１００℃近辺、数時間程度であるため、図１
（ｂ）ですでに完成している通常２〜３μｍの深さを有
するウエルにはほとんど悪影響を与えないといえる。
【００３７】（第４の実施例）図１０から図１４は本発
明の第４の実施例における半導体装置の製造方法であ
り、特にＣＭＯＳ型半導体装置の製造工程を示したもの
である。
明の第４の実施例における半導体装置の製造方法であ
り、特にＣＭＯＳ型半導体装置の製造工程を示したもの
である。
【００３８】まず、図１０に示すＳｉＯ2膜４２、多結
晶Ｓｉ膜４４、ＣＶＤ−ＳｉＯ2膜４６が形成されＢ注
入がされたＰ型Ｓｉ基板１上に、レジスト膜パタ−ン４
８を形成し、これをマスクにしてＳｉＯ2膜４６／多結
晶Ｓｉ膜４４／ＳｉＯ2膜４２の多層膜をエッチングす
る。
晶Ｓｉ膜４４、ＣＶＤ−ＳｉＯ2膜４６が形成されＢ注
入がされたＰ型Ｓｉ基板１上に、レジスト膜パタ−ン４
８を形成し、これをマスクにしてＳｉＯ2膜４６／多結
晶Ｓｉ膜４４／ＳｉＯ2膜４２の多層膜をエッチングす
る。
【００３９】しかる後に、レジストを除去し、ＳｉＯ2
膜パタ−ン４６をマスクにしてＳｉ基板１をエッチング
して図１１に示すように素子分離用トレンチ５０を形成
する。
膜パタ−ン４６をマスクにしてＳｉ基板１をエッチング
して図１１に示すように素子分離用トレンチ５０を形成
する。
【００４０】このトレンチは、側壁が図のように垂直で
あっても傾斜していてもよい。次に、トレンチ内に２０
ｎｍ程度のＳｉＯ2膜５１を形成した後、レジスト膜パ
タ−ン（図示せず）をマスクにして図の左半分の領域に
Ｐ注入を行い、１１００℃以上の熱処理を行って、図１
２に示すようにツインウェル構造を形成する。図１２に
おいて、５２はＰウエル、５３はＮウエルである。
あっても傾斜していてもよい。次に、トレンチ内に２０
ｎｍ程度のＳｉＯ2膜５１を形成した後、レジスト膜パ
タ−ン（図示せず）をマスクにして図の左半分の領域に
Ｐ注入を行い、１１００℃以上の熱処理を行って、図１
２に示すようにツインウェル構造を形成する。図１２に
おいて、５２はＰウエル、５３はＮウエルである。
【００４１】次に、ＣＶＤ法でＳｉＯ2 膜５４を１μｍ
以上堆積してトレンチ５０内を埋め込んだ後、多結晶Ｓ
ｉ膜４４をエッチングストッパ−としてＳｉＯ2 膜５４
及び４６をエッチングしてトレンチ内にのみＳｉＯ2 膜
５４を残して、図１３に示すように、素子分離が形成さ
れる。
以上堆積してトレンチ５０内を埋め込んだ後、多結晶Ｓ
ｉ膜４４をエッチングストッパ−としてＳｉＯ2 膜５４
及び４６をエッチングしてトレンチ内にのみＳｉＯ2 膜
５４を残して、図１３に示すように、素子分離が形成さ
れる。
【００４２】次に、多結晶Ｓｉ膜４４とＳｉＯ2 膜４２
を除去した後、基板を酸化しゲ−ト酸化膜５６を形成
し、そしてリンド−プ多結晶Ｓｉ膜を形成し所望の領域
をエッチングしてゲ−ト電極としてのリンド−プ多結晶
Ｓｉ膜パタ−ン５８を形成して、図１４に示すような、
ＣＭＯＳ型半導体装置が完成される。
を除去した後、基板を酸化しゲ−ト酸化膜５６を形成
し、そしてリンド−プ多結晶Ｓｉ膜を形成し所望の領域
をエッチングしてゲ−ト電極としてのリンド−プ多結晶
Ｓｉ膜パタ−ン５８を形成して、図１４に示すような、
ＣＭＯＳ型半導体装置が完成される。
【００４３】以上のように本実施例では、素子分離とし
てトレンチ分離を用いており、第１の実施例から第３の
実施例３の場合のＬＯＣＯＳ分離のような、Ｓｉ3Ｎ4膜
の応力に起因する先端部での膜厚増加がない。
てトレンチ分離を用いており、第１の実施例から第３の
実施例３の場合のＬＯＣＯＳ分離のような、Ｓｉ3Ｎ4膜
の応力に起因する先端部での膜厚増加がない。
【００４４】しかしながら、Ｓｉ3Ｎ4膜の応力に起因す
る先端部での膜厚増加の代わりにエッチングストッパ−
に用いた多層の膜４４、４６、４８によって発生するウ
エルの拡散時の基板応力によってゲ−ト酸化膜厚がわず
かに増加するのみとなり、これがゲ−ト酸化膜の信頼性
の向上に大きく寄与することになる。
る先端部での膜厚増加の代わりにエッチングストッパ−
に用いた多層の膜４４、４６、４８によって発生するウ
エルの拡散時の基板応力によってゲ−ト酸化膜厚がわず
かに増加するのみとなり、これがゲ−ト酸化膜の信頼性
の向上に大きく寄与することになる。
【００４５】この実施例も、第３の実施例と同様にゲ−
ト酸化膜が厚くなりすぎる場合、ＬＯＣＯＳの厚膜化が
ないので有効である。なお、本実施例ではトレンチ形成
前に全面にＰウエル用Ｂ注入を行っているが、トレンチ
形成後にＢ注入を行ってもよい。
ト酸化膜が厚くなりすぎる場合、ＬＯＣＯＳの厚膜化が
ないので有効である。なお、本実施例ではトレンチ形成
前に全面にＰウエル用Ｂ注入を行っているが、トレンチ
形成後にＢ注入を行ってもよい。
【００４６】また、第３の実施例の如く、酸化膜５４の
埋め込み後再び熱処理してゲ−ト酸化膜厚を調整しても
よいことはいうまでもない。さらに、本実施例ではトレ
ンチ形成後にウェル形成の熱処理を行っているが、素子
分離を形成してしまってからウェル形成の熱処理を行っ
てもよい。
埋め込み後再び熱処理してゲ−ト酸化膜厚を調整しても
よいことはいうまでもない。さらに、本実施例ではトレ
ンチ形成後にウェル形成の熱処理を行っているが、素子
分離を形成してしまってからウェル形成の熱処理を行っ
てもよい。
【００４７】
【発明の効果】以上のように第１及び第２の実施例にお
ける半導体装置の製造方法によれば、素子分離材として
のＬＯＣＯＳ酸化膜を形成する為のＳｉ3Ｎ4膜パタ−ン
を形成したまま熱処理することによって、Ｓｉ3Ｎ4膜パ
タ−ンの端部の半導体基板中に応力を誘起し、この部分
におけるＬＯＣＯＳ酸化膜のバ−ズビ−ク及びゲ−ト酸
化膜の膜厚を厚くし、ゲ−ト酸化膜耐圧、すなわち、信
頼性を向上させることができる。
ける半導体装置の製造方法によれば、素子分離材として
のＬＯＣＯＳ酸化膜を形成する為のＳｉ3Ｎ4膜パタ−ン
を形成したまま熱処理することによって、Ｓｉ3Ｎ4膜パ
タ−ンの端部の半導体基板中に応力を誘起し、この部分
におけるＬＯＣＯＳ酸化膜のバ−ズビ−ク及びゲ−ト酸
化膜の膜厚を厚くし、ゲ−ト酸化膜耐圧、すなわち、信
頼性を向上させることができる。
【００４８】また第３の実施例における半導体装置の製
造方法によれば、ＬＯＣＯＳ酸化膜を形成する為のＳｉ
3Ｎ4膜パタ−ンを熱処理してからＬＯＣＯＳ酸化し、再
び熱処理する、あるいはトレンチ埋め込み型の素子分離
を採用することによって、ゲ−ト酸化膜厚を、十分な耐
圧と信頼性を維持しつつ素子分離端で所望の適正な厚さ
に調整することができる。
造方法によれば、ＬＯＣＯＳ酸化膜を形成する為のＳｉ
3Ｎ4膜パタ−ンを熱処理してからＬＯＣＯＳ酸化し、再
び熱処理する、あるいはトレンチ埋め込み型の素子分離
を採用することによって、ゲ−ト酸化膜厚を、十分な耐
圧と信頼性を維持しつつ素子分離端で所望の適正な厚さ
に調整することができる。
【００４９】このように、本発明は素子の高集積化なら
びに信頼性の向上に大きく寄与することができるもので
ある。
びに信頼性の向上に大きく寄与することができるもので
ある。
【図１】本発明による半導体装置の製造方法の第１の実
施例を示す工程断面図
施例を示す工程断面図
【図２】本発明による半導体装置の製造方法の第２の実
施例を示す工程断面図
施例を示す工程断面図
【図３】本発明による半導体装置の製造方法の第２の実
施例を示す工程断面図
施例を示す工程断面図
【図４】本発明による半導体装置の製造方法の第２の実
施例を示す工程断面図
施例を示す工程断面図
【図５】本発明による半導体装置の製造方法の第２の実
施例を示す工程断面図
施例を示す工程断面図
【図６】本発明による半導体装置の製造方法の第２の実
施例を示す工程断面図
施例を示す工程断面図
【図７】本発明による半導体装置の製造方法の第２の実
施例を示す工程断面図
施例を示す工程断面図
【図８】本発明による半導体装置の製造方法の第２の実
施例を示す工程断面図
施例を示す工程断面図
【図９】本発明による半導体装置の製造方法の第２の実
施例を示す工程断面図
施例を示す工程断面図
【図１０】本発明による半導体装置の製造方法の第４の
実施例を示す工程断面図
実施例を示す工程断面図
【図１１】本発明による半導体装置の製造方法の第４の
実施例を示す工程断面図
実施例を示す工程断面図
【図１２】本発明による半導体装置の製造方法の第４の
実施例を示す工程断面図
実施例を示す工程断面図
【図１３】本発明による半導体装置の製造方法の第４の
実施例を示す工程断面図
実施例を示す工程断面図
【図１４】本発明による半導体装置の製造方法の第４の
実施例を示す工程断面図
実施例を示す工程断面図
【図１５】従来の半導体装置の製造方法を示す工程断面
図
図
１ Ｐ型シリコン基板 ２ ＳｉＯ2 膜（第１の絶縁膜） ３ Ｓｉ3 Ｎ4 膜（酸化防止膜パタ−ン） ４ Ｐウェル ５ Ｎウェル ６ ＳｉＯ2 膜（ＬＯＣＯＳ酸化膜；第２の絶縁膜） ８，５６ ＳｉＯ2 膜（ゲ−ト酸化膜；第３の絶縁膜） １０，５８ リンド−プ多結晶Ｓｉ膜（ゲ−ト電極；第
１の導体パタ−ン） １４ ＳｉＯ2 膜 １６ Ｎ型拡散層 １８ Ｐ型拡散層 ２０ ＳｉＯ2 膜（第４の絶縁膜） ２２ リンド−プ多結晶Ｓｉ膜（第２の導体パタ−ン） ２４ Ｓｉ3 Ｎ4 膜／ＳｉＯ2 膜（誘電体膜） ２６ リンド−プ多結晶Ｓｉ膜（第２の導体パタ−ン） ２８ ＢＰＳＧ膜（第５の絶縁膜） ３８ 金属配線（第４の導体パタ−ン） ４６ ＳｉＯ2 膜（エッチング防止膜パタ−ン） ５０ トレンチ ５４ ＳｉＯ2 膜（素子分離材）
１の導体パタ−ン） １４ ＳｉＯ2 膜 １６ Ｎ型拡散層 １８ Ｐ型拡散層 ２０ ＳｉＯ2 膜（第４の絶縁膜） ２２ リンド−プ多結晶Ｓｉ膜（第２の導体パタ−ン） ２４ Ｓｉ3 Ｎ4 膜／ＳｉＯ2 膜（誘電体膜） ２６ リンド−プ多結晶Ｓｉ膜（第２の導体パタ−ン） ２８ ＢＰＳＧ膜（第５の絶縁膜） ３８ 金属配線（第４の導体パタ−ン） ４６ ＳｉＯ2 膜（エッチング防止膜パタ−ン） ５０ トレンチ ５４ ＳｉＯ2 膜（素子分離材）
Claims (5)
- 【請求項１】第１の絶縁膜で覆われた半導体基板上に耐
酸化性膜パタ−ンを形成する工程と、前記耐酸化性膜パ
タ−ンの形成された半導体基板を熱処理する工程と、前
記耐酸化性膜パタ−ンをマスクにして前記半導体基板を
酸化し素子分離材としての第２の絶縁膜を選択的に形成
する工程と、前記第１の絶縁膜及び耐酸化性膜パタ−ン
を除去する工程と、前記半導体基板を酸化しゲ−ト酸化
膜としての第３の絶縁膜を形成する工程とを有する半導
体装置の製造方法。 - 【請求項２】第１の絶縁膜で覆われた半導体基板上に耐
酸化性パタ−ンを形成する工程と、前記耐酸化性膜パタ
−ンの形成された半導体基板を熱処理する工程と、前記
耐酸化性膜パタ−ンをマスクにして前記半導体基板を酸
化し素子分離材としての第２の絶縁膜を選択的に形成す
る工程と、前記第１の絶縁膜及び耐酸化性膜パタ−ンを
除去する工程と、前記半導体基板を酸化しゲ−ト酸化膜
としての第３の絶縁膜を形成する工程と、ゲ−ト電極を
形成する工程と、ＤＲＡＭの記憶素子を形成する工程と
を有するＣＭＯＳロジック・ＤＲＡＭ混載型半導体装置
の製造方法。 - 【請求項３】第１の絶縁膜で覆われた半導体基板上に耐
酸化性膜パタ−ンを形成する工程と、前記耐酸化性膜パ
タ−ンの形成された半導体基板を熱処理する工程と、前
記耐酸化性膜パタ−ンをマスクにして前記半導体基板を
酸化し素子分離材としての第２の絶縁膜を選択的に形成
する工程と、前記第２の絶縁膜の形成された半導体基板
を再び熱処理する工程と、前記第１の絶縁膜及び耐酸化
性膜パタ−ンを除去する工程と、前記半導体基板を酸化
しゲ−ト酸化膜としての第３の絶縁膜を形成する工程と
を有する特徴とする半導体装置の製造方法。 - 【請求項４】半導体基板上にエッチング防止膜パタ−ン
を形成する工程と、前記エッチング防止膜パタ−ンをマ
スクにして前記半導体基板をエッチングし溝部を形成す
る工程と、前記溝部を形成した後熱処理する工程と、前
記溝部内に素子分離材としての絶縁膜を充填する工程
と、前記エッチング防止膜パタ−ンを除去する工程と、
前記半導体基板を酸化しゲ−ト酸化膜としての第３の絶
縁膜を形成する工程とを有する半導体装置の製造方法。 - 【請求項５】半導体基板上にエッチング防止膜パタ−ン
を形成する工程と、前記エッチング防止膜パタ−ンをマ
スクにして前記半導体基板をエッチングし溝部を形成す
る工程と、前記溝部を形成した後、熱処理する工程と、
前記溝部内に素子分離材としての絶縁膜を充填する工程
と、絶縁膜充填後さらに熱処理する工程と、前記エッチ
ング防止膜パタ−ンを除去する工程と、前記半導体基板
を酸化しゲ−ト酸化膜としての第３の絶縁膜を形成する
工程とを有する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12772094A JPH07335739A (ja) | 1994-06-09 | 1994-06-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12772094A JPH07335739A (ja) | 1994-06-09 | 1994-06-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07335739A true JPH07335739A (ja) | 1995-12-22 |
Family
ID=14967048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12772094A Pending JPH07335739A (ja) | 1994-06-09 | 1994-06-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07335739A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11145383A (ja) * | 1997-10-30 | 1999-05-28 | United Microelectron Corp | 集積回路デバイスの製造方法 |
-
1994
- 1994-06-09 JP JP12772094A patent/JPH07335739A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11145383A (ja) * | 1997-10-30 | 1999-05-28 | United Microelectron Corp | 集積回路デバイスの製造方法 |
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