JPH07326196A - 不揮発性メモリセルの消去方法およびその回路 - Google Patents

Abstract

(57)【要約】 【目的】いかなる数のメモリセル、特に、非常に小さい
数のメモリセルであっても、通常の消去時間を変化させ
ることなく消去することができる方法を得る。 【構成】 メモリマトリクスに統合され、それぞれがフ
ローティングゲートトランジスタを備える、フラッシュ
ＥＥＰＲＯＭ型の不揮発性メモリセルの消去方法におい
て、最小初期値と最大最終値の間のステップ波形により
不連続に、全消去時間に対してゆっくりと変化する電圧
Ｖｅが、不揮発性メモリセル１を形成するトランジスタ
のソース端子Ｓに直接印加される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、二重のポリシリコン
レベルを有し、電気的にプログラム可能な不揮発性メモ
リセルを消去するための方法に関する。また、この発明
は、上記メモリセルを消去するため、上記方法に従って
動作する回路に関するものである。この発明は、ＥＥＰ
ＲＯＭフラッシュメモリデバイスの中で消去信号を発生
するための回路に関し、さらに、以下の記述は、この議
論を簡単にするためにこの利用分野に関連して述べられ
ている。

【０００２】

【従来の技術】知られているように、不揮発性メモリセ
ルは、普通の制御ゲート、ドレイン、ソース、基板端子
に加えて絶縁フローティングゲートをも有する特別のＭ
ＯＳトランジスタを含んでいる。

【０００３】このフローティングゲートは、完全に絶縁
され、セルの他のどんな端子に対しても高インピーダン
スを示す。従って、電気回路に供給される電力が停止し
ても、関連しているトランジスタに蓄えられる電荷は、
不特定時間にわたりそこに残存することができる。従っ
て、そのセルは不揮発性メモリ特性を示す。

【０００４】上述の電荷がそのフローティングゲートか
ら除去される操作がそのセルの“消去”として定義され
る一方、電荷がそのフローティングゲートの中で蓄えら
れる操作がセルの“プログラミング”として定義され
る。フラッシュＥＥＰＲＯＭ型のメモリマトリクスの中
で全てのセルのソース端子は、共通の電源線に接続さ
れ、その結果、全てのセルが同時に消去される。

【０００５】通常フラッシュＥＥＰＲＯＭメモリ電気回
路は、マトリックスの中で組織されたかなり多くのセル
を含む。しかし、時々、例えばマイクロコントローラの
ような装置には、メモリレジスタ、ベクタまたは小さい
マトリックスに不揮発性メモリセルを提供することが必
要になることもある。

【０００６】そのようなレジスタは、装置を構成するに
おいて、情報または他のシステムパラメータを記憶する
ために役立つち得る。そして、それゆえに、レジスタは
メモリの部分から別に消去可能でなければならない。し
たがって、消去手順は限られた数（例えば1から1000ビ
ットまで）のセルの消去に適していなければならない。

【０００７】ある種のフラッシュＥＥＰＲＯＭメモリセ
ルではその内容を消去するために適当な電圧値をセル端
子に印加することが知られている。特に、セルの消去
は、一般にソース端子でプログラミング基準電圧Ｖｐｐ
から引かれる非常に高い電圧の印加によって行われる。

【０００８】ドレイン端子を浮かして、制御ゲート端子
と基板がグラウンド電圧に保たれることで、フローティ
ングゲートとソースの間に強い電界が発生され、負電荷
がフローティングゲートから引き出され、それにより
（Fowler-Nordheim）トンネル効果（Ｆ−Ｎ）が生じ
る。

【０００９】この分極の副次的な効果により、ある高い
電圧に保たれたソース領域とグラウンド電圧に保たれた
基板の間の接合部は逆バイアスされる。その接合部が導
通し始める電圧を越える、あるブレークダウン電圧によ
って、逆バイアスの接合部が特徴づけられるということ
が知られている。

【００１０】したがって、消去の間は、ソース領域と基
板の間の接合部のブレークダウン電圧より小さい電圧
が、そのトランジスタのソース端子に印加されなければ
ならない。

【００１１】実験的に数量化されて、そして当業者に知
られているように、上述の接合部のブレークダウン電圧
とそのメモリセルを形づくっているトランジスタのフロ
ーティングゲートに蓄積された電荷の量との間には、依
存性がある。上述の依存性に従って、セルの消去の間、
そのフローティングゲートの内側の電荷が減少するにつ
れて、そのブレークダウン電圧は、次第に線形に増加す
る。したがって、消去時間を最適化するために、消去の
間増大するが、ブレークダウン電圧によって設定される
スレッショルド値を常時下回る電圧をソース端子に印加
することが可能である。

【００１２】消去の間にわたり、正に変化するこの電圧
変化を得るため、既知の記憶装置に広く使用される最も
簡単な方法は、抵抗素子を通して消去電圧をすべてのメ
モリセルの共通の電源線に消去電圧を印加することであ
る。セルのソース電流の総和に依存するファクタによっ
て、抵抗素子における電圧降下は、共通の電源線の電圧
を減少させる。

【００１３】各それぞれのセルの中でソース電流は、２
個の電流の和によって与えられる。その第１は、そのフ
ローティングゲートからの電子の移行によって命名され
たFowler-Nordheim電流、その第２は、我々が考慮する
ことができる、ソース領域とその基板の間の寄生電流
（「バンドからバンドへのトンネル電流」と命名され
る）である。

【００１４】「バンドからバンドへのトンネル電流」
は、Fowler-Nordheim電流以上の強度で存在する。した
がって、この電流は直接そのフローティングゲートの中
で蓄積された電荷と比例している。そして、その値は、
セル消去の間にわたり減少する。セルのソース電流は、
こうして実際的に、「バンドからバンドへのトンネル電
流」である。そして、その動作は上記電流の動作に帰さ
れる。従って、マトリックスセルのそれぞれのソース電
流の和によって与えられる電源線の全体の電流は、メモ
リ消去の間、抵抗素子に、時間とともに減少する電圧降
下を引き起こすことになる。

【００１５】セルのソース電流（通常10nAオーダー）に
そのマトリックスの中の セルの数を乗じることによっ
て共通の電源線の全体の電流を求めることが可能であ
る。メモリマトリックスが非常に大きいならば、上述の
電流の値はかなり高くなり得る。

【００１６】数ボルトの電圧降下を持たすためには、全
体のソース電流に基づいて適切にその抵抗素子の値を決
めることが必要である。消去されるメモリマトリクスが
少数のセルを含むならば、全体のソース電流は、非常に
小さくなる。したがって、無視できない電圧降下を持つ
ために、非常に高い抵抗値を有し、集積回路で形成した
り、値を決めるのが難しい抵抗素子は、電源線と直列に
接続されなければならない。

【００１７】

【発明が解決しようとする課題】本発明の基礎をなして
いる技術的な問題は、いかなる数のメモリセル、特に、
非常に小さい数のメモリセルであっても、通常の消去時
間を変化させることなく消去することができる消去方法
を得ることである。本発明の基礎をなしている解決策
は、消去されたメモリセルの共通の電源線に直接印加さ
れ、時間によって変化する電圧を生成する電気回路を提
供することである。この解決策を基礎として技術的な問
題は請求項１、２、３と４の特徴部分の中で示され、定
義される型の方法によって解かれる。技術的な問題は、
また、請求項５と以下の請求項の特徴部分の中で定義さ
れる上記型の電気回路によって解かれる。

【００１８】

【実施例】以下に添付図面を参照して、この発明による
電気回路の特性と長所が、限定的意味を持たない例によ
り記載された実施例の記述の中で説明される。

【００１９】実施例１．図に関して、参照番号５は、一
つ以上のＥＥＰＲＯＭフラッシュ型不揮発性メモリセル
１の消去のために、この発明により実現された回路を全
体的に、概略的に示す。

【００２０】各セルは、制御ゲート、ドレーンとソース
端子を有する。そのセルはマトリックスの中で形成さ
れ、上述の電気回路５はライン２に接続された出力端子
を有する。そのマトリックスのすべてのセルのソース端
子Ｓは、また、電源線２に接続される。消去位相の間、
上述のセルの制御ゲート端子ＣＧは接地され、ドレーン
端子Ｄは浮いている。

【００２１】電気回路５は、タイミング信号発生器６
と、そしてデジタルアナログ変換器４と組み合わせられ
たデジタルカウンタ３を含む。消去位相の始めと終わり
を決定する外部信号機構ＡＮによって、デジタルカウン
タ３は、割込み可能である。カウント周波数は、タイミ
ング信号発生器６によって供給された信号の周波数によ
って決定される。

【００２２】デジタルカウンタ３の出力は、ここに図示
された実施例の中で５ビットから成り、３２個のレベル
で０００００から１１１１１まで変化するデジタル信号
である。その出力信号はＤＡ変換器４に入力され、電圧
信号Ｖｅに変換される。

【００２３】動作が図４の中で示される電圧信号Ｖｅ
が、極小値Ｖｍｉｎと極大値Ｖｍａｘの間で基本的にス
テップ波形として不連続に変化する。図示のように、こ
の信号は、マトリックスのすべてのセルのソース端子Ｓ
に接続される共通の電源線２に供給される。

【００２４】図２、図３の中で示されたデジタルアナロ
グ変換器４の構造について説明する。デジタルカウンタ
３の出力Ｉ１〜Ｉ５がデジタルアナログ変換器４の入力
を構成する。出力Ｉ１−Ｉ５に現れる二進信号は、各々
インターフェースブロック７に入力される。

【００２５】インターフェースブロック７は、すべて同
一で、５Ｖの電圧に対応している「高レベル」または
「ロジックｌ」レベルを有する論理的な信号をプログラ
ミング電圧Ｖｐｐに等しい他の電圧に変換するのに役立
つ。これらのブロックは、例えば図３示された後述する
電気回路により提供されることができる。

【００２６】各インターフェースブロックの入力は、Ｍ
１で示された第１のｎチャネルＭＯＳトランジスタのソ
ース端子Ｓから成る。しかし、そのゲート端子は、基準
電源電圧Ｖｃｃに保たれ、そのドレイン端子Ｄはインバ
ータ８の入力とＭ２で示される第２のｐチャネルＭＯＳ
トランジスタのソース端子に接続される。

【００２７】第２のトランジスタＭ２のゲート端子に接
続されたインバーター８の出力は、インターフェースブ
ロックの出力である。第２のトランジスタＭ２のゲート
端子とインバーター８の電源端子は、プログラミング基
準電圧Ｖｐｐに接続される。

【００２８】図２に戻って、そのインターフェースブロ
ックの入力信号が「低レベル」または「論理的０」レベ
ルならば、０ボルトの電圧が、インターフェイスブロッ
ク７の文字Ａ−Ｆによって示される出力ノードに現れ
る。そして、インターフェースブロックの入力信号が
「高レベル」または、「論理的１」ならば、１２ｖ（Ｖ
ｐｐ）の電圧が現れる。これらの出力ノードはそれぞれ
抵抗に接続され、そして、これらの抵抗はＲ１−Ｒ５に
よって示される。

【００２９】これらの抵抗の残りの端子は、共通のノー
ドのＦに接続される。抵抗ＲＵはプログラミング基準電
圧ＶｐｐをノードＦに接続する、しかし、もう一つの抵
抗ＲＤはノードＦを接地とする。

【００３０】そのノードにＦはまた、オペアンプＯＡの
非反転入力に接続される。オペアンプＯＡは、出力Ｇが
反転入力にフィードバックにより接続される。抵抗Ｒ
１、Ｒ２、Ｒ３、Ｒ４とＲＳと抵抗ＲｕとＲｄは、分割
ファクタが別々に変化する分圧器を構成する。

【００３１】抵抗Ｒ１−Ｒ５が、インターフェイスブロ
ック７ａの出力に現れる電圧によって、抵抗ＲＵまたは
抵抗ＲＤと平行になる。その分割ファクターは、両方の
ケースにおいて変化する。

【００３２】抵抗Ｒ１−Ｒ５の値が、例えば 以下のよ
うに、カウンタから現れているデジタル信号の「重さ」
を反映するように選択されるなら、

【００３３】Ｒ１＝Ｒ Ｒ２＝２＊Ｒ Ｒ３＝４＊Ｒ Ｒ４＝８＊Ｒ Ｒ５＝１６＊Ｒ

【００３４】５個の抵抗のみによって２５−３２レベル
の線形変動（振幅）を電圧信号ＶＥから得ることが、図
４の中で示されるように可能となる。

【００３５】より大きい数のレベルを得るために、また
は、電圧信号Ｖｅの非線形変化を得るべく抵抗Ｒ１−Ｒ
５の値を変えるために、より大きい数のビットをもつカ
ウンタとＤＡ変換器を使用することは自由である。

【００３６】以下の式から明らかになるように、消去電
圧Ｖｅの最初の及び最終の電圧（ＶｍｉｎとＶｍａｘ）
を調整することが、抵抗ＲＵとＲＤの値を変えることに
よって可能である。

【００３７】Ｖｍｉｎ＝Ｖｐｐ＊（Ｒｔｏｔｌ／（Ｒｕ
＋Ｒｔｏｔｌ）） Ｖｍａｘ＝Ｖｐｐ＊（Ｒｄ／（Ｒｄ＋Ｒｔｏｔ２）） ここで、 Ｒｔｏｔｌ＝Ｒｄ／／Ｒ１／／Ｒ２／／Ｒ３／／Ｒ４／
／Ｒ５ Ｒｔｏｔ２＝Ｒｕ／／Ｒ１／／Ｒ２／／Ｒ３／／Ｒ４／
／Ｒ５

【００３８】オペアンプＯＡは電圧フォローワー設定の
中で接続される。そして、それはメモリセルの共通の電
源線から分割器のノードＦを非接続にする。

【００３９】結論としてこの発明による電気回路は、公
知技術の中で見い出される短所を有さず、小さいＥＥＰ
ＲＯＭフラッシュメモリセルのマトリックスを消去する
ことができる。もちろん、限定的意味を持たない例によ
り上述した電気回路を変形、変更することも可能であ
る。しかし、すべの変形、変更例は以下の請求の有効な
保護範囲に含まれる。

【図面の簡単な説明】

【図１】 この発明によるフラッシュＥＥＰＲＯＭ型の
メモリセル消去電気回路のブロックダイヤグラムを示す
図である。

【図２】 図１の装置に取り入れられたＤＡ変換器の実
施例を示す図である。

【図３】 ＤＡ変換器４に取り入れられたインタフェー
ス回路の実施例を示す図である。

【図４】 この発明による電気回路で得られた消去信号
の波形を示す図である。

【符号の説明】

１ 不揮発性メモリセル、２ 電源線、３ カウンタ、
４ デジタルアナログ変換器、５ 消去電圧発生手段、
６ タイミング信号発生器、７ インターフェースブロ
ック。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 アンドレア・シルヴァーニ イタリア国、20100 ミラノ、ヴィア・ ア・デル・カスターニョ ５

Claims (9)

【特許請求の範囲】
1. 【請求項１】 フローティングゲートトランジスタを備
   え、二重ポリシリコンレベルを有する電気的にプログラ
   ム及び消去可能な不揮発性メモリセル１の消去方法にお
   いて、全消去時間にわたり、変化する電圧Ｖｅが上記ト
   ランジスタのソース端子Ｓに直接印加されることを特徴
   とする不揮発性メモリセルの消去方法。
2. 【請求項２】 請求項１の不揮発性メモリセル１の消去
   方法において、上記電圧Ｖｅは最小の初期値と最大の最
   終値の間で不連続に変化することを特徴とする不揮発性
   メモリセルの消去方法。
3. 【請求項３】 請求項１の不揮発性メモリセル１の消去
   方法において、上記電圧Ｖｅはステップ波形で変化する
   ことを特徴とする不揮発性メモリセルの消去方法。
4. 【請求項４】 請求項１乃至請求項３のいずれかの不揮
   発性メモリセル１の消去方法であって、複数のセルがメ
   モリマトリクスに統合された不揮発性メモリセルの消去
   方法において、上記電圧Ｖｅは上記複数のメモリセルを
   形成する複数のトランジスタのソース端子Ｓに同時に印
   加されることを特徴とする不揮発性メモリセルの消去方
   法。
5. 【請求項５】 消去電圧Ｖｅを発生する手段５を備えた
   型のフローティングゲートトランジスタを備え、二重ポ
   リシリコンレベルを有する電気的にプログラム及び消去
   可能な不揮発性メモリセル１の消去回路において、上記
   消去電圧発生手段は、タイミング信号発生器６とデジタ
   ル−アナログコンバータ４を有するインターロックデジ
   タルカウンタ３を備え、上記デジタル−アナログコンバ
   ータ４は、上記デジタルカウンタ３の少なくとも一つの
   出力端子に接続された少なくとも一つの入力端子と、上
   記消去電圧Ｖｅを供給するために、上記トランジスタの
   ソース端子Ｓに接続された出力端子を有することを特徴
   とする不揮発性メモリセルの消去回路。
6. 【請求項６】 メモリマトリクスに統合された複数のセ
   ル内に設けられ、請求項５に従う不揮発性メモリセルの
   消去回路において、上記デジタルカウンタ３の上記出力
   端子は、上記メモリセルを形成する上記トランジスタの
   ソース端子Ｓに接続されていることを特徴とする不揮発
   性メモリセルの消去回路。
7. 【請求項７】 請求項５または請求項６に従う不揮発性
   メモリセルの消去回路において、上記アナログ−デジタ
   ルコンバータ４は、電源極Ｖｐｐに接続される少なくと
   も一つの端部と、少なくとも一つの不連続に変化する抵
   抗要素を有する抵抗分割器９を備えることを特徴とする
   不揮発性メモリセルの消去回路。
8. 【請求項８】 請求項７に従う不揮発性メモリセルの消
   去回路において、上記不連続に変化する抵抗要素は複数
   の抵抗要素からなることを特徴とする不揮発性メモリセ
   ルの消去回路。
9. 【請求項９】 請求項８に従う回路において、少なくと
   も一つの上記抵抗要素の少なくとも一つの端子は、常時
   固定された基準電圧に接続されていることを特徴とする
   不揮発性メモリセルの消去回路。