KR100311109B1 - 비휘발성반도체기억장치의소거방법 - Google Patents

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Abstract

드레인 영역이 플로팅 상태에 있는 동안에 제어 게이트에 네거티브 전압 펄스가 인가되고 소오스 영역에 정전압 펄스가 로딩된다. 특히, 제어 게이트에 인가된 전압의 절대값은 메모리 소거 동작의 개시 (펄스 전압의 인가) 시부터 2 msec 까지의 주기동안 시간에 따라 증가하고, 2 msec 이후로부터 메모리 소거 동작의 종료시까지 일정하게 유지된다. 결과적으로, 메모리 소거 동작의 개시시 소오스 영역과 제어 게이트사이의 전위차는 메모리 소거 동작의 종료시 소오스 영역과 제어 게이트사이의 전위차보다 작다. 이것은 메모리 소거 동작의 개시시 터널 산화층이 높은 전계 스트레스를 수신하는 것을 방지하기 때문에, 기입/소거 반복특성이 향상된다.

Description

비휘발성 반도체 기억 장치의 소거 방법 {ERASING METHOD IN NONVOLATILE SEMICONDUCTOR MEMORY DEVICE}
본 발명은 터널 산화층의 전자 트래핑에 기인하는 기입/소거의 반복특성을 향상시키는 비휘발성 반도체 기억 장치의 소거 방법에 관한 것이다.
도 1 은 메모리 셀의 구조를 나타낸 단면도이다. 도 1 에 나타낸 바와 같이, 드레인 영역 (3) 및 소오스 영역 (4) 은 반도체 기판 (7) 의 표면에 선택적으로 형성된다. 또한, 터널 산화층 (5) 및 플로팅 게이트 (2) 는 드레인 영역 (3) 과 소오스 영역 (4) 사이의 반도체 기판 (7) 의 브리지 영역상에 형성된다. 제어 게이트 (1) 는 다결정 실리콘 재료로 이루어진 인터페이스층 (6) 을 사이에 두고 플로팅 게이트 (2) 상에 형성된다.
이러한 메모리 셀의 메모리를 소거하는 방법이 일본국 특개평 제 4-105368 호 공보에 개시되어 있다. 도 2 는 메모리 셀의 메모리를 소거하는 종래의 방법을 도시한 도면이다. 도 2 에서는, 드레인 영역 (3) 에 인가된 전압은 Vd 이고, 제어 게이트 (1) 에 인가된 전압은 Vcg 이고, 소오스 영역 (4) 에 인가된전압은 Vs 이다.
데이터를 기입하기 위해서는, 예를들면 12 V 의 전압이 제어 게이트 (1) 에 인가되고, 5 V 의 전압이 드레인 영역 (3) 에 인가되고, 소오스 영역 (4) 은 접지된다. 이때에, 소오스 영역 (4) 으로부터 드레인 영역 (3) 으로 이동하는 전자는 드레인 영역 (3) 에 인접하여 발생된 높은 전계 강도에 의해서 가속된다. 일부 전자는 전계의 수직 성분에 의해서 유도되어 터널 산화층 (5) 의 배리어를 넘어서 플로팅 게이트 (2) 로 도핑된다.
도 2 에 나타낸 메모리 소거 동작에서, 예를 들면, 드레인 영역 (3) 은 플로팅 상태로 유지되고, 제어 게이트 (1) 는 -11 V 의 정전압 펄스가 로딩되고, 소오스 영역 (4) 은 4 V 의 정전압 펄스가 로딩된다. 높은 전계가 터널 산화층 (5) 을 가로질러 형성되기 때문에, 전자는 파울러-노드하임 (FN) 터널 효과에 의해서 플로팅 게이트 (2) 로부터 터널 산화층 (5) 을 통해 소오스 영역 (4) 으로 유도된다.
종래 메모리 소거 방법에서는, 드레인 영역 (3) 이 플로팅 상태에 있는 동안 제어 게이트 (1) 는 네거티브 정전압 펄스가 로딩되고 소오스 영역 (4) 은 3 msec 기간의 포지티브 정전압 펄스가 로딩된다.
그러나, 종래 메모리 소거 방법은 일부 전자가 높은 전계 스트레스에 의해서 터널 산화층 (5) 으로 트래핑되어 게이트 전류가 감소되는 문제점을 갖는다. 게이트 전류가 감소함에 따라서 기입/소거 반복특성이 열화된다.
예를들면, 비휘발성 반도체 기억 장치는 하드디스크 드라이브와 같은 자기기억 장치 대신에 이용된다. 비록 약 100,000 번의 재기입 동작의 회수가 필요하지만, 종래 메모리 소거 방법은 약 10,000 번의 재기입 동작을 제공한다.
본 발명의 목적은 기입/소거 반복특성을 개선시키고 반도체 기억 장치의 신뢰성을 향상시킬 수 있는, 비휘발성 반도체 기억 장치의 소거 방법을 제공하는데 있다.
도 1 은 메모리 셀의 구조를 나타낸 단면도.
도 2 는 메모리 셀의 메모리를 소거하는 종래 방법을 나타낸 다이어 그램.
도 3 은 본 발명에 따른 비휘발성 반도체 기억 장치의 소거 방법을 설명하기 위해 메모리의 구조를 나타낸 단면도.
도 4 는 본 발명의 비휘발성 반도체 기억 장치의 소거 방법중 제 1 실시예를 나타낸 도면.
도 5 는 문턱 전압과 메모리 소거 시간 사이의 관계 (메모리 소거 프로파일) 를 나타낸 도면으로서 수직축은 문턱 전압이고 수평축은 소거 시간을 나타낸 도면.
도 6 은 터널 산화층에 인가된 전계 강도와 메모리 소거 시간 사이의 관계를 나타낸 그래픽 다이어그램으로서 수직축은 터널 산화층에 인가된 전계 강도를 나타내고 수평축은 소거 시간을 나타내는 그래픽 다이어그램.
도 7 은 문턱 전압과 반복 동작 회수사이의 관계 (기입/소거 반복특성 프로파일) 를 나타낸 그래프로서 수직축은 문턱 전압을 나타내고 수평축은 반복 회수를 나타낸 도면.
도 8 은 본 발명의 비휘발성 반도체 기억 장치의 소거 방법중 제 2 실시예를나타낸 도면.
*도면의 주요 부분에 대한 부호의 설명*
11 : 제어 게이트 12 : 플로팅 게이트
13 : 드레인 영역 14 : 소오스 영역
15 : 터널 산화층
본 발명에 따른 비휘발성 반도체 기억 장치의 소거 방법은, 드레인 영역이 플로팅 상태인 동안 네거티브 전압 펄스를 제어 게이트로 인가하고 포지티브 전압 펄스를 소오스 영역으로 인가하는 단계로 이루어진다. 비휘발성 반도체 기억 장치는 제 1 도전형 반도체 기판, 반도체 기판의 표면에 선택적으로 형성된 제 2 도전형 소오스 영역 및 드레인 영역, 반도체 기판상에 형성된 제 1 절연층, 제 1 절연층상에 형성된 플로팅 게이트, 플로팅게이트상에 형성된 제 2 절연층, 및 제 2 절연층상에 형성된 제어 게이트를 갖는다. 네거티브 전압 펄스 및 포지티브 전압 펄스는 펄스 전압 인가 개시시의 제어 게이트에 인가된 전압과 소오스 영역에 인가된 전압 사이의 위상차가 펄스 전압 인가의 종료시의 제어 게이트에 인가된 전압과 소오스 영역에 인가된 전압 사이의 위상차보다 작도록 제어된다.
펄스 전압 인가의 개시시 제어 게이트 영역 또는 소오스 영역중 어느하나 인가되는 전압의 절대값이 펄스 전압 인가의 종료시 제어 게이트 영역 또는 소오스 영역중 어느 하나에 인가되는 전압의 절대값보다 더 작고, 다른 하나에 인가된 전압의 절대값은 일정하게 유지된다.
소오스 영역에 인가된 전압 펄스는 정전압 펄스이고, 제어 게이트에 인가된 전압 펄스는 절대값이 펄스 전압 인가의 개시시부터 시간에 따라 증가하는 전압 펄스인 것이 바람직하다. 또한, 제어 게이트에 인가된 전압 펄스는 정전압 펄스이고 소오스 영역에 인가된 전압 펄스는 펄스 전압 인가의 개시시부터 시간에 따라 진폭이 증가하는 전압 펄스인 것이 또한 바람직하다.
제어 게이트 및 소오스 영역으로 정전압 펄스를 인가하는 종래 메모리 소거 방법에서, 소거 동작의 개시시 (펄스 전압의 인가) 플로팅 게이트의 전자수는 소거 동작의 종료시 플로팅 게이트의 전자수보다 크기때문에, 소거 동작의 개시시 제 1 절연층 (터널 산화층) 을 가로질러 발생한 전계는, 소거 동작의 종료시 제 1 절연층을 가로질러 발생한 전계보다 높아진다.
본 발명에 따르면, 메모리 소거 동작의 개시시 제어 게이트와 소오스 영역 사이의 펄스 전압의 전위차는 소거 동작의 종료시 제어 게이트와 소오스 영역 사이의 펄스 전압의 전위차보다 더 적게 설정된다. 따라서, 정전압 펄스가 양 영역에 인가되는 종래 소거 방법과 비교하면, 소거 동작의 개시시 제 1 절연층을 가로질러 발생한 전계의 강도가 감소된다. 이것은 전계 스트레스의 영향에 의해서 발생되는 제 1 절연층의 전자의 트래핑을 최소화할 수 있기 때문에, 기입/소거 반복특성의 열화를 방지할 수 있다.
본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 더욱 상세하게 설명한다. 도 3 은 본 발명에 따른 비휘발성 반도체 기억 장치의 소거 방법을 설명하기 위해 메모리 셀의 구조를 나타낸 단면도이다.
도 3 에 나타낸 바와 같이, 드레인 영역 (13) 및 소오스 영역 (14) 은 반도체 기판 (17) 의 표면에 선택적으로 형성된다. 터널 산화층 (제 1 절연층) (15) 과 플로팅 게이트 (12) 는 반도체 기판 (17) 상에 있는 드레인 영역 (13) 과 소오스 영역 (14) 사이를 연결하는 층에 형성된다. 제어 게이트 (11) 는 플로팅 게이트 (12) 상에 다결정 실리콘으로 이루어진 인터페이스층 (제 2 절연층) 을 사이에 두고 형성된다. 본 메모리 셀의 구조는 종래 메모리 셀의 구조와 동일하다.
이하, 메모리 셀에서의 소거 동작을 설명한다. 도 4 는 본 발명의 비휘발성 반도체 기억 장치의 소거 방법중 제 1 실시예를 나타낸 도면이다. 도 4 에서는 드레인 (13) 에 인가된 전압을 Vd 라 하고, 제어 게이트 (11) 에 인가된 전압은 Vcg 라 하고, 소오스 영역 (14) 에 인가된 전압은 Vs 라 한다.
도 4 에 나타낸 바와 같이, 제 1 실시예의 메모리 소거 동작에서, 정전압 펄스, 즉, 4 V 가 소오스 영역에 인가되고, 드레인 영역 (13) 은 플로팅 상태로 유지된다. 또한, 제어 게이트 (11) 에는 수학식 (1) 및 (2) 로 표시된 바와 같이 네거티브 전압 펄스가 로딩된다. Vcg (t,t+△t) 는 메모리 소거 동작을 위해 제어 게이트 (11) 로 인가된 전압인 것을 알 수 있다. 여기에서, △t 는 0.1 msec 이고, Vcg (0) 는 10 V 이고, dVcg 는 0.1 V 인 것으로 가정한다.
0≤t≤2 (msec) 로 설정된 경우,
Vcg(t,t+△t)~=~Vcg(0)~+~dVcg~×~t~
2≤t≤3 (msec) 로 설정된 경우,
Vcg~=~12~
제어 게이트 (11) 에 수학식 (1) 및 (2) 에 의해서 결정된 전압이 로딩됨으로써, 제어 게이트 전압의 절대값은 메모리 소거 동작 (펄스 전압의 인가) 의 개시로부터 2 msec 까지의 기간동안 시간에 따라 증가한다. 제어 게이트 전압은 소거 동작의 개시 후부터 소거 동작의 종료시까지 일정하게 유지된다.
소오스 영역에 정전압 펄스가 로딩되는 동안, 소거 동작의 개시시의 소오스 영역에 인가된 전압과 제어 게이트에 인가된 전압사이의 전위차는 소거 동작의 종료시보다 작다.
도 5 는 문턱 전압과 메모리 소거 시간사이의 관계 (메모리 소거 프로파일) 를 나타낸 그래픽 다이어그램으로서, 수직축은 문턱전압을 나타내고 수평축은 소거 시간을 나타낸 도면이다. 도 5 에서의 점선 (21) 은 본 발명의 제 1 실시예의 방법으로 메모리를 소거하는 메모리 소거 프로파일이고, 실선 (22) 은 도 2 에 나타낸 종래 메모리 소거 방법의 메모리 소거 프로파일이다.
도 5 에서 알 수 있는 바와 같이, 종래 메모리 소거 방법이 메모리 소거에 이용되는 경우, 문턱 전압은 소거 동작 (펄스 전압의 인가) 의 개시 직후 (약 1×10-7초후) 에 감소된다. 이것은 플로팅 게이트 (12) 의 메모리량이 소거 동작의 개시 직후에 감소되는 것을 나타낸다. 메모리가 제 1 실시예의 방법에 의해서 소거되는 경우, 문턱 전압이 소거 동작의 개시후 1×10-4초 동안만 하강을 개시한다. 그러나, 제 1 실시예의 방법은 문턱 전압이 소거 동작의 종료시 (소거 동작의 개시후 3 msec 동안) 임의의 레벨로 감소될 수 있고, 따라서, 종래 메모리 소거 방법의 기간과 동일한 기간으로 메모리를 소거할 수 있다.
도 6 은 터널 산화층에 인가된 전계 강도와 메모리 소거 시간 사이의 관계를 나타낸 그래픽 다이어그램으로서 수직축은 터널 산화층에 인가된 전계 강도를 나타내고 수평축은 소거 시간을 나타낸 도면이다. 도 6 에서의 점선 (23) 은 본 발명의 제 1 실시예의 방법에 의해서 메모리가 소거되는 경우 메모리 소거 시간과 관련된 전계 강도의 시뮬레이트 프로파일이고, 실선 (24) 은 도 2 에 나타낸 종래 메모리 소거 방법에 의해서 메모리가 소거되는 경우와 메모리 소거 시간과 관련된 전계 강도의 시뮬레이트 프로파일이다.
도 6 에서 알 수 있는 바와 같이, 종래 메모리 소거 방법은 플로팅 게이트 (2) 에 축적된 전자가 메모리 소거 동작의 개시시에 터널 산화층 (5) 을 가로지르는 높은 전계 강도 (약 16 MV/cm) 를 발생시킨다. 이것은 전자의 탈출을 가속화하여 소거 속도를 증가킬 수 있지만, 높은 전계 스트레스를 발생시켜 터널 산화층 (5) 의 전자를 트래핑시킬 수도 있다.
제 1 실시예의 방법은 메모리 소거 동작의 개시시 (메모리 소거 동작의 개시로부터 0 내지 2 msec 의 기간동안) 도 4 에 나타낸 10 V 내지 12 V 의 전압 펄스가 제어 게이트 (11) 에 인가되는 것을 가능하게 하여, 터널 산화층 (15) 을 가로지르는 전계를 14 MV/cm 만큼 낮게 제한시킨다. 제어 게이트 (11) 에 인가된 전압은 플로팅 게이트 (12) 의 소정의 전자 양이 제거된 후에, 즉, 메모리 소거 동작의 개시시부터 2 내지 3 msec 의 기간동안 12 V 로 유지된다.
제 1 실시예의 방법에 의한 메모리 소거의 결과에 따르면, 터널 산화층 (15) 을 가로지르는 전계 강도는 소거 동작의 개시 (펄스 전압의 인가) 로부터 0.1 msec 후에 종래 방법보다 더욱 높게 증가한다. 그러나, 터널 산화층 (15) 이 상기 실시예의 메모리 소거 동작의 개시시 전계 스트레스에 거의 영향을 받지 않는다. 따라서, 기입/소거 반복특성이 향상되고, 메모리는 종래 메모리 소거 방법의 효과와 마찬가지로 3 msec 내에 문턱전압이 로우 레벨로 소거된다.
도 7 은 문턱 전압과 반복 동작 회수 사이의 관계 (기입/소거 반복특성 프로파일) 를 나타낸 그래프로서 수직축은 문턱 전압을 나타내고 수평축은 반복 회수를 나타낸 도면이다. 도 7 에서, 점선 (25) 은 본 발명의 제 1 실시예의 메모리 소거 방법에 의해서 메모리가 소거된 경우 문턱 전압의 프로파일이고, 실선 (26) 은 도 2 에 나타낸 종래 메모리 소거 방법에 의해서 메모리가 소거된 경우 문턱 전압의 프로파일이다. 일점쇄선 (27) 은 메모리가 저장되는 경우 문턱 전압의 프로파일이다.
도 7 에서 알 수 있는 바와 같이, 종래의 메모리 소거 방법에서는 문턱 전압은 반복 회수가 10000 회 될때까지 안정된 로우 레벨로 유지되지만 10000 회를 초과한 후에는 문턱 전압이 메모리 저장 레벨 (일점쇄선 (27)) 부근까지 상승한다.그러나, 제 1 실시예의 메모리 소거 방법은 반복 동작 회수가 100000 만큼 증가할때까지 문턱 전압을 안정적인 로우 레벨로 유지시키는 것을 가능하게 한다. 제 1 실시예의 방법은 반도체 기억 장치의 기입/소거 반복특성을 향상시키는 것이 가능하다.
도 8 은 본 발명의 비휘발성 반도체 기억 장치의 메모리 소거 방법중 제 2 실시예를 나타낸 도면이다. 제 1 실시예와 거의 동일한 제 2 실시예는 도 3 에 나타낸 비휘발성 반도체 기억 장치 (메모리 셀) 와 관련된다. 도 8 에서는, 도 3 에 나타낸 드레인 영역 (13) 에 인가된 전압은 Vd 이고, 제어 게이트 (11) 에 인가된 전압은 Vcg 이고, 소오스 영역 (14) 에 인가된 전압은 Vs 이다.
도 8 에 나타낸 바와 같이, 제 2 실시예에 따른 방법의 메모리 소거 방법에서, 드레인 영역 (13) 은 플로팅 상태이고, 제어 게이트 (11) 에 -11V 의 정전압이 로딩된다. 소오스 영역 (14) 은 수학식 (3) 및 (4) 에 의해서 결정된 전압 펄스가 공급되고, 여기서, Vs(t,t+△t) 는 메모리 소거 동작동안 소오스 영역에 인가되는 전압이다. 여기에서, △t = 0.1 msec, Vs (0) = 3 V, 및 dVs = 0.1 V 이다.
0≤t<2 (msec) 로 설정된 경우,
~Vs(t,t+△t)~=~Vs(0)~+~dVs~×~t~
2≤t≤3 (msec) 로 설정된 경우,
Vs~=~5
수학식 (3) 및 (4) 에 의해서 결정된 전압이 소오스 영역 (14) 에 인가된 경우, 소오스 영역 전압은 시간에 따라 증가하며 특히 메모리 소거 동작의 개시 (펄스 전압의 인가) 로부터 2 msec 까지 더욱 증가한다. 2 msec 후에, 소오스 영역 (14) 에 인가된 전압은 소거 동작이 종료될 때까지 일정하게 유지된다.
제어 게이트에 정전압 펄스가 인가되는 동안, 소거 동작의 개시시 소오스 영역에 인가된 전압과 제어 게이트에 인가된 전압 사이의 전위차는 소거 동작의 종료시의 전위차보다 작다.
상술한 바와 같이, 제 1 실시예의 방법과 거의 동일한, 소오스 영역에 인가된 전압이 제어되는 제 2 실시예의 메모리 소거 방법은 터널 산화층 (15) 이 메모리 소거 동작의 개시시 높은 전계 스트레스를 수신하는 것을 방지하여 기입/소거 반복특성을 향상시킨다.
통상적으로, 메모리 소거 동작에서, 쌍을 이루는 전자와 홀이 밴드간 터널링 효과에 의해서 생성되고, 홀은 전계의 대각 성분에 의해서 가속되고, 애벌런치 브레이크 다운이 발생하여 다수의 핫홀을 발생시킨다. 제 2 실시예는 메모리 소거 동작의 개시시 소오스 영역에 입력된 전압을 소거 동작의 종료시 입력 전압보다 작게 하는 것이 가능하기 때문에, 전계의 대각성분을 약화시키고 생성되는 핫홀의 수를 감소시킨다. 따라서, 제 2 실시예의 메모리 소거 방법은 메모리 소거 동작의 개시시 터널 산화층 (15) 으로 이동하는 핫홀에 의해서 발생된 터널 산화층 (15) 의 열화를 최소화시킬 수 있다.
이상의 상세한 설명에 따르면, 본 발명은 터널 산화층의 전자 트래핑에 기인하여 기입/소거의 반복특성이 악화되는 것을 방지하는 비휘발성 반도체 기억 장치의 메모리 소거 방법을 제공한다.

Claims (1)

  1. 제 1 도전형 반도체 기판, 상기 반도체 기판의 표면상에 선택적으로 형성된 제 2 도전형 소오스 영역 및 드레인 영역, 상기 반도체 기판상에 형성된 제 1 절연층, 상기 제 1 절연층상에 형성된 플로팅 게이트, 상기 플로팅 게이트상에 형성된 제 2 절연층, 및 상기 제 2 절연층상에 형성된 제어 게이트를 갖는 비휘발성 반도체 기억 장치의 소거 방법에 있어서,
    상기 드레인 영역이 플로팅 상태인 동안 네거티브 전압 펄스를 상기 제어 게이트에 인가하고 포지티브 전압 펄스를 상기 소오스 영역으로 인가하는 단계로 이루어지며, 상기 네거티브 전압 펄스 및 포지티브 전압 펄스는, 상기 펄스 전압 인가의 개시시의 상기 제어 게이트에 인가되는 전압과 상기 소오스 영역에 인가되는 전압 사이의 전위차가 상기 펄스 전압 인가의 종료시의 상기 제어 게이트에 인가되는 전압과 상기 소오스 영역에 인가되는 전압 사이의 전위차보다 작도록 제어되고,
    상기 소오스 영역에 인가되는 상기 전압 펄스는 정전압 펄스이고, 상기 제어 게이트에 인가되는 상기 전압 펄스는 그의 절대값이 상기 펄스 전압 인가의 개시시부터 시간에 따라 증가하는 전압 펄스인 것을 특징으로 하는 비휘발성 반도체 기억 장치의 소거 방법.
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