JPH0732167B2 - 半導体デバイス - Google Patents
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- JPH0732167B2 JPH0732167B2 JP57208714A JP20871482A JPH0732167B2 JP H0732167 B2 JPH0732167 B2 JP H0732167B2 JP 57208714 A JP57208714 A JP 57208714A JP 20871482 A JP20871482 A JP 20871482A JP H0732167 B2 JPH0732167 B2 JP H0732167B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
- H01L29/475—Schottky barrier electrodes on AIII-BV compounds
-
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- H01L29/861—Diodes
- H01L29/872—Schottky diodes
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Description
【発明の詳細な説明】 技術分野 本発明は浅い接合ゲート構造を有するデバイスに係る。
本発明の背景 最近、半導体デバイスに多くの材料を用いることが考え
られてきたが、シリコンは現在そのようなデバイスの圧
倒的多数に使われている。III−Ｖ族化合物半導体のよ
うな他の材料が、高速電界効果トランジスタのようなあ
る種の用途に対し、シリコンより潜在的に可能性があつ
ても、このことは真実である。III−Ｖ族材料の一つGaA
sは、電界効果トランジスタ用として、かなり精力的に
研究されてきた。なぜならば、この材料から作られたそ
のようなデバイスは、GaAs中の電子のドリフト移動度が
高いために、シリコンデバイスより速い可能性があるか
らである。
られてきたが、シリコンは現在そのようなデバイスの圧
倒的多数に使われている。III−Ｖ族化合物半導体のよ
うな他の材料が、高速電界効果トランジスタのようなあ
る種の用途に対し、シリコンより潜在的に可能性があつ
ても、このことは真実である。III−Ｖ族材料の一つGaA
sは、電界効果トランジスタ用として、かなり精力的に
研究されてきた。なぜならば、この材料から作られたそ
のようなデバイスは、GaAs中の電子のドリフト移動度が
高いために、シリコンデバイスより速い可能性があるか
らである。
たとえば、Ga0.47In0.53Asのような他の材料は、低電界
での移動度がより高いため、FETとしてはGaAsより潜在
的には魅力がある。りんを含む他の組成とともに、この
組成はInP基板に格子整合をとつてエピタキシヤル成長
できるため、関心がもたれている。しかし、適当なゲー
ト構造がないため、InGaAs電界効果トランジスタはGaAs
FETの開発段階及び少くとも部分的な市販デバイスの段
階に達していない。たとえば、アプライド・フイジツク
ス・レターズ（Applied Physics Letters,23458−459
頁、1973年10月15日には、単純なAn/Ga0.47In0.53As接
触は約0.2ボルトの障壁高さを有し、この高さは有用な
電界効果トランジスタ用には低すぎることが報告されて
いる。
での移動度がより高いため、FETとしてはGaAsより潜在
的には魅力がある。りんを含む他の組成とともに、この
組成はInP基板に格子整合をとつてエピタキシヤル成長
できるため、関心がもたれている。しかし、適当なゲー
ト構造がないため、InGaAs電界効果トランジスタはGaAs
FETの開発段階及び少くとも部分的な市販デバイスの段
階に達していない。たとえば、アプライド・フイジツク
ス・レターズ（Applied Physics Letters,23458−459
頁、1973年10月15日には、単純なAn/Ga0.47In0.53As接
触は約0.2ボルトの障壁高さを有し、この高さは有用な
電界効果トランジスタ用には低すぎることが報告されて
いる。
適当なゲート構造がないという欠点を克服するために、
いくつかの方法がとられてきた。レーニイ（Leheny）は
アイ・イーイーイーエレクトロン・デバイス・レターズ
（Electron Device Letters）,1,110−111頁,1980年６
月に、Zn拡散により製作したｐ−ｎ接合ゲートを有する
InGaAs接合電界効果トランジスタを報告している。この
デバイスは逆バイアスｐ−ｎ接合によるゲート漏れ電流
が減少するという利点をもつが、そのようなデバイスは
チヤネル長を短くして製作することが容易ではなかっ
た。モーガン（Morgan）らは、エレクトロニクス・レタ
ーズ（Electronics Letlers）,14,737−738頁,1978年11
月９日に、薄いSiOx層が存在することにより、障壁高さ
が約0.5ボルトに増加したInGaAsシヨツトキー・ダイオ
ードを報告した。SiOx層が存在すると、明らかに障壁高
さは増すが、電界蓄積効果をもたらす多数のトラツプ準
位が存在するため、それは好ましくなかった。加えて、
シヨツトキー障壁高さを上げるために、半絶縁性Al0.48
In0.58AS層を用いたGaInAs FETが、オーノ（Ohno）らに
より、アイ・イーイーイー エレクトロン・デバイス
レターズ（IEEE Electron Device Letters）1,154−155
頁,1980年８月に報告された。本質的なトンネル電流を
防止するために必要なAlInAs層の最小の厚さは、20ナノ
メータ（200オングストローム）であつたと報告されて
いる。このことにより、絶縁層にかなりの電界効果が起
る。
いくつかの方法がとられてきた。レーニイ（Leheny）は
アイ・イーイーイーエレクトロン・デバイス・レターズ
（Electron Device Letters）,1,110−111頁,1980年６
月に、Zn拡散により製作したｐ−ｎ接合ゲートを有する
InGaAs接合電界効果トランジスタを報告している。この
デバイスは逆バイアスｐ−ｎ接合によるゲート漏れ電流
が減少するという利点をもつが、そのようなデバイスは
チヤネル長を短くして製作することが容易ではなかっ
た。モーガン（Morgan）らは、エレクトロニクス・レタ
ーズ（Electronics Letlers）,14,737−738頁,1978年11
月９日に、薄いSiOx層が存在することにより、障壁高さ
が約0.5ボルトに増加したInGaAsシヨツトキー・ダイオ
ードを報告した。SiOx層が存在すると、明らかに障壁高
さは増すが、電界蓄積効果をもたらす多数のトラツプ準
位が存在するため、それは好ましくなかった。加えて、
シヨツトキー障壁高さを上げるために、半絶縁性Al0.48
In0.58AS層を用いたGaInAs FETが、オーノ（Ohno）らに
より、アイ・イーイーイー エレクトロン・デバイス
レターズ（IEEE Electron Device Letters）1,154−155
頁,1980年８月に報告された。本質的なトンネル電流を
防止するために必要なAlInAs層の最小の厚さは、20ナノ
メータ（200オングストローム）であつたと報告されて
いる。このことにより、絶縁層にかなりの電界効果が起
る。
GaInAs以外の材料について、シヨツトキー障壁高さを上
げる方法に関して、他の報告がある。たとえば、ブツチ
ヤ（Bucher）らはアプライド・フイジツクス・レターズ
（Applied Physics Letters）,23,617−619頁,1973年12
月１日に、Cu拡散Au/CdS接合はシヨツトキー障壁高さが
増加すると報告した。シヤノン（Shannon）はアプライ
ド・フイジツクス・レターズ（Applied Physics Letter
s）,25,75−77頁,1974年７月１日に、Ni−Siダイオード
のシヨツトキー障壁高さは、下のｐ形層上に浅いｎ形層
を生成するために、イオン注入を用いることにより、増
加したことを報告した。
げる方法に関して、他の報告がある。たとえば、ブツチ
ヤ（Bucher）らはアプライド・フイジツクス・レターズ
（Applied Physics Letters）,23,617−619頁,1973年12
月１日に、Cu拡散Au/CdS接合はシヨツトキー障壁高さが
増加すると報告した。シヤノン（Shannon）はアプライ
ド・フイジツクス・レターズ（Applied Physics Letter
s）,25,75−77頁,1974年７月１日に、Ni−Siダイオード
のシヨツトキー障壁高さは、下のｐ形層上に浅いｎ形層
を生成するために、イオン注入を用いることにより、増
加したことを報告した。
本発明の要約 本発明に従うと、異なる伝導形を有するInGaAs層上に配
置された、一伝導形の薄くかつ高濃度ドープInGoAs層
は、前者のInGaAs層の実効的シヨツトキー障壁高さを上
げる。好ましい実施例において、後の方の層は完全に空
乏化し、InP基板上に成長したｎ形Ga0.47In0.53As上に
配置されたｐ形Ga0.47In0.53Asから成る。更に好ましい
実施例において、得られる構造は、電界効果トランジス
タデバイスに用いられる。
置された、一伝導形の薄くかつ高濃度ドープInGoAs層
は、前者のInGaAs層の実効的シヨツトキー障壁高さを上
げる。好ましい実施例において、後の方の層は完全に空
乏化し、InP基板上に成長したｎ形Ga0.47In0.53As上に
配置されたｐ形Ga0.47In0.53Asから成る。更に好ましい
実施例において、得られる構造は、電界効果トランジス
タデバイスに用いられる。
詳細な記述 本発明に従うシヨツトキー障壁高さが増したInGaAsダイ
オードを、第１図の断面図で示す。明瞭にするために、
他の図面と同様、この図面においてデバイスの要素は、
実際の寸法と異なつた比率で示されている。一般的に１
と記されたデバイスは、第１の伝導形を有するInP基板1
1、第１の伝導形を有する第１のエピタキシヤルInGaAs
層13、第１の伝導形を有する第２のInGaAsエピタキシヤ
ル層15及び第２の伝導形を有する第３のInGaAsエピタキ
シヤル層17から成る。層はInGaAs層としてあるが、得ら
れる層がInP基板に格子整合する限り、これらの層はり
んのような他の元素を含んでもよい。更に、それはそれ
ぞれ層11及び17に作られたオーム性接触19及びシヨツト
キー接触21から成る。好ましい一実施例において、第２
の伝導形はｐ形で、層17は熱平衡において完全に空乏化
し、層15の実効的シヨツトキー障壁高さを上げるような
厚さとドーピング密度を有する。トンネル電流が増すた
め、薄すぎる層は好ましくない。
オードを、第１図の断面図で示す。明瞭にするために、
他の図面と同様、この図面においてデバイスの要素は、
実際の寸法と異なつた比率で示されている。一般的に１
と記されたデバイスは、第１の伝導形を有するInP基板1
1、第１の伝導形を有する第１のエピタキシヤルInGaAs
層13、第１の伝導形を有する第２のInGaAsエピタキシヤ
ル層15及び第２の伝導形を有する第３のInGaAsエピタキ
シヤル層17から成る。層はInGaAs層としてあるが、得ら
れる層がInP基板に格子整合する限り、これらの層はり
んのような他の元素を含んでもよい。更に、それはそれ
ぞれ層11及び17に作られたオーム性接触19及びシヨツト
キー接触21から成る。好ましい一実施例において、第２
の伝導形はｐ形で、層17は熱平衡において完全に空乏化
し、層15の実効的シヨツトキー障壁高さを上げるような
厚さとドーピング密度を有する。トンネル電流が増すた
め、薄すぎる層は好ましくない。
一実施例において、基板はn+（100）InP基板である。層
13は0.5μｍの厚さと２×1018cm-3のドーピング密度を
有するn+Ga0.47In0.53As層で、基板との界面に妨げとな
る接合が形成される可能性を除くため成長させる。この
層は必要なら省いてもよい。層15は３μｍの厚さと1.1
×1017cm-3のドーピング密度をもつｎ形Ga0.47In0.53As
である。層17はp+Ga0.47In0.53Asで約８ナノメータ（80
オングストローム）の厚さと、８×1018cm-3のドーピン
グ密度を有する。ｎ形ドーパントはSn又はSiでよく、ｐ
形ドーパントはBe又はMgでよい。オーム性接触19は基板
に対してSn−Auを電解メツキし、450℃で約20秒シンタ
することにより形成される。シヨツトキー接触21は表面
に堆積された円状のAuドツトである。
13は0.5μｍの厚さと２×1018cm-3のドーピング密度を
有するn+Ga0.47In0.53As層で、基板との界面に妨げとな
る接合が形成される可能性を除くため成長させる。この
層は必要なら省いてもよい。層15は３μｍの厚さと1.1
×1017cm-3のドーピング密度をもつｎ形Ga0.47In0.53As
である。層17はp+Ga0.47In0.53Asで約８ナノメータ（80
オングストローム）の厚さと、８×1018cm-3のドーピン
グ密度を有する。ｎ形ドーパントはSn又はSiでよく、ｐ
形ドーパントはBe又はMgでよい。オーム性接触19は基板
に対してSn−Auを電解メツキし、450℃で約20秒シンタ
することにより形成される。シヨツトキー接触21は表面
に堆積された円状のAuドツトである。
例として示したデバイスは、エイ・ワイ・チヨー（Ａ・
Ｙ・Cho）及びジエイ・アール・アーサー（J.R.Arthu
r）著のプログレス・イン・ソリツド・ステート・フイ
ジツクス（Progres in Solid State Physics），10,157
頁,1975中の論文に述べられているような周知の分子線
エピタキシーにより製作すると便利である。層の厚さ及
びドーピング密度は、例であり修正してもよい。層17は
約７ないし100ナノメータ（70および1000オングストロ
ーム）の厚さを有するのが望ましい。他の修正も考えら
れる。たとえば、シヨツトキー接触を形成するために、
Auの代りにAlを用いてもよい。
Ｙ・Cho）及びジエイ・アール・アーサー（J.R.Arthu
r）著のプログレス・イン・ソリツド・ステート・フイ
ジツクス（Progres in Solid State Physics），10,157
頁,1975中の論文に述べられているような周知の分子線
エピタキシーにより製作すると便利である。層の厚さ及
びドーピング密度は、例であり修正してもよい。層17は
約７ないし100ナノメータ（70および1000オングストロ
ーム）の厚さを有するのが望ましい。他の修正も考えら
れる。たとえば、シヨツトキー接触を形成するために、
Auの代りにAlを用いてもよい。
障壁高さを可能な限り増すため、デバイス・パラメータ
は、p+層が熱平衡において十分空乏化するように選択さ
れる。薄くかつ十分空乏化した層を有する擬シヨツトキ
ー障壁ダイオードのエネルギー帯図が、第２図に示され
ている。領域41はｎ形層で、領域43はp+形層、領域45は
金属である。Ec,Ef及びEvは、それぞれ伝導帯、フエル
ミ準位及び価電子帯をさす。ダイヤグラムはポアソン方
程式を解くことにより得られる。多数電子に対するΔ
φ′Bで示される障壁高さの増加が明らかである。p+層
が空乏化するのは、一部分p+−ｎ接合のためであり、一
部分はAu/p+接触のためであることに注意すべきであ
る。詳細な解析をすることもでき、それによると、前者
より後者の方がより大きな寄与をすることがわかる。従
つて、ポテンシヤル・エネルギーのピークはp+層の内側
にあるが、p+−ｎ金属的接合の近くにある。Ａと示され
たエネルギー帯図中の屈曲点は、正確にp+−ｎ接合の位
置である。
は、p+層が熱平衡において十分空乏化するように選択さ
れる。薄くかつ十分空乏化した層を有する擬シヨツトキ
ー障壁ダイオードのエネルギー帯図が、第２図に示され
ている。領域41はｎ形層で、領域43はp+形層、領域45は
金属である。Ec,Ef及びEvは、それぞれ伝導帯、フエル
ミ準位及び価電子帯をさす。ダイヤグラムはポアソン方
程式を解くことにより得られる。多数電子に対するΔ
φ′Bで示される障壁高さの増加が明らかである。p+層
が空乏化するのは、一部分p+−ｎ接合のためであり、一
部分はAu/p+接触のためであることに注意すべきであ
る。詳細な解析をすることもでき、それによると、前者
より後者の方がより大きな寄与をすることがわかる。従
つて、ポテンシヤル・エネルギーのピークはp+層の内側
にあるが、p+−ｎ金属的接合の近くにある。Ａと示され
たエネルギー帯図中の屈曲点は、正確にp+−ｎ接合の位
置である。
第３図は約８ナノメータ（80オングストローム）のp+層
を有する本発明のシヨツトキー障壁ダイオードの、典型
的な電流電圧特性を示し、電圧は水平に、電流は垂直に
プロツトされている。デバイスは300μｍの直径を有
し、逆方向漏れ電流は１ボルトにおいて約30μA,1.5ボ
ルトにおいて115μＡであつた。これは１×200μｍゲー
トの場合、１ボルトにおける85nA,1.5ボルトにおける0.
33μＡの逆方向漏れ電流にそれぞれ対応する。この大き
さの漏れ電流は、酸化物により増加したシヨツトキー・
ダイオードのそれと同程度である。逆方向漏れ電流は印
加電圧とともに指数関数的に増加することがわかつた
が、これはトンネルによるものであることが示された。
を有する本発明のシヨツトキー障壁ダイオードの、典型
的な電流電圧特性を示し、電圧は水平に、電流は垂直に
プロツトされている。デバイスは300μｍの直径を有
し、逆方向漏れ電流は１ボルトにおいて約30μA,1.5ボ
ルトにおいて115μＡであつた。これは１×200μｍゲー
トの場合、１ボルトにおける85nA,1.5ボルトにおける0.
33μＡの逆方向漏れ電流にそれぞれ対応する。この大き
さの漏れ電流は、酸化物により増加したシヨツトキー・
ダイオードのそれと同程度である。逆方向漏れ電流は印
加電圧とともに指数関数的に増加することがわかつた
が、これはトンネルによるものであることが示された。
シヨツトキー障壁ダイオードの実効的障壁高さは、第
（１）式から計算できる。
（１）式から計算できる。
ここで、A*はリチヤードソン定数（Richardson constan
t）で、Jsは逆方向漏れ電流密度である。電子の実効質
量を0.041me,A*＝4.92A/cm2／K2と仮定すると、実効障
壁高さは0.47ボルトである。理論的には、p+表面層によ
るシヨツトキー障壁高さの増加、Δφ′Bは、第（２）
式によりほぼ与えられる。
t）で、Jsは逆方向漏れ電流密度である。電子の実効質
量を0.041me,A*＝4.92A/cm2／K2と仮定すると、実効障
壁高さは0.47ボルトである。理論的には、p+表面層によ
るシヨツトキー障壁高さの増加、Δφ′Bは、第（２）
式によりほぼ与えられる。
ここで、εｓはGa0.47In0.53As層の誘電率で、NAはP+層
のドーピングレベル、ｄはp+層の厚さである。第（２）
式は第（３）式が成立する時のみ、成り立つことが示さ
れる。
のドーピングレベル、ｄはp+層の厚さである。第（２）
式は第（３）式が成立する時のみ、成り立つことが示さ
れる。
ここで、NDはｎ形層のドーピングレベル、Vbiはp+−ｎ
接合の埋め込み電位である。ここで示した構造の厚さ及
びドーピングレベルはこの条件を満す。従って、シヨツ
トキー障壁の増加は、0.3ボルトと計算され、実効障壁
高さ全体では0.5ボルトになり、このことは第（１）式
からの計算とよく一致する。
接合の埋め込み電位である。ここで示した構造の厚さ及
びドーピングレベルはこの条件を満す。従って、シヨツ
トキー障壁の増加は、0.3ボルトと計算され、実効障壁
高さ全体では0.5ボルトになり、このことは第（１）式
からの計算とよく一致する。
第３図に示された順方向Ｉ−Ｖ特性は、理想係数1.3の
シヨツトキー障壁ダイオードに対する標準的な電流方程
式と、よく合う。理想係数がこのように１でないこと
は、実効障壁高さの強い電圧依存性を示す。印加電圧が
空乏したp+層及びｎ形層中の空乏領域間で降下すること
を考えると、このことは驚くことではない。シヨツトキ
ー障壁の理想係数が１でないことにより、ミキサダイオ
ードでは過度のシヨツト雑音を発生しうるが、MESFET用
としてはさほど重要ではない。他のデバイスには、たと
えば他のシヨツトキー障壁デバイスとともに、IMPATTダ
イオードが含まれる。たとえば、カツトイン電圧を電流
が10μＡに達するの必要な順方向バイアス電圧と仮定す
ると、シヨツトキー障壁ダイオードは0.005ボルトのカ
ツトイン電圧を有する。
シヨツトキー障壁ダイオードに対する標準的な電流方程
式と、よく合う。理想係数がこのように１でないこと
は、実効障壁高さの強い電圧依存性を示す。印加電圧が
空乏したp+層及びｎ形層中の空乏領域間で降下すること
を考えると、このことは驚くことではない。シヨツトキ
ー障壁の理想係数が１でないことにより、ミキサダイオ
ードでは過度のシヨツト雑音を発生しうるが、MESFET用
としてはさほど重要ではない。他のデバイスには、たと
えば他のシヨツトキー障壁デバイスとともに、IMPATTダ
イオードが含まれる。たとえば、カツトイン電圧を電流
が10μＡに達するの必要な順方向バイアス電圧と仮定す
ると、シヨツトキー障壁ダイオードは0.005ボルトのカ
ツトイン電圧を有する。
フエルミレベルと価電子帯最大値間の間隔かつ見積ると
p+層中の自由正孔密度は、約1.6×1014cm-3であつた。
この値はNAに比べ無視できるほど小さく、空乏の条件を
満す。すなわち、ｐはNAよりはるかに小さい。ここでｐ
は自由正孔密度である。
p+層中の自由正孔密度は、約1.6×1014cm-3であつた。
この値はNAに比べ無視できるほど小さく、空乏の条件を
満す。すなわち、ｐはNAよりはるかに小さい。ここでｐ
は自由正孔密度である。
層17が70ナノメータ（700オングストローム）の厚さを
有することを除き、第１図と同じドーピング濃度及び層
厚を有するデバイスを製作した。先に述べたデバイスと
同じ面積のGa0.47In0.53Asｐ−ｎ接合ダイオードは、0.
14ボルトのカツトイン電圧と２ボルトのバイアスで1mA
の逆方向漏れ電流を有した。
有することを除き、第１図と同じドーピング濃度及び層
厚を有するデバイスを製作した。先に述べたデバイスと
同じ面積のGa0.47In0.53Asｐ−ｎ接合ダイオードは、0.
14ボルトのカツトイン電圧と２ボルトのバイアスで1mA
の逆方向漏れ電流を有した。
ダイオードの容量−電圧特性もまた得た。1MHZにおける
Ｃ−Ｖ特性の測定では、ヒステリシスを示さなかつた。
C-2対電圧のプロツト（図示されていない）は、ｎ形層
中の1.2×1017cm-3の一様なキヤリヤ濃度と約0.51ボル
トの障壁高さを示した。これらの測定はホール測定及び
Ｉ−Ｖ測定と、それぞれよく一致した。
Ｃ−Ｖ特性の測定では、ヒステリシスを示さなかつた。
C-2対電圧のプロツト（図示されていない）は、ｎ形層
中の1.2×1017cm-3の一様なキヤリヤ濃度と約0.51ボル
トの障壁高さを示した。これらの測定はホール測定及び
Ｉ−Ｖ測定と、それぞれよく一致した。
第１図に示されたデバイス及びそれを修正したものは、
それ自身で使つてもよいが、更に修正してもあるいはた
とえば第４図に断面を示す電界効果トランジスタのよう
な他のデバイスとともに使つてもよい。このデバイスは
一般に第１図に示されたデバイスを組込むが、層13が省
かれ、基板31は半絶縁性である。電極21はＧと記され、
オーム性接触19すなわち基板電極は省かれている。層35
はｎ形In・53Ga・47Asから成り、層37はｐ形In・53Ga・47As
からなる。デバイスは更にソース（第１）及びドレイン
（第２）電極から成り、それらはそれぞれＳ及びＤと記
されている。デバイスは周知の分子ビームエピタキシー
で製作するのが便利である。電極はｐ形InGaAs表面に通
常のGa−Au合金蒸着をし、約440℃の温度で約30秒間合
金化することにより作られる。合金はp+層を貫きｎ形層
中で止る。測定によると、シンター（Sinteving）の後
ソース及びドレイン電極はオーム性となつた。
それ自身で使つてもよいが、更に修正してもあるいはた
とえば第４図に断面を示す電界効果トランジスタのよう
な他のデバイスとともに使つてもよい。このデバイスは
一般に第１図に示されたデバイスを組込むが、層13が省
かれ、基板31は半絶縁性である。電極21はＧと記され、
オーム性接触19すなわち基板電極は省かれている。層35
はｎ形In・53Ga・47Asから成り、層37はｐ形In・53Ga・47As
からなる。デバイスは更にソース（第１）及びドレイン
（第２）電極から成り、それらはそれぞれＳ及びＤと記
されている。デバイスは周知の分子ビームエピタキシー
で製作するのが便利である。電極はｐ形InGaAs表面に通
常のGa−Au合金蒸着をし、約440℃の温度で約30秒間合
金化することにより作られる。合金はp+層を貫きｎ形層
中で止る。測定によると、シンター（Sinteving）の後
ソース及びドレイン電極はオーム性となつた。
p+層は最初に形成されたように、約100ナノメータ（100
0オングストローム）以下の厚さであり、本質的なトン
ネル電流を防止するには十分厚い。層35への電極が作り
にくいため、より厚い層は好ましくない。ゲート電極及
びソース，ドレイン電極間で、約15ナノメータ（150オ
ングストローム）以下の厚さとするため、オーム性電極
形成後、層17はエツチした。金属電極はエツチングプロ
セスのマスクとして役立つ。エツチングは通常のエツチ
ング技術で行えばよい。ゲート電極下の層37の部分は完
全に空乏化するため、p+層を完全に除去する必要はな
い。最初に形成したように、p+層の厚さが150オングス
トローム以下ならば、エツチングは省いてもよい。
0オングストローム）以下の厚さであり、本質的なトン
ネル電流を防止するには十分厚い。層35への電極が作り
にくいため、より厚い層は好ましくない。ゲート電極及
びソース，ドレイン電極間で、約15ナノメータ（150オ
ングストローム）以下の厚さとするため、オーム性電極
形成後、層17はエツチした。金属電極はエツチングプロ
セスのマスクとして役立つ。エツチングは通常のエツチ
ング技術で行えばよい。ゲート電極下の層37の部分は完
全に空乏化するため、p+層を完全に除去する必要はな
い。最初に形成したように、p+層の厚さが150オングス
トローム以下ならば、エツチングは省いてもよい。
ノーマリ・オンデバイスについて説明したが、周知の方
法で層35の厚さを変えることにより、ノーマリ・オフデ
バイスもまた製作できる。加えて、ｎ−チヤネルFETに
ついて説明したが、層37をｎ形、層35をｐ形とすること
により、ｐ−チヤネルFETを製作してもよい。
法で層35の厚さを変えることにより、ノーマリ・オフデ
バイスもまた製作できる。加えて、ｎ−チヤネルFETに
ついて説明したが、層37をｎ形、層35をｐ形とすること
により、ｐ−チヤネルFETを製作してもよい。
第１図はシヨツトキー障壁高さが増した本発明に従うダ
イオードの概略図、 第２図は本発明に従うシヨツトキー障壁ダイオードの熱
平衡におけるエネルギー帯図、 第３図は本発明の典型的なシヨツトキー障壁ダイオード
の電流−電圧特性を示す図、 第４図は本発明に従う電界効果トランジスタの概略図で
ある。 〔主要部分の符号の説明〕 基板…11,31 第１のエピタキシヤル層…15,35 第２のエピタキシヤル層…17,37 エピタキシヤルInGaAs層…13 第２のエピタキシヤル層への電極…21,G オーム性接触…19 ２個の追加された電極…Ｄ及びＳ
イオードの概略図、 第２図は本発明に従うシヨツトキー障壁ダイオードの熱
平衡におけるエネルギー帯図、 第３図は本発明の典型的なシヨツトキー障壁ダイオード
の電流−電圧特性を示す図、 第４図は本発明に従う電界効果トランジスタの概略図で
ある。 〔主要部分の符号の説明〕 基板…11,31 第１のエピタキシヤル層…15,35 第２のエピタキシヤル層…17,37 エピタキシヤルInGaAs層…13 第２のエピタキシヤル層への電極…21,G オーム性接触…19 ２個の追加された電極…Ｄ及びＳ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 アルフレツド・イ−・チヨ− アメリカ合衆国07091ニユ−ジヤ−シイ・ ユニオン・サミツト・ケネス・コ−ト11 (56)参考文献 Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．38 〔10〕（1981−５−15）Ｐ．817−819 ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩ ＣＥ ＬＥＴＴＥＲＳ ＥＤＬー２〔１〕 （1981−１）Ｐ．14−15
Claims (4)
- 【請求項１】InP基板と、該基板上に堆積されたＮ伝導
形を有するInGaAsから成る第１のエピタキシャル層と、
Ｐ伝導形を有するInGaAsから成る第２のエピタキシャル
層であっておよそ70オングストロームと1000オングスト
ロームの間の厚さを有する第２のエピタキシャル層と、
該第２のエピタキシャル層に対してショットキー接触を
形成するゲート電極と、該第２のエピタキシャル層上に
堆積され、且つこの第２の層を通して伸び該第１のエピ
タキシャル層に対してオーム性接触を形成するソースお
よびドレイン電極とを含み、該ゲート電極が該ソースお
よびドレイン電極の中間に配置された電界効果トランジ
スタであって、ゲート電極下の第２のエピタキシャル層
の部分が、熱平衡において本質的に完全に空乏化されて
いるものである電界効果トランジスタ。 - 【請求項２】特許請求の範囲第１項に記載の電界効果ト
ランジスタにおいて、さらに 該基板に対する電極を含むものである電界効果トランジ
スタ。 - 【請求項３】特許請求の範囲第２項に記載の電界効果ト
ランジスタにおいて、 該第２のエピタキシャル層が、150オングストロームよ
りも薄い厚さを有している電界効果トランジスタ。 - 【請求項４】特許請求の範囲第１項に記載の電界効果ト
ランジスタにおいて、 該ゲート電極とソース又はドレイン電極の中間にある該
第２のエピタキシャル層が、150オングストロームより
も薄い厚さを有している電界効果トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US327551 | 1981-12-04 | ||
| US06/327,551 US4471367A (en) | 1981-12-04 | 1981-12-04 | MESFET Using a shallow junction gate structure on GaInAs |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58105578A JPS58105578A (ja) | 1983-06-23 |
| JPH0732167B2 true JPH0732167B2 (ja) | 1995-04-10 |
Family
ID=23277023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57208714A Expired - Lifetime JPH0732167B2 (ja) | 1981-12-04 | 1982-11-30 | 半導体デバイス |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4471367A (ja) |
| JP (1) | JPH0732167B2 (ja) |
| FR (1) | FR2517888B1 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4590502A (en) * | 1983-03-07 | 1986-05-20 | University Of Illinois | Camel gate field effect transistor device |
| EP0160377A1 (en) * | 1984-03-28 | 1985-11-06 | International Standard Electric Corporation | Heterojunction photo-FET and method of making the same |
| EP0162942B1 (en) * | 1984-05-30 | 1989-03-01 | Max-Planck-Gesellschaft zur Förderung der Wissenschaften e.V. | A semiconductor device for detecting electromagnetic radiation or particles |
| US4791072A (en) * | 1984-06-15 | 1988-12-13 | American Telephone And Telegraph Company, At&T Bell Laboratories | Method for making a complementary device containing MODFET |
| DE3687049T2 (de) * | 1985-04-05 | 1993-03-25 | Nippon Electric Co | Bipolare eigenschaften aufweisender transistor mit heterouebergang. |
| US4632713A (en) * | 1985-07-31 | 1986-12-30 | Texas Instruments Incorporated | Process of making Schottky barrier devices formed by diffusion before contacting |
| US4960718A (en) * | 1985-12-13 | 1990-10-02 | Allied-Signal Inc. | MESFET device having a semiconductor surface barrier layer |
| JP2557373B2 (ja) * | 1986-04-05 | 1996-11-27 | 住友電気工業株式会社 | 化合物半導体装置 |
| US4882608A (en) * | 1987-02-09 | 1989-11-21 | International Business Machines Corporation | Multilayer semiconductor device having multiple paths of current flow |
| US4812886A (en) * | 1987-02-09 | 1989-03-14 | International Business Machines Corporation | Multilayer contact apparatus and method |
| JPS63276267A (ja) * | 1987-05-08 | 1988-11-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5225369A (en) * | 1990-11-09 | 1993-07-06 | Menlo Industries, Inc. | Tunnel diode detector for microwave frequency applications |
| JP3127874B2 (ja) * | 1998-02-12 | 2001-01-29 | 日本電気株式会社 | 電界効果トランジスタ及びその製造方法 |
| US6380552B2 (en) | 1999-05-28 | 2002-04-30 | Hrl Laboratories, Llc | Low turn-on voltage InP Schottky device and method |
| US8232561B2 (en) * | 2006-06-29 | 2012-07-31 | University Of Florida Research Foundation, Inc. | Nanotube enabled, gate-voltage controlled light emitting diodes |
| US20090140301A1 (en) * | 2007-11-29 | 2009-06-04 | Hudait Mantu K | Reducing contact resistance in p-type field effect transistors |
| US10089930B2 (en) | 2012-11-05 | 2018-10-02 | University Of Florida Research Foundation, Incorporated | Brightness compensation in a display |
| EP3539152A4 (en) * | 2016-11-08 | 2020-06-24 | Massachusetts Institute of Technology | SYSTEMS AND METHODS FOR DISPLACEMENT FILTERING FOR LAYER TRANSFER |
| DE102019003068A1 (de) | 2019-04-30 | 2020-11-05 | 3-5 Power Electronics GmbH | Stapelförmige hochsperrende lnGaAS-Halbleiterleistungsdiode |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1459231A (en) * | 1973-06-26 | 1976-12-22 | Mullard Ltd | Semiconductor devices |
| US4075651A (en) * | 1976-03-29 | 1978-02-21 | Varian Associates, Inc. | High speed fet employing ternary and quarternary iii-v active layers |
| CA1145482A (en) * | 1979-12-28 | 1983-04-26 | Takashi Mimura | High electron mobility single heterojunction semiconductor device |
| US4350993A (en) * | 1980-06-16 | 1982-09-21 | The United States Of America As Represented By The Secretary Of The Navy | Heterojunction and Schottky barrier EBS targets |
-
1981
- 1981-12-04 US US06/327,551 patent/US4471367A/en not_active Expired - Lifetime
-
1982
- 1982-11-29 FR FR8219965A patent/FR2517888B1/fr not_active Expired - Fee Related
- 1982-11-30 JP JP57208714A patent/JPH0732167B2/ja not_active Expired - Lifetime
Non-Patent Citations (2)
| Title |
|---|
| Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．３８〔１０〕（１９８１−５−１５）Ｐ．８１７−８１９ |
| ＩＥＥＥＥＬＥＣＴＲＯＮＤＥＶＩＣＥＬＥＴＴＥＲＳＥＤＬー２〔１〕（１９８１−１）Ｐ．１４−１５ |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2517888B1 (fr) | 1990-09-28 |
| FR2517888A1 (fr) | 1983-06-10 |
| US4471367A (en) | 1984-09-11 |
| JPS58105578A (ja) | 1983-06-23 |
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