JPH07321087A - ケイ素ボデーからなる物品の製造方法 - Google Patents

ケイ素ボデーからなる物品の製造方法

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JPH07321087A JP6146897A JP14689794A JPH07321087A JP H07321087 A JPH07321087 A JP H07321087A JP 6146897 A JP6146897 A JP 6146897A JP 14689794 A JP14689794 A JP 14689794A JP H07321087 A JPH07321087 A JP H07321087A
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Abstract

(57)【要約】 (修正有) 【目的】 本発明は、ケイ素ボデーの異方性エッチング
を含む方法による、上に金属層を有するケイ素ボデーの
製造方法に関する。 【構成】 製造の少なくともある段階において、主表面
を持つSiボデー10、上記表面上のパタンのついた誘電
体(例えばSiO2)層12、上記誘電体層上のパタンのつ
いたTiからなる金属層13からなる物品の製法に関す
る。Si層表面の一部分が露出するように、誘電体層と金
属層はパタンづけられている。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、ケイ素ボデーの異方性
エッチングを含む方法による、上に金属層を有するケイ
素ボデーの製法に関する。金属層は、完成した物品に存
在でき、または製造の中間段階だけに存在できる。
【0002】
【従来の技術】その上にパタンのついた金属層を有する
異方性エッチングされたケイ素ボデー(典型的にはSiウ
ェーハ)は、種々の目的に便利に使われる。たとえば、
そのような組合せは、「ケイ素光学ベンチ」(SOB)
としばしば呼ばれる技術で使用される。たとえば、SO
B技術の実施態様例を開示している米国特許5,17
9,609を参照のこと。
【0003】典型的製法においては、パタンのついたSi
O2層をSiボデーの主表面(典型的には100−配向の)
に設け、SiO2上にパタンのついた金属層に設け、Si用の
アミン含有異方性エッチング剤と接触させることによ
り、Siの露出領域を異方性エッチングする。しばしば、
金属層はTi、典型的にはSiO2上に直接設けたTi層からな
る。さらに、金属層は、しばしばTi層上に設けた1種以
上の他の金属からなる。この他の金属の例は白金族金属
である。
【0004】Siの異方性エッチング工程は金属層に著し
い変化を与えないことが、少なくとも著しく望ましい。
上記変化は素子の性能および/または信頼性に負の効果
を多分与えるからである。
【0005】
【課題を解決するための手段】EDP(エチレンジアミ
ンピロカテコール)のようなアミン基剤異方性エッチン
グ剤中でのSiのエッチングは、しばしば同時に接触する
Tiからなる金属層に望ましくない変化を与えることを、
本発明者らは見出した。本発明者らはまた、この変化を
減少しまたは避ける方法を見出した。新規な方法は電解
を含む。
【0006】さらに詳しくは、本発明は、製造の少なく
ともある段階において、主表面をもつSiボデー、上記表
面上のパタンのついた誘電体(たとえばSiO2)層、上記
誘電体層上のパタンのついたTiからなる金属層からなる
物品の製法に関する。Si表面の一部分が露出するよう
に、誘電体層と金属層はパタンづけられている。実施態
様は、ケイ素表面の露出部分がエッチングされるよう
に、少なくともSi表面の露出部分および少なくともパタ
ンのついた金属層の一部分をケイ素用のアミン基剤異方
性エッチング剤と接触させることからなる。重要なこと
は、実施態様がまた、補助電極を用意し、この電極を上
記異方性エッチング剤と接触させ、上記補助電極と上記
金属層間に電圧をかけることからなる。ケイ素表面の露
出部分がエッチング剤と接触する少なくとも時間中電圧
をかけ、また上記電極を形成電解槽の陰極とする。異方
性エッチングの完了後、1種以上の通常の工程(たとえ
ば、さらに金属または誘電体のエッチング、フォトレソ
グラフィ、金属および(または)誘電体の析出、成分の
はんだ付け、ワイヤボンディング、ダイシング、ラッピ
ング、カプセル化)を、物品完成のため実施する。
【0007】次の議論は主としてSOB技術に適用でき
る。これは明白にするだけのためのものであって、特許
請求の範囲に規定される本発明の範囲を限定するもので
はない。
【0008】SOB技術においては、パタンのついた金
属被覆した(100)−配向酸化主表面をもつSiボデー
を用意するのがふつうである。典型的には、たとえば半
導体レーザー、光検出器、温度センサー、光発生ダイオ
ード、電子成分、金属被覆繊維の次の結合のために、金
属被覆領域を用意する。金属被覆は、典型的にはTi層上
に典型的には他の金属層(たとえばPt)を有する、酸化
ケイ素(ふつうSiO2と呼ばれる)上のTi層からなる。本
発明はTi/Pt金属被覆層に限定されず、Ti層、およびTi
「接着剤」層上の種々の他の金属(たとえば、残りの白
金族金属Ru、Rh、Pd、Os、Ir;遷移金属Fe、Co、Cr、N
i;Au、Ag、W、多分導電性ケイ化物、窒化物)にも適
用される。さらに、誘電体層はSiO2である必要はなく、
窒化ケイ素、セラミック、または他の適当な非導電性材
料であることができる。
【0009】誘電体層に窓をあけ、それによって下のSi
を露出し、露出したSiを異方性エッチング(たとえば、
光学繊維の次の結合のためV−溝をつくるため、または
アラインメントのためのピラミド形きざみ目を形成する
ため)することもふつうである。加工順序の次の段階で
は、Ti層上の金属をたとえば王水でエッチングにより除
去できるが、これは典型的な場合ではない。
【0010】図1は、本法により製造できる典型的ボデ
ー100の一部分を模式的に示す。番号10はSiウェー
ハで、11および12はSiO2層、13はTi層、14はPt
層、15は異方性エッチングによりつくったピラミド形
刻み目である。
【0011】異方性Siエッチング剤は典型的にはアミン
基剤のものである。そのようなエッチング剤の典型的
は、Transene Co., Inc. of Rowley, Massachusetts か
ら入手できるPSE−300であり、これはエチレンジ
アミン68%(V/V)、ピロカテコール12%(W/
V)、残り水からなる。また、R.W.Finne ら、Journalo
f the Electrochemical Society, Vol. 114(9)、pp.
965−970、H.Linde ら、Journal of the Electr
ochemical Society, Vol.139(4),pp. 1170
−1174を参照のこと。上記文献はSi用の他のアミン
基剤異方性エッチング剤を開示している。本発明者ら
は、ここで本発明に関連したSi用のアミン基剤異方性エ
ッチング剤の組にひとまとめにして「EDP」の名称を
用いる。
【0012】Ti含有金属被覆からなるSiボデー上の露出
Si領域のエッチングは、目でしらべて認め得る金属被覆
の変化を生じ得ることを、本発明者らは認めた。上記変
化は美的問題を起すだけでなく、また少くともある場合
には信頼性の問題を課すると考えられる。露出したSiの
ない類似のボデーの同一腐食液への浸漬は、金属被覆に
認め得る変化を生じないことも、本発明者らは認めた。
【0013】認められた変化はTi層(全てまたは一部
分)の容量膨張に関するものだと、現在本発明者は考え
ている。予備的分析は、上記容量膨張はTi含有化合物
(典型的にはTiO2)の形成に師因することを暗示してい
る。上記化合物の形成は、EDP中でTi上に(通例の)
薄い不動態層の形成よりもはるかに大きい程度で起る。
こうして形成された化合物は王水によっておかされる。
【0014】上記議論は、個人指導的目的だけで提供す
るものであって、本発明の特許請求の範囲が暗示した機
構の正確さに依存するものではない。
【0015】上記効果は薄いPt上層中細孔底におけるTi
領域で著しく、ふくれ効果を生じることを、本発明者ら
は見出した。上記問題の解決法は、図2に模式的に示し
たように、エッチングしようとするボデーを電解槽にお
いて陽極とすることを含む。番号20は適当な容器、た
とえば実験室ビーカー、21は腐食液、たとえば100
℃のPSE−300、100はエッチングされたボデ
ー、22は適当な補助電極、たとえばPt箔、23は適当
な電力供給源、たとえば定電流源である。電力供給源2
3の出力端子を、電極22およびボデー100の金属被
覆層に接続する手段を設ける。上記手段は通常のもの
で、たとえばAuめっきクリップからなることができる。
100の全金属被覆領域を23の正端子に接続すべきで
あることが理解されよう。実際には、上記領域の全部分
が電気的に接続されるように金属被覆層をパタン化する
ことにより遂行され、ついでエッチング工程(異方性Si
エッチングについで)を行って望ましくない電気接続を
除去する。
【0016】図3は補助電極の一部分を模式的に示す。
30はSiウェーハ、31および32はSiO2層、33はTi
層、34および36はPt層、35はAu層である。このよ
うな電極は常法でつくることができる。
【0017】図3の電極は典型例にすぎず、電極を適当
な形(たとえば、箔、コイル、またはワイヤ)につくる
ことができ、エッチング剤に関し不活性な導電性材料か
らなることができることを、当業者は理解できる。上記
材料の典型例はPt、Ru、Rh、Pd、Au、黒鉛である。
【0018】槽電圧の測定により、通常のエッチング条
件(100℃EDP)では、Si電位はTiおよびTi/Ptに
関し夫々約0.55Vおよび0.75V負であることが
決定され、エッチング剤中のSiの存在はTiを陰極反応に
かり立てることを示している。電解手段によって、すな
わちエッチングしようとするボデーを電解槽において陽
極とし、槽を通し動作大きさの電流を流すことによっ
て、上記陰極反応を防ぐことができる。電流の大きさ
は、全露出金属被覆およびSi領域を含め種々の因子に依
存し、予め特定できない。しかし、最小量の実験が、適
当な電流および(または)電圧値を決めるのに一般に十
分である。金属被覆領域である適切な領域に関しては、
電流密度は0.02−1mA/cm2 の範囲、典型的には
0.1−0.2mA/cm2 の範囲である。
【0019】
【実施例】両側にSiO2の1μm層を有する4インチSiウ
ェーハの一側面を、100nm Ti、ついで200nm Pt
をスパッター析出することにより金属被覆した。金属被
覆を常法によりパタンづけし、エッチングして、金属被
覆の電気的連続性を保ちながら、下にあるSiO2への開口
を形成した。ついで、SiO2層をパタンづけし、エッチン
グして、ほぼ400 の規則的に間隔をおき530μm
平方のSi領域を露出した。金属被覆をパタンづけし、窓
からSiへ少なくとも200μmのセットバックを与え、
金属被覆からSiへの電気的洩れのないことを確保した。
【0020】SiO2層上に、夫々厚さ100nm、200n
m、500nm、200nmでTi/Pt/Au/Ptをスパッター
析出し、金属被覆およびSiO2をパタンづけない以外は、
類似の方法で補助電極をつくった。
【0021】カバーしたPYREX登録商標容器中の商
業上入手したEDP(PSE−300)を、窒素バブラ
ーおよび還流装置で100℃に加熱した。定電流供給源
(Hewlett-Packard 6216A)を上記2枚のウェーハ
間に接続し、パタンのついたウェーハを正出力端子に、
他のウェーハを負出力端子につないだ。Auめっき電気め
っきクリップおよびTeflon登録商標中のPt線スリーブを
使って、電気接続をした。両ウェーハを熱い腐食液に入
れた後、10mAのDC電流を槽を通し流した。かけた電
圧は約1Vであった。ウェーハを5時間槽に残し、露出
Si領域にピラミド形の刻み目を形成した。認められた腐
食速度は、電解的保護なしで同一エッチング剤でエッチ
ングされた同じパタンのついたウェーハで認められた速
度の約10%であった。
【図面の簡単な説明】
【図1】図1は、本発明の方法により製造できる典型的
物品の一部分の模式的断面図である。
【図2】図2は、本発明に従う製法における、露出した
ケイ素領域の異方性エッチング工程を模式的に示す。
【図3】図2の電解槽において補助電流として使用でき
る典型的ボデーの一部分の模式的断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 バリー ミラー アメリカ合衆国 07974 ニュージャーシ ィ,マレイ ヒル,フォックス ラン 54 (72)発明者 ジョセフ シュムロヴッチ アメリカ合衆国 07974 ニュージャーシ ィ,マレイ ヒル,サガモアー ドライヴ 82

Claims (9)

    【特許請求の範囲】
  1. 【請求項1】 製造の少なくともある段階において、主
    表面を有するケイ素ボデー(10)、上記主表面上のパ
    タンのついた誘電体層(12)、上記誘電体層上のパタ
    ンのついたTiからなる金属層(13)からなり、ケイ素
    表面の一部分(15)が露出するように上記誘電体層と
    金属層がパタンづけられている物品の製造方法におい
    て、 a)ケイ素表面の露出部分とパタンのついた金属層の少
    なくとも一部分を、ケイ素用のアミン基剤異方性エッチ
    ング剤と接触させ、物品完成のために b)補助電極(22)を用意し、 c)上記電極と上記異方性エッチング剤(21)とを接
    触し、 d)上記金属層を陽極として、上記電極と上記金属層間
    に電流を流し、ケイ素表面の露出部分が上記異方性エッ
    チング剤と接触している少なくとも時間中上記電流を流
    すことからなる1種以上の工程を実施する上記製造方
    法。
  2. 【請求項2】 当該異方性エッチング剤がエチレンジア
    ミンピロカテコールからなる請求項1の製造方法。
  3. 【請求項3】 当該誘電体がSiO2である請求項1の製造
    方法。
  4. 【請求項4】 当該Tiからなる金属層がTi層である請求
    項1の製造方法。
  5. 【請求項5】 当該Tiからなる金属層がTi層およびTi層
    上の別の層からなり、上記別の層の材料がPt、Ru、Rh、
    Pd、Os、Ir、Fe、Co、Cr、Ni、Au、Ag、W、導電性ケイ
    化物、導電性窒化物からなる群から選ばれる請求項1の
    製造方法。
  6. 【請求項6】 誘電体がSiO2であり、当該別の層の材料
    がPtであり、異方性エッチング剤がエチレンジアミンピ
    ロカテコールからなる請求項5の製造方法。
  7. 【請求項7】 当該補助電極が、Pt、Ru、Rh、Pd、Au、
    黒鉛からなる群から選ばれる材料からなる請求項1の製
    造方法。
  8. 【請求項8】 当該電流が0.02−1mA/cm2 の範囲
    の電流密度を生じるように選ばれ、適切な領域がエッチ
    ング域と接触する金属層領域である請求項1の製造方
    法。
  9. 【請求項9】 物品完成のための1種以上の工程が、レ
    ーザー、光発生ダイオード、温度センサー、光検出器、
    電子成分、金属化繊維の1種以上を当該パタンのついた
    金属層上に配置することからなる請求項1の製造方法。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5890745A (en) * 1997-01-29 1999-04-06 The Board Of Trustees Of The Leland Stanford Junior University Micromachined fluidic coupler
US6103095A (en) * 1998-02-27 2000-08-15 Candescent Technologies Corporation Non-hazardous wet etching method
US6312581B1 (en) 1999-11-30 2001-11-06 Agere Systems Optoelectronics Guardian Corp. Process for fabricating an optical device
KR100442615B1 (ko) * 2002-03-05 2004-08-02 삼성전자주식회사 정전용량 감소를 위한 적층구조 및 그 제조방법
US20060108672A1 (en) * 2004-11-24 2006-05-25 Brennan John M Die bonded device and method for transistor packages
US7760488B2 (en) * 2008-01-22 2010-07-20 Avx Corporation Sintered anode pellet treated with a surfactant for use in an electrolytic capacitor
US7852615B2 (en) * 2008-01-22 2010-12-14 Avx Corporation Electrolytic capacitor anode treated with an organometallic compound
US7768773B2 (en) * 2008-01-22 2010-08-03 Avx Corporation Sintered anode pellet etched with an organic acid for use in an electrolytic capacitor
US10399166B2 (en) 2015-10-30 2019-09-03 General Electric Company System and method for machining workpiece of lattice structure and article machined therefrom

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4765865A (en) * 1987-05-04 1988-08-23 Ford Motor Company Silicon etch rate enhancement
US5179609A (en) * 1991-08-30 1993-01-12 At&T Bell Laboratories Optical assembly including fiber attachment

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