JPH07318589A - 波形表示装置 - Google Patents

Abstract

(57)【要約】 【目的】メモリ容量及び補間処理時間を低減し、汎用性
のある水平走査型ＣＲＴを用いた波形表示装置を構成す
る。 【構成】入力される波形データを補間開始及び補間終了
データとして振り分けるＣＰＵ３０と、振り分けられた
補間開始及び補間終了データを夫々記憶する波形メモリ
３５と、この波形メモリ３５から補間開始及び補間終了
データの水平方向のアドレス毎に読み出される垂直方向
の各アドレスと、この垂直方向の各アドレスに対応する
カウント値との夫々の比較結果に応じたデータを一致デ
ータとして記憶し、この一致データと比較結果とに基づ
き補間処理を行う補間信号処理部３６とを具えるもので
ある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アナログ波形等を表示
する水平ラスタスキャン方式の波形表示装置に関する。

【０００２】

【従来の技術】従来、例えば水平ラスタスキャン（水平
走査）型の表示装置に測定された心電図信号等のアナロ
グ信号波形を表示する場合、ビットマップ方式と称され
る方式が採用されている。

【０００３】このビットマップ方式は、Ｍ×Ｎビットの
ビットマップメモリを使用し、ＣＲＴ等の表示装置の画
面上の１ドットをこのＭ×Ｎビットのビットマップメモ
リの１ビットに対応させ、表示すべき画像の始点と終点
の座標データに基いて、その始点と終点を結ぶ直線に最
も近い点の座標データを発生させ、発生させたその座標
データをビットマップメモリのアドレスとし、そのアド
レスが示す記憶領域にデータを書き込み、ＣＲＴ表示装
置の水平及び垂直同期信号に同期してビットマップメモ
リから座標データを順次読み出し、画面上に画像として
表示するものである。

【０００４】このようなビットマップ方式を採用した従
来の水平走査型の波形表示装置としては、例えば図９に
示すようなものがある。斯かる波形表示装置は、ＣＰＵ
１にバス２を介して接続される、心電図信号等のアナロ
グ信号波形が入力される入力端子５、アナログ信号をデ
ジタル信号に変換するＡ−Ｄコンバータ６、プログラム
や各種パラメータが記憶されているＲＯＭ３、プログラ
ム等の作業用としてのＲＡＭ４、上述したビットマップ
メモリ７、及びこのビットマップメモリ７のアドレス及
び制御端子にアドレス信号、リード／ライト信号やクロ
ック信号等を発生する制御信号発生回路８を具えてい
る。更に、ビットマップメモリ７の出力端子にはパラレ
ル／シリアル変換回路９が接続され、ビットマップメモ
リ７から出力される並列（パラレル）データが直列（シ
リアル）データに変換されてＣＲＴ等のモニタ１０に出
力される。

【０００５】次に、図９に示した従来の波形表示装置の
動作について説明する。心電図信号等のアナログ波形信
号が入力端子５を介してＡ−Ｄコンバータ６に供給さ
れ、このＡ−Ｄコンバータ６においてデジタル波形デー
タ（以下、単に「波形データ」と云う。）に変換され
る。波形データはバス２を介してビットマップメモリ７
に供給され、制御信号発生回路８からの水平及び垂直同
期信号並びにクロック信号によって順次ビットマップメ
モリ７に書き込まれる。

【０００６】ところで、入力されたアナログ信号に対応
する波形データは離散的なデータであるから、心電図信
号を表示する場合、ＱＲＳ部分等の立ち上がりの急激な
部分が大きく途切れて表示波形が見にくくなる。このた
め、モニタ１０の画面上に表示するためには、波形デー
タの途切れた部分を補間処理して連続的な波形データに
修正する必要がある。

【０００７】この補間処理について図１１の補間波形図
を参照して説明する。図１１において、縦方向はビット
マップメモリ７のＹアドレス（ラスタアドレス）、横方
向はビットマップメモリ７のＸアドレスを表し、また、
黒丸（図中、斜線を施した“○”で示す）は元の波形デ
ータ、×は補間されるデータを示す。

【０００８】波形データをビットマップメモリ７に書き
込む際、ＣＰＵ１により波形データの離散的な部分を補
間しながら、対応するアドレスに補間データを書き込
む。補間は次のようにして行っていた。

【０００９】例えば、Ｘアドレス「３」における波形デ
ータの各Ｙアドレスについて補間を行う場合、対象とす
る今回の波形データはＹアドレス「３」にあり、前回の
Ｘアドレス「２」の波形データはＹアドレス「６」にあ
るから、大小比較すると今回のＹアドレスの方が小さ
い。従って、今回のＹアドレスの小さい方から大きい方
へ、即ち、Ｘアドレス「３」のＹアドレス「３」からＹ
アドレス「６」に向かって補間データを書き込むが、前
回のアドレス（２、６）に対応する今回のアドレス
（３、６）には補間データを書き込まないようにしてい
る。従って、Ｘアドレス「３」の波形データにおいてＹ
アドレス「４」及び「５」にのみ補間データが書き込ま
れる。

【００１０】また、上記と同様にして、Ｘアドレス
「５」においては、対象とする今回の波形データのＸア
ドレス「５」のＹアドレス「４」と前回の波形データの
Ｘアドレス「４」のＹアドレス「１」との大小を比較す
ると、前回のＸアドレス「４」のＹアドレス「１」の方
が小さいので、今回のＸアドレス「５」におけるＹアド
レス「１」からＹアドレス「４」に向かって補間データ
を書き込むが、前回のアドレス（４、１）に対応する今
回のアドレス（５、１）には補間データを書き込まな
い。即ち、Ｘアドレス「５」の波形データにおいては、
Ｙアドレス「２」及び「３」に補間データが書き込まれ
る。

【００１１】補間処理が施された波形データは、制御信
号発生回路８からの水平及び垂直同期信号並びにクロッ
ク信号によってビットマップメモリ７から順次読み出さ
れ、パラレル／シリアル変換回路９を介してシリアルデ
ータに変換されてモニタ１０に供給される。従って、モ
ニタ１０の画面上には、補間された波形データが連続的
な波形として表示される。

【００１２】このように、ビットマップメモリ７には元
の波形データに加えて補間データが書き込まれるが、補
間データを含む表示エリア全域の容量を有するメモリを
必要とする。即ち、表示画面の有効表示領域を、Ｘ方向
（水平方向）を１６６４ドット及びＹ方向（垂直方向）
を５９２ドットすれば、ビットマップメモリ７の全ビッ
ト数は９８５０８８ビット（＝１２３１３６バイト）と
なり、およそ１３０Ｋバイトの記憶容量が必要となる。

【００１３】図１０は、他の従来例として垂直走査型の
ＣＲＴを使用した波形表示装置の補間信号処理部を示
す。斯かる装置において、波形メモリに書き込んだ波形
データを垂直方向（Ｙ方向）に走査して読み出すと共
に、読み出す際に以下説明する補間を行うようにしてい
た。

【００１４】図１０において、波形データが入力端子Ｉ
Ｎ１を介して波形メモリ１２に供給される。波形メモリ
１２に波形データが書き込まれた段階では、記憶エリア
の状態は、図１１に示すサンプリングされた黒丸部分だ
けが記憶された状態となる。

【００１５】波形メモリ１２に記憶された波形データ
は、Ｘアドレスカウンタ１５から出力されるＸアドレス
指定信号によりＸアドレス毎に各Ｙアドレスが読み出さ
れる。読み出されたＹアドレスは、ラッチ回路１３に一
旦保持されて比較器１６の一方の入力端子に出力される
と共に、比較器１７の一方の入力端子に出力される。Ｙ
アドレスカウンタ１４からは、比較器１６及び１７の夫
々他方の入力端子に今回の波形データのＹアドレスに対
応するカウント値が出力される。即ち、比較器１６は、
ラッチ回路１３に保持された１Ｘアドレス前の波形デー
タのＹアドレスとＹアドレスカウンタ１４のカウント値
とを比較し、比較器１７は、今回のＸアドレスの波形デ
ータのＹアドレスとＹアドレスカウンタ１４のカウント
値とを比較する。

【００１６】比較器１６及び１７の出力は、排他的オア
回路１９の一方及び他方の入力端子に供給され、排他的
オア回路１９の出力端子は、フリップフロップ（以下、
「Ｆ／Ｆ」と云う。）２０のクロック入力端子に接続さ
れる。また、比較器１６の出力はインバータ１８を介し
てアンド回路２１の一方の入力端子に送出され、アンド
回路２１の他方の入力端子はＦ／Ｆ２０の出力端子Ｑに
接続される。アンド回路２１の出力端子はオア回路２２
の一方の入力端子に接続されている。更に、比較器１７
の出力端子はオア回路２２の他方の入力端子に接続され
ている。この場合、Ｆ／Ｆ２０は、排他的オア回路１９
の出力が“０”から“１”になる立ち上がりで出力Ｑが
反転するようになっている。

【００１７】尚、Ｘアドレスカウンタ１５は、入力端子
ＩＮ４を介して入力される垂直同期信号Ｓｖによりカウ
ントを開始し、波形メモリ１２のＸアドレスに対応した
Ｘアドレス指定信号を出力し、Ｘアドレスが最終値にな
ると入力端子ＩＮ２から入力される水平同期信号Ｓｈに
よりリセットされる。また、Ｙアドレスカウンタ１４
は、入力端子ＩＮ３を介して入力されるクロック信号を
カウントして、波形メモリ１２から読み出される波形デ
ータのＸアドレス毎の各Ｙアドレスに対応したカウント
値を出力し、入力端子ＩＮ４を介して入力される垂直同
期信号Ｓｖによりリセットされる。更に、Ｆ／Ｆ２０も
垂直同期信号Ｓｖによりリセットされるように構成され
ている。

【００１８】斯かる構成において、図１１の補間波形デ
ータを参照して動作を説明する。例えば波形データのＸ
アドレス「５」に対する各Ｙアドレスについて補間動作
を行うものとする。今回のアドレス（５、１）には波形
データはない。この時、ラッチ回路１３には前回のアド
レス（４、１）のＹアドレス「１」がラッチされ、この
ラッチされた前回のＹアドレス「１」がＹアドレスカウ
ンタ１４のカウント値「１」と一致するので、比較器１
６は“１”を出力する。一方、今回のアドレス（５、
１）には波形データがないので、メモリ１２から今回の
Ｙアドレス「１」が出力されず、比較器１７は、Ｙアド
レスカウンタ１４のカウント値「１」と不一致となり
“０”を出力する。

【００１９】また、比較器１６及び１７の出力が夫々
“１”及び“０”となるので、排他的オア回路１９の出
力は“１”となり、Ｆ／Ｆ２０に入力される。この時点
で、Ｆ／Ｆ２０の出力（Ｑ）は垂直同期信号によりリセ
ットされて“０”だったので、この入力“１”により出
力（Ｑ）が“０”から“１”に反転する。この場合、Ｆ
／Ｆ２０は、クロック入力端子に入力される信号の立ち
上がり、即ち、排他的オア回路１９の出力の立ち上がり
により出力（Ｑ）を反転するものが用いられている。

【００２０】アンド回路２１は、一方の入力端子に比較
器１６の出力“１”がインバータ１８により反転された
“０”が入力されるので、他方の入力端子にＦ／Ｆ２０
の出力“１”が入力されても出力は“０”となり、オア
回路２２の一方の入力端子に供給する。従って、オア回
路２２の両入力端子にはアンド回路２１及び比較器１７
の出力“０”が入力されて出力は“０”となり、表示す
べきドットデータは出力されない。即ち、前回の波形デ
ータのドットデータは出力されない。

【００２１】次に、アドレス（５、２）に移行した場
合、このアドレスにも波形データはない。従って、比較
器１６は、ラッチ回路１３に保持されているデータは前
回アドレス（４、１）のＹアドレス「１」であるため、
Ｙアドレスカウンタ１４の今回のカウント値「２」と一
致せず“０”を出力する。また、比較器１７は、波形メ
モリ１２から今回の波形データのアドレス（５、２）の
Ｙアドレス「２」が出力されないのでカウント値「２」
と一致せず、“０”を出力する。

【００２２】両比較器１６及び１７の出力が“０”のた
め、排他的オア回路１９の出力は“０”となるが、Ｆ／
Ｆ２０の出力（Ｑ）は“１”を維持しアンド回路２１の
他方の入力端子に出力される。アンド回路２１は、一方
の入力端子に比較器１６の出力“０”がインバータ１８
により反転されて“１”が入力され、他方の入力端子に
ラッチ回路１３の出力“１”が入力されるので、出力
“１”をオア回路２２の一方の入力端子に送出する。従
って、オア回路２２の出力は“１”となり補間ドットデ
ータが出力される。

【００２３】アドレス（５、３）に移行した場合も波形
データはないので、上記Ｙアドレス「２」の時の動作と
同様にして補間ドットデータが出力される。

【００２４】次に、アドレス（５、４）に移行すると波
形データがある。この場合、ラッチ回路１３には前回の
アドレス（４、１）のＹアドレス「１」がラッチされて
いるが、比較器１６は、アドレスカウンタ１４のカウン
ト値「４」が入力されるので不一致となり“０”を出力
する。他方、比較器１７は、波形メモリ１２から今回の
波形データのアドレス（５、４）のＹアドレス「４」が
入力されるので、Ｙアドレスカウンタ１４のカウント値
「４」と一致し“１”を出力する。

【００２５】従って、比較器１６の出力“０”がインバ
ータ１８により反転され、“１”がアンド回路２１の一
方の入力端子に入力される。また、比較器１６の出力が
“０”及び比較器１７の出力が“１”であるから、排他
的オア回路１９の出力は“１”となり、Ｆ／Ｆ２０に供
給されてその出力（Ｑ）が“１”から“０”に反転し、
アンド回路２１の他方の入力端子に供給される。このた
め、アンド回路２１の出力は“０”となって、オア回路
２２の一方の入力端子に出力される。

【００２６】一方、比較器１７の出力“１”がオア回路
２２の他方の入力端子に供給されるのでオア回路２２の
出力は“１”となり、今回の波形データがドットデータ
として出力される。

【００２７】以下同様にして、波形データのＸアドレス
毎に垂直方向に走査して、前回及び今回の波形データの
各Ｙアドレスの一致状態を検出し、補間した波形データ
を出力して連続的な波形データを得る。Ｙアドレスカウ
ンタ１４は、カウント値が最終値に達すると垂直同期信
号Ｓｖにより０クリアされ、また、Ｆ／Ｆ２０は、この
垂直同期信号Ｓｖによりリセットされる。更に、Ｘアド
レスカウンタ１５は、水平同期信号Ｓｈによりリセット
され、垂直同期信号Ｓｖによりカウントを開始して上述
した動作を最終のＸアドレス値まで繰り返す。このよう
にして、波形データに補間処理を施してモニタ１０に出
力していた。

【００２８】

【発明が解決しようとする課題】ところで、図９に示し
たビットマップ方式の波形表示装置においては、モニタ
１０の画面を構成する全ドットと同数のビット数を有す
る大容量のビットマップメモリ７が必要になる。しかも
離散的な波形データを補間して連続的な波形データとし
て出力するには、１画面分の全波形データに補間処理を
行いながらデータを書き込むため処理時間が長くなる。

【００２９】また、図１０を参照して説明した波形表示
装置においては、垂直走査型の特殊なＣＲＴを必要と
し、一般に最も数多く使用されているテレビジョンやパ
ーソナルコンピュータ等に使用されている安価な水平走
査型のＣＲＴを用いることができず、高コストになると
共に融通性に欠ける不都合があった。

【００３０】本発明はこのような点に鑑みてなされたも
ので、メモリ容量及び補間の処理時間を低減できると共
に、安価な汎用性のある水平走査型のＣＲＴを利用でき
る波形表示装置を提供することを目的とする。

【００３１】

【課題を解決するための手段】本発明の波形表示装置
は、例えば図１に示す如く、入力される波形データを補
間開始及び補間終了データとして振り分ける制御手段３
０と、振り分けられた補間開始及び補間終了データを夫
々記憶する波形記憶手段３５と、この波形記憶手段３５
から補間開始及び補間終了データの水平方向のアドレス
毎に読み出される垂直方向の各アドレスと、この垂直方
向の各アドレスに対応するカウント値との夫々の比較結
果に応じたデータを一致データとして記憶し、この一致
データと比較結果とに基づき補間処理を行う補間信号処
理手段３６とを具えるものである。

【００３２】また、波形データのＸアドレス毎の各Ｙア
ドレスにおける１Ｘアドレス遅延した比較情報と、今回
のＸアドレスの各Ｙアドレスの比較結果とに応じたデー
タを一致データとして記憶し、これら一致データ、遅延
比較情報及び比較結果に基づき補間処理を行うこともで
きる。

【００３３】

【作用】波形データを補間開始及び補間終了データに夫
々振り分けて記憶し、記憶された補間開始及び補間終了
データのＸアドレス毎に読み出される各Ｙアドレスとこ
のＹアドレスに対応するカウント値とを比較する。そし
て補間開始及び補間終了データのＹアドレスとカウント
値の一致状態を、Ｘアドレスに対応するアドレスに記憶
し、この一致状態を含めて元の波形データに補間処理を
加えながら表示すべきドットデータを出力するようにし
た。このため、補間処理に要するメモリ容量及び処理時
間を低減することができる。

【００３４】また、波形データのＸアドレス毎の各Ｙア
ドレスをこの各Ｙアドレスに対応して出力されるカウン
ト値と比較して１Ｘアドレス遅延した比較情報として一
時的に記憶すると共に、今回のＸアドレス毎の各Ｙアド
レスをこの各Ｙアドレスに対応するカウント値と比較す
る。更に、この今回の比較結果と遅延比較情報とに応じ
たデータを一致データとして記憶し、比較結果、遅延比
較情報及び一致データに基づき補間処理を行うこともで
きる。従って、波形データを補間開始及び補間終了デー
タに振り分けることなく、しかも補間開始及び補間終了
データを夫々記憶する２つのメモリ（又は記憶領域）を
持つことなく１つのメモリで構成することができ、メモ
リ容量を更に低減することができる。

【００３５】

【実施例】以下、図１〜図８を参照して本発明の波形表
示装置の実施例について詳細に説明する。図１は、本発
明の実施例の全体の構成を示す概略ブロック図である。
図１において、３０はＣＰＵ、３１はバス（アドレス、
コントロール及びデータバスから成る）で、このバス３
１に、例えば生体信号や工業計測信号等を入力して増幅
する増幅器（図示せず）から入力端子Ｔｏを介して供給
されるアナログ波形信号が、Ａ−Ｄコンバータ３２によ
りデジタル波形データ（以下、単に波形データと云
う。）に変換されて取り込まれる。３３はＲＯＭで、波
形データの各種処理プログラムや各種パラメータや文字
・符号データ等が記憶されている。３４はＲＡＭで、設
定データ等を一時的に記憶保持する。

【００３６】３５は、例えばＲＡＭから成る波形メモリ
で、波形データを補間開始及び補間終了データに分けて
記憶する２つのメモリ３５ａ及び３５ｂから構成され
る。或いは、この波形メモリ３５は、一つのメモリを２
つの記憶領域に分割して補間開始及び補間終了データを
夫々記憶させるようにしてもよい。

【００３７】３６は補間信号処理部で、詳細については
後述するが、波形メモリ３５から夫々読み出される補間
開始及び補間終了データのＸアドレス毎の各Ｙアドレス
と、この各Ｙアドレスに対応して出力されるカウント値
とを比較して夫々の比較結果に応じたデータを一致デー
タとして記憶し、一致データを含めて波形データの補間
処理を行うものである。

【００３８】上述した波形データの補間開始及び補間終
了データは、ＣＰＵ３０の制御により次のようにして求
める。先ず、補間開始データを求める場合、今回の波形
データのアドレス（Ｘ、Ｙｎ）のＹアドレス「Ｙｎ」
と、前回の波形データのアドレス（Ｘ−１、Ｙ）のＹア
ドレス「Ｙ」との大小を比較する。比較の結果、今回の
Ｙアドレス「Ｙｎ」が前回のＹアドレス「Ｙ」より小さ
いときは、今回のアドレス（Ｘ、Ｙｎ）の波形データを
補間開始データとし、今回のＹアドレス「Ｙｎ」が前回
のＹアドレス「Ｙ」より大きいときは、前回の波形デー
タのＹアドレス「Ｙ」に「１」を加えたアドレス（Ｘ、
Ｙ＋１）を今回の波形データの補間開始データとする。

【００３９】同様にして、補間終了データを求める場
合、前回及び今回の波形データのアドレス（Ｘ−１、
Ｙ）及び（Ｘ、Ｙｎ）の夫々のＹアドレス「Ｙ」及び
「Ｙｎ」の大小を比較する。今回のＹアドレス「Ｙｎ」
が前回のＹアドレス「Ｙ」より大きい場合、今回のアド
レス（Ｘ、Ｙｎ）の波形データを補間終了データとし、
今回のＹアドレス「Ｙｎ」が前回のＹアドレス「Ｙ」よ
り小さい場合、前回のＹアドレス「Ｙ」から「１」を減
じたアドレス（Ｘ、Ｙ−１）を今回の波形データの補間
終了データとする。

【００４０】また、今回の波形データのアドレス（Ｘ、
Ｙ）のＹアドレス「Ｙ」と、前回の波形データのアドレ
ス（Ｘ−１、Ｙ）のＹアドレス「Ｙ」が等しいときは、
どちらを補間開始又は補間終了データとしてもよい。例
えば、今回のアドレス（Ｘ、Ｙ）を補間開始データと
し、前回のアドレス（Ｘ−１、Ｙ）を補間終了データと
するか、或いはその逆でもよい。

【００４１】これら補間開始及び補間終了データには、
元の波形データ及び補間データの両方が含まれる。

【００４２】３７は、クロック信号、水平同期信号及び
垂直同期信号を発生する信号発生回路であり、３８は、
波形や関連データ等を表示する、例えばＣＲＴ等のモニ
タである。このモニタ３８は、例えばテレビジョン或い
はパーソナルコンピュータ等に用いられる汎用の水平走
査型のＣＲＴにより構成できる。３９はオア回路で、補
間信号処理部３６の出力信号及び図示しないグラフメモ
リ等の出力信号の論理和をとり、モニタ３８に送出す
る。

【００４３】更に、信号発生回路３７は、表示ドットに
対応したクロック信号を発生するクロック発生回路３７
ａ、水平同期信号を発生する水平同期信号発生回路３７
ｂ及び垂直同期信号を発生する垂直同期信号発生回路３
７ｃから構成される。

【００４４】次に、図１に示した波形表示装置の動作に
ついて説明する。Ａ−Ｄコンバータ３２からの波形デー
タは、前述したようにＣＰＵ３０の制御により補間開始
データと補間終了データに振り分けられ、波形メモリ３
５内のメモリ３５ａ及び３５ｂに夫々記憶される。例え
ば、補間開始データをメモリ３５ａに記憶し、補間終了
データをメモリ３５ｂに記憶する。

【００４５】一方、補間信号処理部３６は、クロック信
号発生回路３７ａからクロック信号が供給され、水平同
期信号発生回路３７ｂ及び垂直同期信号発生回路３７ｃ
から水平同期信号及び垂直同期信号が夫々供給される
と、メモリ３５ａ及び３５ｂから補間開始及び補間終了
データを読み出し、これら補間開始及び補間終了データ
のＸアドレス毎の各ＹアドレスとＹアドレスカウンタ
（後述）のカウント値とを比較する。夫々の比較結果に
応じたデータを一致データとして記憶し、この一致デー
タと夫々の比較結果に基づき補間された波形データをド
ットデータとして出力する。

【００４６】補間信号処理部３６により補間された波形
データは、オア回路３９を介してモニタ３８に供給され
る。モニタ３８は、水平同期信号発生回路３７ｂ及び垂
直同期信号発生回路３７ｃから出力される水平同期信号
並びに垂直同期信号により、補間処理された波形デー
タ、即ち連続的な波形を画面上に表示する。

【００４７】このように本例においては、波形メモリ３
５のメモリ３５ａ及び３５ｂに補間開始及び補間終了デ
ータを夫々振り分けて記憶させ、これらのデータを読み
出して、補間開始又は補間終了データの各Ｙアドレスと
Ｙアドレスカウンタのカウント値とを夫々比較し、一致
状態を補間信号処理部３６内の一致メモリ（後述）に記
憶させ、その一致状態をも含めて補間処理を行う。

【００４８】図２は、図１に示した波形表示装置の補間
信号処理部の詳細を示す構成図であり、以下この図２を
参照して説明する。尚、この図２において図１と対応す
る部分には同一符号を付し、重複説明を省略する。

【００４９】図２において、補間信号処理部３６は、以
下のように構成される。４０は、例えばＲＡＭから成る
一致メモリで、メモリ３５ａ及び３５ｂに記憶された補
間開始及び補間終了データのＹアドレスとＹアドレスカ
ウンタ４２のカウント値との比較器４３及び４４による
夫々の比較結果に応じて、補間開始及び補間終了データ
の各Ｘアドレスに対応するアドレスに一致データを記憶
する。一致データは、“０”又は“１”である。

【００５０】一致メモリ４０の各アドレスに書き込まれ
る一致データ“０”又は“１”は、波形メモリ３５から
読み出される波形データの補間開始又は補間終了データ
のＹアドレスと、Ｙアドレスカウンタ４２のカウント値
との一致状態に応じて書き換えられるか、或いは次の垂
直同期信号が入力される時に“０”にクリアされる。

【００５１】これらのメモリ３５ａ及び３５ｂは、例え
ばモニタ３８の画面の水平方向（Ｘ方向）の有効表示ド
ット数に相当する１６６４のアドレス数、垂直方向の有
効表示ドット数分に相当する５９２（１０ビット）のア
ドレス数を有する。また、一致メモリ４０は、例えば上
記メモリ３５ａ及び３５ｂと同様に画面の水平方向の有
効表示ドット数（１６６４）と同数のアドレス数を有す
る。但し、一致メモリ４０は、各Ｘアドレスに対して１
ビットの情報領域を有するのみである。 従って、メモ
リ３５ａ、３５ｂ並びに一致メモリ４０の合計容量は、
１６６４×（１０×２＋１）＝３４９４４ビットで済
み、従来のビットマップメモリに比較して大幅にメモリ
容量を低減できる。

【００５２】Ｘアドレスカウンタ４１は、入力端子Ｔ３
を介して供給されるクロック信号をカウントしてＸアド
レス指定信号を出力し、入力端子Ｔ４を介して供給され
る水平同期信号毎にリセットされる。このＸアドレス指
定信号は、メモリ３５ａ、３５ｂ及び一致メモリ４０に
供給され、これら各メモリの水平方向（Ｘ方向）のアド
レス数（１６６４）に対応する。また、Ｘアドレス指定
信号により、メモリ３５ａ及び３５ｂから補間開始及び
補間終了データのＸアドレス毎の各Ｙアドレスの読み出
し並びに一致メモリ４０への一致データの書き込みがな
される。

【００５３】Ｙアドレスカウンタ４２は、入力端子Ｔ５
を介して供給される水平同期信号に同期して、メモリ３
５ａ及び３５ｂから出力される補間開始及び補間終了デ
ータの各Ｙアドレスに対応したカウント値を出力し、入
力端子Ｔ６を介して供給される垂直同期信号でリセット
される。Ｙアドレスカウンタ４２のカウント値は、例え
ば上述したようにモニタ３８の画面の垂直方向の有効表
示ドット数５９２に等しい。このカウント値は以下説明
する比較器４３及び４４に夫々比較用のデータとして供
給される。

【００５４】比較器４３は、メモリ３５ａから読み出さ
れる補間開始データのＸアドレス毎に読み出される各Ｙ
アドレスとＹアドレスカウンタ４２から出力されるカウ
ント値とを比較し、その比較結果（“１”又は“０”）
をオア回路４５及び排他的オア回路４６の夫々一方の入
力端子に出力する。

【００５５】同様に、比較器４４は、メモリ３５ｂから
読み出される補間終了データのＸアドレス毎に読み出さ
れる各ＹアドレスとＹアドレスカウンタ４２から出力さ
れるカウント値とを比較し、その比較結果（“１”又は
“０”）をオア回路４５及び排他的オア回路４６の夫々
他方の入力端子に出力する。

【００５６】また、オア回路４５の出力端子はオア回路
４７の一方の入力端子に接続され、排他的オア回路４６
の出力端子は排他的オア回路４８の一方の入力端子に接
続される。オア回路４７の他方の入力端子には、一致メ
モリ４０の出力端子及び排他的オア回路４８の他方の入
力端子が夫々接続されている。排他的オア回路４８の出
力端子はアンド回路４９の一方の入力端子に接続され、
アンド回路４９の他方の入力端子にはインバータ５０の
出力端子が接続され、アンド回路４９の出力端子は一致
メモリ４０の入力端子に接続される。インバータ５０の
入力端子は、垂直同期信号の入力端子Ｔ６に接続されて
いる。

【００５７】上記アンド回路４９及びインバータ５０
は、入力端子Ｔ６介して入力される垂直同期信号により
一致メモリ４０の全てのアドレスに“０”を書き込ん
で、一致メモリ４０の記憶内容を初期化するためのもの
である。

【００５８】尚、Ｔ１及びＴ２は、図１に示すＣＰＵ３
０により振り分けられた補間開始及び補間終了データを
夫々のメモリ３５ａ及び３５ｂに入力する端子である。

【００５９】上述した補間信号処理部３６は、次のよう
に動作する。Ｘアドレスカウンタ４１は、入力端子Ｔ３
及びＴ４を介してクロック信号及び水平同期信号が入力
されるとカウント値が０クリアされてカウントを開始
し、Ｘアドレス指定信号を出力する。また、一致メモリ
４０は、入力端子Ｔ６からインバータ５０により入力さ
れる垂直同期信号が反転されて“０”となってアンド回
路４９の一方の入力端子に供給されるので、アンド回路
４９の出力信号が“０”になり、全アドレスに“０”が
書き込まれて初期化される。Ｘアドレスカウンタ４１か
らのＸアドレス指定信号はメモリ３５ａ及び３５ｂに出
力され、この指定信号により補間開始及び補間終了デー
タのＸアドレス毎に各Ｙアドレスが夫々読み出される。
更に、Ｘアドレス指定信号は一致メモリ４０にも供給さ
れ、アンド回路４９から出力される一致データをメモリ
３５ａ又は３５ｂの夫々のＸアドレスに対応するアドレ
スに書き込む。

【００６０】従って、補間動作開始時及び垂直同期信号
入力時には、一致メモリ４０の各ドレスには一致データ
“０”が書き込まれるので出力は“０”である。また、
インバータ５０は、垂直同期信号のパルス幅期間のみ
“０”となるだけで、次の垂直同期信号までは出力
“１”を維持してアンド回路４９の一方の入力端子に出
力する。

【００６１】一方、水平同期信号及び垂直同期信号が入
力端子Ｔ５及びＴ６を介してＹアドレスカウンタ４２に
供給されると、メモリ３５ａ及び３５ｂから読み出され
る補間開始及び終了データのＸアドレス毎の各Ｙアドレ
スに対応するカウント値が比較器４３及び４４に夫々供
給される。

【００６２】メモリ３５ａは、Ｘアドレスカウンタ４１
から出力されるＸアドレス指定信号により補間開始デー
タのＸアドレス毎の各Ｙアドレスを比較器４３に出力す
る。比較器４３は、この各ＹアドレスとＹアドレスカウ
ンタ４２のカウント値が一致すると“１”を、一致しな
い場合には“０”を夫々出力する。

【００６３】同様に、Ｘアドレスカウンタ４１のＸアド
レス指定信号により、メモリ３５ｂから補間終了データ
のＸアドレス毎の各Ｙアドレスが読み出されて比較器４
４に供給される。比較器４４は、この各ＹアドレスとＹ
アドレスカウンタ４２のカウント値が一致すると“１”
を、一致しない場合には“０”を夫々出力する。

【００６４】次に、図３及び図４を参照して、補間信号
処理部３６の動作について具体的に説明する。図３は、
例えば心電図信号等の補間を示す例である。図３におい
て、黒丸は元の波形データを示し、この元の波形データ
及び内部に“×”を付した“○”は補間開始及び補間終
了データを示し、“×”のみは補間開始及び補間終了デ
ータとの間にある補間データを示している。

【００６５】図４は、図３に示すＸアドレスに対する各
Ｙアドレスにおける主要部（図２）の出力を示す図であ
る。図４において、“Ａ”は比較器４３の出力、“Ｂ”
は比較器４４の出力、“Ｃ”は排他的オア回路４６の出
力、“Ｄ”は一致メモリ４０の出力、“Ｅ”はアンド回
路４９の出力、“ドット”はオア回路４７の出力を夫々
示す。

【００６６】図３において、波形データのＸアドレス
「０」〜「３」及び「８」〜「１２」（尚、Ｘアドレス
値「１３」以降についてはその図示及び説明を省略す
る）においては補間すべきデータはなく、これらの黒丸
の元の波形データが補間開始及び補間終了データとして
両メモリ３５ａ及び３５ｂに書き込まれている。Ｘアド
レス「４」〜「７」において、離散した部分、即ち、立
ち上がり及び立ち下がりの急激な部分の波形データに対
する補間が行われる。

【００６７】図４Ａは、補間開始及び補間終了データの
Ｘアドレス「１」に対するＹアドレス「４」〜「６」の
主要部（図２）の出力を示す。アドレス（１、４）に
は、補間開始及び補間終了データはない（図３）。従っ
て、比較器４３及び４４は、メモリ３５ａ及び３５ｂか
らＸアドレス「１」のＹアドレス「４」が出力されずＹ
アドレスカウンタ４２のカウント値「４」と一致しない
ので、どちらも“０”を出力する。このため、オア路４
５及び排他的オア回路４６の夫々の両入力端子にはいず
れも“０”が入力され、出力はどちらも“０”となる。

【００６８】この時点では、一致メモリ４０の各アドレ
スには一致データ“０”が保持されているので出力は
“０”であり、オア回路４７の両入力端子には“０”が
入力されるので、その出力は“０”となるからドットデ
ータは出力されない。

【００６９】また、排他的オア回路４６及び一致メモリ
４０の出力が“０”なので、排他的オア回路４８の出力
は“０”となる。このため、アンド回路４９の出力も
“０”となり、一致メモリ４０にはメモリ３５ａ及び３
５ｂのＸアドレス「１」に対応するアドレス「１」に
“０”が書き込まれる。

【００７０】次に、アドレス（１、５）に移ると、元の
波形データの補間開始及び補間終了データがある（図
３）。従って、比較器４３及び４４は、メモリ３５ａ及
び３５ｂからＸアドレス「１」のＹアドレス「５」が出
力され、Ｙアドレスカウンタ４２から出力されるカウン
ト値「５」と一致するので、共に“１”を出力する。こ
の出力“１”がオア回路４５及び排他的オア回路４６の
夫々の一方及び他方の入力端子に入力されるので、オア
回路４５を介して“１”がオア回路４７の一方の入力端
子に出力され、元の波形データがドットデータとして出
力される。比較器４３及び４４の出力がどちらも“１”
のため、排他的オア回路４６の出力は“０”となり、排
他的オア回路４８の一方の入力端子に送出される。

【００７１】この時点では、一致メモリ４０は、全ての
アドレスに一致データ“０”を保持しているので“０”
を出力する。これにより、排他的オア回路４８の両入力
は“０”であるから出力は“０”となり、アンド回路４
９の一方の入力端子に入力される。従って、アンド回路
４９の出力は“０”となり、メモリ３５ａ及び３５ｂの
Ｘアドレス「１」に対応する一致メモリ４０のアドレス
「１」には“０”が書き込まれるが、アドレス（１、
４）の時点で“０”が書き込まれていたので記憶内容に
変化はない。

【００７２】同様に、アドレス（１、６）に移行する
と、補間開始及び補間終了データはない（図３）。この
ため、比較器４３及び４４は、メモリ３５ａ及び３５ｂ
からＸアドレス「１」のＹアドレス「６」は出力されず
Ｙアドレスカウンタ４２のカウント値「６」と一致しな
いので、出力は夫々“０”となる。

【００７３】この時、一致メモリ４０のアドレス「１」
には、上述のアドレス（１、４）及び（１、５）のいず
れの時点においても“０”が書き込まれたので出力は
“０”である。従って、オア回路４５及び４７の両入力
端子には共に“０”が入力されるのでドットデータは出
力されない。

【００７４】また、比較器４３及び４４の両出力が
“０”のため排他的オア回路４６の出力が“０”及び一
致メモリ４０の出力が“０”であるから、排他的オア回
路４８の出力は“０”となり、アンド回路４９の一方の
入力端子に出力される。従って、アンド回路４９の出力
は“０”となり、メモリ３５ａ及び３５ｂのＸアドレス
「１」に対応する一致メモリ４０のアドレス「１」には
“０”が書き込まれる。

【００７５】図４Ｂは、補間開始及び補間終了データの
Ｘアドレス「４」に対するＹアドレス「２」〜「６」の
各出力を示している。アドレス（４、２）には補間開始
及び補間終了データはない（図３）。従って、比較器４
３及び４４は、メモリ３５ａ及び３５ｂからＸアドレス
「４」のＹアドレス「２」が出力されずＹアドレスカウ
ンタ４２のカウント値「２」と一致しないのでいずれも
“０”を出力する。このため、オア回路４５及び排他的
オア回路４６の出力はどちらも“０”となる。

【００７６】この時点では、一致メモリ４０に保持され
ている各アドレスの一致データは“０”なので出力は
“０”であり、オア回路４７及び排他的オア回路４８の
夫々他方の入力端子へ出力される。このため、オア回路
４７の一方の入力端子にはオア回路４５の出力“０”が
入力されるので、オア回路４７の出力は“０”となって
ドットデータは出力されない。

【００７７】また、排他的オア回路４６及び一致メモリ
４０の出力“０が、排他的オア回路４８の両入力端子へ
入力されるのでその出力は“０”となり、アンド回路４
９へ出力される。従って、アンド回路の出力は“０”と
なり、メモリ３５ａ及び３５ｂのＸアドレス「４」に対
応する一致メモリ４６のアドレス「４」に一致データ
“０”が書き込まれる。

【００７８】次に、アドレス（４、３）に移行すると補
間開始データがある（図３）。従って、比較器４３は、
メモリ３５ａからＸアドレス「４」のＹアドレス「３」
が出力されＹアドレスカウンタ４２のカウント値「３」
が一致して“１”を出力するが、比較器４４は、メモリ
３５ｂからＹアドレス「３」の出力はなくＹアドレスカ
ウンタ４２のカウント値「３」と一致せず“０”を出力
する。比較器４３の出力が“１”なので、オア回路４５
及び４７の出力は“１”となり、オア回路４７から元の
波形データがそのままドットデータとして出力される。

【００７９】この時、排他的オア回路４６には、一方及
び他方の入力端子に“１”及び“０”が入力されるので
出力は“１”となり、排他的オア回路４８の一方の入力
端子に出力される。また、一致メモリ４０は、各アドレ
スの一致データが“０”のため“０”を出力し、オア回
路４７及び排他的オア回路４８の夫々他方の入力端子に
送出する。これにより、排他的オア回路４８の出力は
“１”となってアンド回路４９の一方の入力端子に出力
され、メモリ３５ａのＸアドレス「４」に対応する一致
メモリ４０のアドレス「４」に書き込まれる。従って、
一致メモリのアドレス「４」の一致データは、“０”か
ら“１”に書き換えられる。

【００８０】次に、アドレス（４、４）に移行すると、
補間開始及び補間終了データがない（図３）。従って、
比較器４３及び４４は、波形メモリ３５ａ及び３５ｂか
らＸアドレス「４」のＹアドレス「４」が入力されずＹ
アドレスカウンタ４２のカウント値「４」と一致しない
ので“０”を出力する。このため、オア回路４５及び排
他的オア回路４６のいずれの出力も“０”となるが、一
致メモリ４０から前回のアドレス（４、３）の時点で書
き込まれた“１”がオア回路４７の他方の入力端子に出
力されるので、オア回路４７の出力は“１”となり、補
間ドットデータとして出力される。

【００８１】排他的オア回路４８の一方及び他方の入力
が夫々“０”及び“１”になるので出力は“１”とな
り、アンド回路４９の一方の入力端子に出力される。従
って、アンド回路４９の出力は“１”となり、メモリ３
５ａ及び３５ｂのＸアドレス「４」に対応した一致メモ
リ４０のアドレス「４」に一致データ“１”が記憶され
るが、アドレス（４、３）の処理の時に“１”が書き込
まれているので変化はない。

【００８２】また、アドレス（４、５）に移行すると、
補間終了データがある（図３）。従って、比較器４３
は、メモリ３５ａからＸアドレス「４」のＹアドレスは
入力されず“０”を出力するが、比較器４４は、メモリ
３５ｂから入される補間終了データのＸアドレス「４」
のＹアドレス「５」とＹアドレスカウンタ４２のカウン
ト値「５」が一致するので“１”を出力する。これによ
り、オア回路４５を介してオア回路４７から“１”が出
力され、補間ドットデータが出力される。また、排他的
オア回路４６の出力は、比較器４３及び４４の出力が夫
々“０”及び“１”であるから“１”となり排他的オア
回路４８の一方の入力端子に入力される。

【００８３】この時点では、一致メモリ４０は、アドレ
ス「４」の一致データがアドレス（４、４）の時点で
“１”となっているので、出力“１”を排他的オア回路
４８及びオア回路４７の夫々他方の入力端子に送出す
る。オア回路４７の出力は“１”となって補間ドットデ
ータが上記と重複して出力される。

【００８４】また、排他的オア回路４８の両入力端子に
は“１”が入力されるので出力は“０”となり、アンド
回路４９に出力される。従って、アンド回路４９の出力
は“０”となり、メモリ３５ｂのＸアドレス「４」に対
応する一致メモリ４０のアドレス「４」の一致データは
“０”に書き換えられる。

【００８５】更に、アドレス（４、６）に進むと、補間
開始及び補間終了データはない（図３）。従って、比較
器４３及び４４は、波形メモリ３５ａ及び３５ｂからＸ
アドレス「４」のＹアドレス「６」が出力されずＹアド
レスカウンタ４２のカウント値「４」と一致しないので
“０”を出力する。このため、オア回路４５及び排他的
オア回路４６のいずれの出力も“０”となり、オア回路
４７及び排他的オア回路４８の夫々一方の入力端子に出
力される。

【００８６】この時点では、一致メモリ４０は、アドレ
ス「４」の一致データがアドレス（４、５）の時点で
“０”となっているので“０”を出力し、排他的オア回
路４８及びオア回路４７の夫々他方の入力端子に送出す
る。これにより、オア回路４７の両入力は“０”となっ
てドットデータは出力されない。

【００８７】また、排他的オア回路４８の両入力端子に
は“０”が入力されるので出力は“０”となり、アンド
回路４９の一方の入力端子に入力される。従って、アン
ド回路４９の出力は“０”となり、メモリ３５ａ及び３
５ｂのＸアドレス「４」に対応する一致メモリ４０のア
ドレス「４」の一致データは“０”のままとなる。

【００８８】次に、図４Ｃは、補間開始及び終了データ
のＸアドレス「５」に対するＹアドレス「０」〜「３」
の各出力を示す。図３に示す如く、アドレス（５、０）
には補間開始及び補間終了データはない。従って、比較
器４３及び４４は、波形メモリ３５ａ及び３５ｂからＸ
アドレス「５」のＹアドレス「０」の出力はなくＹアド
レスカウンタ４２のカウント値「０」と一致しないの
で、出力は夫々“０”となる。これにより、オア回路４
５及び排他的オア回路４６の両出力も“０”となり、オ
ア回路４７及び排他的オア回路４８の夫々一方の入力端
子に出力される。

【００８９】この時点で、一致メモリ４０は、各アドレ
スの一致データが“０”なので“０”を出力し、排他的
オア回路４８及びオア回路４７の夫々の他方の入力端子
に送出する。このため、オア回路４７の両入力端子に
“０”が入力されるので出力は“０”となり、オア回路
４７からドットデータは出力されない。

【００９０】また、一致メモリ４０の出力及び排他的オ
ア回路４６の出力がいずれも“０”なので排他的オア回
路４８の出力は“０”となり、アンド回路４９の一方の
入力端子に出力される。従って、アンド回路４９の出力
は“０”となり、メモリ３５ａ及び３５ｂのＸアドレス
「５」に対応する一致メモリ４０のアドレス「５」に
“０”が書き込まれる。

【００９１】次に、アドレス（５、１）に移行すると補
間開始データがある（図３）。従って、比較器４３は、
メモリ３５ａから出力されるＸアドレス「５」のＹアド
レス「１」とＹアドレスカウンタのカウント値「１」と
が一致して“１”を出力するが、比較器４４は、メモリ
３５ｂからカウント値「１」に一致するＹアドレス
「１」が出力されないので“０”を出力する。このた
め、比較器４３の出力“１”がオア回路４５を介してオ
ア回路４７の一方の入力端子に送出されるので、元の波
形データがそのままドットデータとして出力される。

【００９２】また、排他的オア回路４６は、一方及び他
方の入力端子には夫々“１”及び“０”が入力されるの
で、“１”を排他的オア回路４８の一方の入力端子に出
力する。

【００９３】この時、一致メモリ４０は、アドレス
（５、０）の時点でアドレス「５」に保持された一致デ
ータ“０”を出力し、排他的オア回路４８及びオア回路
４７の夫々他方の入力端子に出力する。従って、排他的
オア回路４８は、一方及び他方の入力が夫々“１”及び
“０”となるので出力は“１”となり、この“１”をア
ンド回路４９の一方の入力端子に出力する。このため、
アンド回路４９の出力は“１”となり、波形メモリ３５
ａのＸアドレス「５」に対応する一致メモリ４０のアド
レス「５」に一致データ“１”が書き込まれる。

【００９４】次に、アドレス（５、２）に移行すると補
間終了データがある（図３）。従って、比較器４３、メ
モリ３５ａからＹアドレス「２」の出力はないのでＹア
ドレスカウンタ４２のカウント値「２」と一致せず
“０”を出力するが、比較器４４は、メモリ３５ｂから
補間終了データのＸアドレス「５」のＹアドレス「２」
が出力されるのでＹアドレスカウンタ４２のカウント値
「２」と一致して“１”を出力する。比較器４４の出力
“１”は、オア回路４５の他方の入力端子を介してオア
回路４７の他方の入力端子に入力され、オア回路４７の
出力は“１”となって補間ドットデータが出力される。

【００９５】また、排他的オア回路４６は、一方及び他
方の入力端子には夫々“０”及び“１”が入力されるの
で、“１”を排他的オア回路４８の一方の入力端子に出
力する。

【００９６】この時、一致メモリ４０は、アドレス
（５、１）の時点でアドレス「５」の一致データが
“１”に書き換えられたので、“１”を排他的オア回路
４８及びオア回路４７の夫々他方の入力端子に出力す
る。この場合、一致メモリ４０の出力“１”がオア回路
４７の他方の入力端子に送出されるので、上記と重複し
て補間ドットデータが出力される。従って、排他的オア
回路４８は、両入力端子に“１”が入力され、“０”を
アンド回路４９の一方の入力端子に出力する。このた
め、アンド回路４９の出力は“０”になり、メモリ３５
ｂのＸアドレス「５」に対応する一致メモリ４０のアド
レス「５」の一致データは“０”に書き換えられる。

【００９７】次に、アドレス（５、３）に移行すると、
補間開始及び補間終了データはない（図３）。従って、
比較器４３及び４４は、メモリ３５ａ及び３５ｂからＸ
アドレス「５」のＹアドレス「３」は出力されないの
で、Ｙアドレスカウンタ４２のカウント値「３」と一致
せずはいずれも“０”を出力し、オア回路４５及び排他
的オア回路４６の一方の入力端子に出力する。このた
め、オア回路４５の出力は“０”となりオア回路４７の
一方の入力端子に出力される共に、排他的オア回路４６
の出力も“０”となって、排他的オア回路４８の一方の
入力端子に出力される。

【００９８】この時、一致メモリ４０のアドレス「５」
の一致データは、前述したアドレス（５、２）の時点で
“０”に書き換えられたので“０”を出力し、排他的オ
ア回路４８及びオア回路４７の夫々他方の入力端子に供
給する。このため、オア回路４７の両入力は“０”とな
るので出力は“０”となり、ドットデータは出力されな
い。

【００９９】また、排他的オア回路４８の両入力端子に
は“０”が入力されて出力は“０”となり、アンド回路
４９の一方の入力端子に出力される。従って、アンド回
路４９の出力は“０”となって、メモリ３５ａ及び３５
ｂＸアドレス「５」に対応する一致メモリ４０のアドレ
ス「５」に“０”が書き込まれるが、アドレス「５」に
はアドレス（５、２）の補間処理時に、既に“０”が保
持されているので変化ない。

【０１００】このようにして補間処理された波形データ
は端子Ｔ７からモニタ３９（図１）に出力され、画面上
に連続的な波形として表示される。

【０１０１】以上の説明から明かなように、波形データ
を補間開始及び補間終了データに夫々振り分けて記憶さ
せ、これらのデータからＸアドレス毎の各Ｙアドレスを
読み出して各Ｙアドレスに対応するカウント値と比較
し、比較結果に応じたデータを一致データとして記憶
し、この一致データ及び比較結果に基づいて補間処理を
行うようにしたので、メモリ容量を従来のビットマップ
メモリの補間に比較して大幅に低減することができる。
また、波形データに対して逐次補間処理を行って出力す
るので補間処理時間も短縮できる。

【０１０２】図５は、補間信号処理部の他の例を示す構
成図であり、図２に示した波形メモリ及び補間信号処理
部を更に簡略化したものである。この例では、図１及び
図２に示した補間開始及び終了データを記憶する２つの
メモリ３５ａ及び３５ｂは必要なく、波形データを記憶
する１つのメモリ或いは１つの記憶領域で構成できる。

【０１０３】即ち、波形データを補間開始及び補間終了
データに振り分けて記憶することなく、波形データのＸ
アドレス毎の各Ｙアドレスをこの各Ｙアドレスに対応す
るカウント値と比較して、１Ｘアドレス分遅らせた比較
情報として一時的に記憶し、今回のＸアドレス毎の各Ｙ
アドレスをこの各Ｙアドレスに対応するカウント値と比
較する。更に、この今回の比較結果と遅延比較情報とに
応じたデータを一致データとして記憶する。これらの一
致データ、比較結果及び遅延比較情報とに基づき補間処
理を行う。このため、補間開始及び補間終了データとし
て記憶する２つのメモリ（又は記憶領域）を持つことな
く１つのメモリで領域を分割することなく構成すること
ができ、メモリ容量を更に低減することができる。

【０１０４】図５において、７０は、入力端子Ｔａを介
して入力される波形データを記憶する波形メモリであ
る。７１は補間信号処理部で、次のように構成される。
即ち、７２は、波形メモリ７０から読み出される波形デ
ータのＸアドレス毎の各ＹアドレスとＹアドレスカウン
タ８３から出力されるカウント値とを比較する比較器で
ある。比較器７２の出力は、例えばフリップフロップに
より構成されるラッチ回路７４のデータ入力端子Ｄ、排
他的オア回路７５及びオア回路７６の夫々一方の入力端
子に夫々供給される。

【０１０５】ラッチ回路７４は、比較器７２の出力を入
力して１サンプル前の、即ち、１Ｘアドレス分遅延した
波形データのＹアドレスとＹアドレスカウンタ８３のカ
ウント値との一致状態を保持するためのものである。こ
のラッチ回路７４は、入力端子Ｔｅから入力される垂直
同期信号によりリセットされると共に、入力端子Ｔｂか
ら入力されるクロック信号（の立ち上がり）により比較
器７２の出力を取り込むようになっている。即ち、Ｘア
ドレスカウンタ７３から出力されるＸアドレス指定信号
により、波形メモリ７０から読み出される波形データが
変化する時点において、比較器７２の出力が変化する直
前の状態をラッチする。

【０１０６】ラッチ回路７４の出力端子Ｑは、排他的オ
ア回路７５の他方の入力端子及びインバータ７７の入力
端子に接続される。インバータ７７の出力端子はアンド
回路７８の一方の入力端子に接続され、アンド回路７８
の他方の入力端子は、一致メモリ７９の出力端子及び排
他的オア回路８０の一方の入力端子に夫々接続されてい
る。また、アンド回路７８の出力端子は、オア回路７６
の他方の入力端子に接続される。

【０１０７】また、排他的オア回路８０の他方の入力端
子には排他的オア回路７５の出力端子が接続され、排他
的オア回路８０の出力端子はアンド回路８１の一方の入
力端子に接続されている。アンド回路８１の他方の入力
端子にはインバータ８２の出力端子が接続され、アンド
回路８１の出力端子は一致メモリ７９の入力端子に接続
されている。インバータ８２は、入力端子が垂直同期信
号を入力する端子Ｔｅに接続され、垂直同期信号が入力
する毎に反転した出力信号を一致メモリ７９に出力し、
一致メモリ７９の全てのアドレスに“０”を書き込み記
憶内容を初期化させる。

【０１０８】また、Ｘアドレスカウンタ７３は、入力端
子Ｔｂから入力されるクロック信号をカウントしてＸア
ドレス指定信号を出力し、入力端子Ｔｃから入力される
水平同期信号毎にリセットされる。このＸアドレス指定
信号は、波形メモリ７０及び一致メモリ７９に出力さ
れ、波形メモリ７０及び一致メモリ７９の水平方向のア
ドレス数に対応する。

【０１０９】更に、Ｙアドレスカウンタ８３は、入力端
子Ｔｄを介して供給される水平同期信号に同期して、波
形メモリ７０から出力される波形データのＸアドレス毎
の各Ｙアドレスに対応したカウント値を出力し、入力端
子Ｔｅを介して供給される垂直同期信号でリセットされ
る。このカウント値は、波形メモリ７に記憶された波形
データの各Ｘアドレスにおける垂直方向のアドレス数に
対応し、比較器７２に比較用として供給される。

【０１１０】これらＸ及びＹアドレスカウンタ７３及び
８３は、前述した図２に示す補間信号処理部のＸ及びＹ
アドレスカウンタ４１及び４２と同一構成のものであ
る。

【０１１１】本例によれば、波形メモリ７０の容量は、
例えば画面の水平方向（Ｘ方向）の有効表示ドット数を
１６６４、垂直方向（Ｙ方向）の有効表示ドット数を５
９２（１０ビット）とすれば、１６６４×１０＝１６６
４０ビットとなる。また、一致メモリ７９の容量は、波
形メモリ７０の水平方向と同じドット数（１６６４）で
各Ｘアドレスに対して１ビットでよいため、１６６４ビ
ットで済む。従って、波形メモリ７０と一致メモリの合
計容量は１８３０４ビットとなり、図２の実施例に比較
して更に容量を低減することができる。

【０１１２】図６は、図５の波形表示装置における波形
データの補間を示す例であり、“○”は元の波形デー
タ、“□”は前回のサンプルデータ、“×”は補間デー
タを夫々示している。これらのデータの内、“○”及び
“×”を付したもののみがドットデータとして出力され
表示される。

【０１１３】図６において、Ｘアドレス「０」〜「２」
及び「７」〜「１１」では、波形データに対する補間は
なく元の波形データのみとなり、Ｘアドレス「３」〜
「６」に対する各Ｙアドレスの波形データ間で補間が行
われる。

【０１１４】また、図７は、図６に示す波形データに対
応する図５の補間信号処理部の主要部の出力を示すもの
である。図７において、“Ａ”は図５に示したラッチ回
路７４の出力、“Ｂ”は比較器７２の出力、“Ｃ”は排
他的オア回路７５の出力、“Ｄ”は一致メモリ７９の出
力、“Ｅ”はアンド回路８１の出力、「ドット」はオア
回路７６の出力を夫々示す。

【０１１５】さて、水平同期信号及びクロック信号が夫
々入力端子Ｔｂ及びＴｃからＸアドレスカウンタ７３に
供給されるとＸアドレス指定信号が出力され、一致メモ
リ７９及び波形メモリ７０に供給される。波形メモリ７
０から、このＸアドレス指定信号により波形データのＸ
アドレス毎の各Ｙアドレスが読み出される。

【０１１６】この時、インバータ８２は、入力端子Ｔｅ
から入力される垂直同期信号により反転されて垂直同期
信号のパルス幅期間のみ“０”となり、垂直同期信号間
では“１”を維持する。これによりアンド回路８１の出
力が垂直同期信号の入力毎に“０”となり、一致メモリ
７９の全てのアドレスに“０”が書き込まれて初期状態
とされ、出力は“０”となる。

【０１１７】一方、Ｙアドレスカウンタ８３に水平同期
信号及び垂直同期信号が夫々入力端子Ｔｄ及びＴｅを介
して供給されるとカウントが開始され、波形メモリ７０
から読み出されるＸアドレス毎の各Ｙアドレスに対応し
たカウント値が比較器７２の一方の入力端子に順次供給
される。

【０１１８】比較器７２は、一方の入力端子に波形メモ
リ７０から読み出される波形データのＸアドレス毎の各
Ｙアドレスを入力し、他方の入力端子にＹアドレスカウ
ンタ８３から出力されるＹアドレスに対応するカウント
値を入力して、Ｙアドレスとカウント値の一致を検出す
る。比較器７２は、カウント値とＹアドレスが一致する
と“１”、一致しない場合には“０”を出力する。

【０１１９】図７Ａは、波形メモリ７０から読み出され
る波形データのＸアドレス「１」に対するＹアドレス
「４」〜「６」の各出力を示している。先ず、アドレス
（１、４）には、今回のサンプルデータはない（図
６）。従って、比較器７２は、波形メモリ７０からＸア
ドレス「１」のＹアドレス「４」の出力はないので、Ｙ
アドレスカウンタ８３のカウント値「４」と一致せず
“０”を出力し、ラッチ回路７４のデータ入力端子Ｄ、
排他的オア回路７５及びオア回路７６の夫々一方の入力
端子に送出する。

【０１２０】この時点では、アドレス（０、４）に前回
サンプルデータはないので、ラッチ回路７４は“０”を
保持し、出力“０”を排他的オア回路７５の他方の入力
端子及びインバータ７７に供給する。また、比較器７２
及びラッチ回路７４の出力が“０”のため、排他的オア
回路７５の出力は“０”となり、排他的オア回路８０の
他方の入力端子に出力される。

【０１２１】また、一致メモリ７９は、各アドレスの一
致データは全て“０”のため“０”を出力し、この出力
“０”がアンド回路７８の他方の入力端子及び排他的オ
ア回路８０の一方の入力端子に夫々出力される。従っ
て、アンド回路７８の一方の入力端子には、ラッチ回路
７４の出力“０”がインバータ７７により反転されて
“１”が入力されるが、アンド回路７８の出力は“０”
である。このため、オア回路７６の両入力はいずれも
“０”となってドットデータは出力されない。

【０１２２】また、排他的オア回路７５及び一致メモリ
７９の夫々の出力“０”が排他的オア回路８０の両入力
端子に入力されるので、排他的オア回路８０の出力は
“０”となり、アンド回路８１の一方の入力端子に出力
される。従って、アンド回路８１の出力は“０”とな
り、波形メモリ７０のＸアドレス「１」に対応する一致
メモリ７９のアドレス「１」に一致データ“０”が書き
込まれる。

【０１２３】次に、アドレス（１、５）に移行すると、
このアドレスには元の波形データがあり、且つラッチ回
路７４にはアドレス（０、５）の前回サンプルデータが
保持されている（図６）。従って、比較器７２は、波形
メモリ７０からＸアドレス「１」のＹアドレス「５」が
出力されるのでＹアドレスカウンタ８３のカウント値
「５」と一致して“１”を出力し、ラッチ回路７４のデ
ータ入力端子Ｄ、排他的オア回路７５及びオア回路７６
の夫々一方の入力端子に送出する。このため、オア回路
７６の出力は“１”となり、元の波形データがそのまま
ドットデータとして出力される。

【０１２４】一方、ラッチ回路７４は、アドレス（０、
５）に前回サンプルデータがあるので“１”を保持し、
出力“１”を排他的オア回路７５の他方の入力端子に送
出する。このため、排他的オア回路７５の両入力端子へ
“１”が入力されるから出力は“０”となり、排他的オ
ア回路８０の他方の入力端子に出力される。

【０１２５】この時点では、一致メモリ７９は、前述の
アドレス（１、４）の時点におけるアドレス「１」に一
致データ“０”を保持しているので、出力“０”を排他
的オア回路８０の一方の入力端子及びアンド回路７８の
他方の入力端子に送出する。従って、アンド回路７８
は、一方の入力端子にラッチ回路７４の出力“１”がイ
ンバータ７７により反転されて“０”が入力されるの
で、出力“０”をオア回路７６の他方の入力端子に送出
する。

【０１２６】また、排他的オア回路８０は、両入力端子
に“０”が入力されるので出力は“０”となり、アンド
回路８１の一方の入力端子に出力する。従って、アンド
回路８１の出力は“０”となるので、一致メモリ７９の
波形メモリ７０のＸアドレス「１」に対応するアドレス
「１」に一致データ“０”が書き込まれる。

【０１２７】次に、アドレス（１、６）に進むと今回の
サンプルデータはない（図６）。従って、比較器７２
は、波形メモリ７０からＸアドレス「１」のＹアドレス
「６」は出力されないので、Ｙアドレスカウンタ８３の
カウント値「６」と一致せず“０”を出力し、ラッチ回
路７４のデータ入力端子Ｄ、排他的オア回路７５及びオ
ア回路７６の夫々一方の入力端子に送出する。

【０１２８】この時点で、ラッチ回路７４は、アドレス
（０、６）に前回サンプルデータがないので“０”を保
持し、出力“０”を排他的オア回路７５の他方の入力端
子に送出する。従って、排他的オア回路７５の両入力端
子には“０”が入力されて出力は“０”となり、排他的
オア回路８０の他方の入力端子に送出される。

【０１２９】また、ラッチ回路７４の出力“０”がイン
バータ７７により反転されて“１”となり、アンド回路
７８の一方の入力端子に出力される。更に、一致メモリ
７９は、アドレス「１」の一致データとしてアドレス
（１、４）の時点から“０”を保持し、アンド回路７８
の他方の入力端子へ“０”を出力する。このため、アン
ド回路７８の出力は“０”となるのでオア回路７６の両
入力は“０”となり、ドットデータは出力されない。

【０１３０】また、排他的オア回路８０の両入力端子に
は排他的オア回路７５及び一致メモリ７９の出力“０”
が入力されるため出力は“０”であり、アンド回路８１
の一方の入力端子に出力される。このため、アンド回路
８１の出力は“０”となり、波形メモリ７０のＸアドレ
ス「１」に対応する一致メモリ７９のアドレス「１」に
一致データ“０”が書き込まれる。

【０１３１】図７Ｂは、Ｘアドレス「２」に対するＹア
ドレス「４」〜「７」の各出力を示す。先ず、アドレス
（２、４）には、図６に示すように今回のサンプルデー
タはない。従って、比較器７２は、波形メモリ７０から
Ｘアドレス「２」のＹアドレス「４」は出力されないの
で、Ｙアドレスカウンタ８３のカウント値「４」と一致
せず“０”を出力し、ラッチ回路７４のデータ入力端子
Ｄ、排他的オア回路７５及びオア回路７６の夫々一方の
入力端子に送出する。

【０１３２】この時点では、アドレス（１、４）の前回
サンプルデータがないので、ラッチ回路７４は“０”を
保持し、出力は“０”を排他的オア回路７５の他方の入
力端子及びインバータ７７を介してアンド回路７８の一
方の入力端子に送出する。比較器７２及びラッチ回路７
４の出力が“０”のため、排他的オア回路７５の出力が
“０”となり、排他的オア回路８０の他方の入力端子に
送出される。

【０１３３】また、一致メモリ７９は、各アドレスの全
ての一致データが“０”のため“０”を出力し、排他的
オア回路８０の一方の入力端子及びアンド回路７８の他
方の入力端子に送出する。従って、アンド回路７８の両
入力は“０”となって出力が“０”となり、オア回路７
６の他方の入力端子に出力される。このため、オア回路
７６の両入力はいずれも“０”となり、ドットデータは
出力されない。

【０１３４】更に、排他的オア回路８０は、両入力端子
に一致メモリ７９及び排他的オア回路７５の出力“０”
が入力されるから、“０”をアンド回路８１の一方の入
力端子に出力する。これにより、アンド回路８１の出力
は“０”となり、波形メモリ７０のＸアドレス「２」に
対応する一致メモリ７９のアドレス「２」に一致データ
“０”が書き込まれる。

【０１３５】次に、アドレス（２、５）に移行すると、
このデータは今回のサンプルデータではなく、ラッチ回
路７４に保持されたアドレス（１、５）の前回サンプル
データである。従って、比較器７２は、波形メモリ７０
からＸアドレス「２」のＹアドレス「５」は出力されな
いのでＹアドレスカウンタ８３のカウント値「５」と一
致せず“０”を出力し、ラッチ回路７４のデータ入力端
子Ｄ、排他的オア回路７５及びオア回路７６の一方の入
力端子に夫々送出する。

【０１３６】この時、ラッチ回路７４にはアドレス
（１、５）の前回サンプルデータが保持されているから
出力は“１”であり、排他的オア回路７５の他方の入力
端子及びインバータ７７に送出される。このため、排他
的オア回路７５の出力は“１”となり、排他的オア回路
８０の他方の入力端子に出力される。

【０１３７】また、一致メモリ７９の一致データは
“０”なので出力は“０”であり、この出力が排他的オ
ア回路８０の一方の入力端子及びアンド回路７８の他方
の入力端子に出力される。アンド回路７８の一方の入力
端子には、インバータ７７によりラッチ回路７４の出力
“１”が反転されて“０”が入力されるので、アンド回
路７８の出力は“０”である。このため、オア回路７６
の両入力はいずれも“０”となるから出力も“０”とな
り、ドットデータは出力されない。

【０１３８】また、排他的オア回路８０の一方及び他方
の入力端子には“０”及び“１”が入力されるので出力
は“１”となり、アンド回路８１の一方の入力端子に出
力される。従って、アンド回路８１の出力は“１”とな
るから、一致メモリ７９の波形メモリ７０のＸアドレス
「２」に対応するアドレス「２」に一致データ“１”が
書き込まれる。これにより、一致メモリ７９のアドレス
「２」の一致データは“０”から“１”に書き換えられ
る。

【０１３９】次に、アドレス（２、６）に進むと、今回
のサンプルデータがある（図６）。従って、比較器７２
は、波形メモリ７０から出力されるＸアドレス「２」の
Ｙアドレス「６」とＹアドレスカウンタのカウント値
「６」が一致して“１”を出力し、ラッチ回路７４のデ
ータ入力端子Ｄ、排他的オア回路７５及びオア回路７６
の夫々一方の入力端子に出力する。このため、オア回路
７６から元の波形のドットデータが出力される。

【０１４０】また、ラッチ回路７４は、アドレス（１、
６）の前回サンプルデータがないので“０”を保持し、
出力“０”を排他的オア回路７５の他方の入力端子及び
インバータ７７を介してアンド回路７８の一方の入力端
子に送出する。これにより、排他的オア回路７５の出力
は“１”となり、排他的オア回路８０の他方の入力端子
に送出される。

【０１４１】また、一致メモリ７９のアドレス「１」に
はアドレス（２、５）の時点で一致データ“１”が保持
されているので出力は“１”であり、排他的オア回路８
０の一方の入力端子及びアンド回路７８の他方の入力端
子に出力される。このため、アンド回路７８の両入力は
“１”となるので出力は“１”となり、オア回路７６の
他方の入力端子に送出される。これにより、オア回路７
６の出力は“１”となり、元の波形のドットデータが出
力されるが、前述した比較器７２の出力“１”により出
力されるドットデータと重複して出力される。

【０１４２】更に、排他的オア回路８０の両入力端子に
は、排他的オア回路７５及び一致メモリ７９の出力
“１”が入力され出力は“０”となり、アンド回路８１
の一方の入力端子に出力される。従って、アンド回路８
１の出力は“０”となるので、波形メモリ７０のＸアド
レス「２」に対応する一致メモリ７９のアドレス「２」
の一致データは“０”に書き換えられる。

【０１４３】次に、アドレス（２、７）に移ると今回の
サンプルデータはない（図６）。従って、比較器７２
は、波形メモリ７０からＸアドレス「２」のＹアドレス
「７」は出力されないのでＹアドレスカウンタ８３のカ
ウント値「７」と一致せず出力は“０”となり、ラッチ
回路７４のデータ入力端子Ｄ、排他的オア回路７５及び
オア回路７６の一方の入力端子に夫々送出する。

【０１４４】この時点で、ラッチ回路７４には、アドレ
ス（１、７）の前回サンプルデータはないので“０”が
保持され出力は“０”であり、排他的オア回路７５の他
方の入力端子及びインバータ７８を介してアンド回路７
８の一方の入力端子に出力される。従って、排他的オア
回路７５の出力は“０”となり、排他的オア回路８０の
他方の入力端子に出力される。

【０１４５】また、一致メモリ７９のアドレス「２」の
一致データはアドレス（２、６）の時点で“０”となっ
たので出力は“０”であり、排他的オア回路８０の一方
の入力端子及びアンド回路７８の他方の入力端子に送出
される。このため、アンド回路７８の出力“０”とな
り、オア回路７６の他方の入力端子に出力される。この
ため、オア回路７６の両入力は“０”となってドットデ
ータは出力されない。

【０１４６】更に、排他的オア回路８０は、両入力とな
る一致メモリ７９及び排他的オア回路７５の出力が夫々
“０”なので“０”を出力し、アンド回路８１の一方の
入力端子に出力する。従って、アンド回路８１の出力は
“０”となり、波形メモリ７０のＸアドレス「２」に対
応する一致メモリ７９のアドレス「２」に書き込まれる
が、アドレス「２」の一致データは、アドレス（２、
６）の時点で既に“０”となっていたので変化はない。

【０１４７】図８Ａは、Ｘアドレス「３」に対するＹア
ドレス「２」〜「７」の出力を示している。先ず、アド
レス（３、２）には、図６に示すように今回のサンプル
データはない。従って、比較器７２は、波形メモリ７０
からＸアドレス「３」のＹアドレス「２」の出力はない
ためＹアドレスカウンタ８３のカウント値「２」と一致
せず“０”を出力し、ラッチ回路７４のデータ入力端子
Ｄ、排他的オア回路７５及びオア回路７６の夫々の一方
の入力端子に出力する。

【０１４８】この時点では、ラッチ回路７４は、アドレ
ス（２、２）の前回サンプルデータがないので“０”を
保持し、出力“０”を排他的オア回路７５の他方の入力
端子及びインバータ７７を介してアンド回路７８の一方
の入力端子に出力する。従って、排他的オア回路７５の
両入力端子には“０”が入力され出力が“０”となっ
て、排他的オア回路８０の他方の入力端子に出力され
る。

【０１４９】また、一致メモリ７９の各アドレスの一致
データは全て“０”のため出力は“０”であり、排他的
オア回路８０の一方の入力端子及びアンド回路７８の他
方の入力端子に送出される。このため、アンド回路７８
の両入力は“０”で出力は“０”となり、オア回路７６
の他方の入力端子に出力される。従って、オア回路７６
の両入力は“０”となるので出力は“０”となり、ドッ
トデータは出力されない。

【０１５０】更に、排他的オア回路８０は、両入力端子
に“０”が入力されるので出力は“０”となり、アンド
回路８１の一方の入力端子に送出される。従って、アン
ド回路８１の出力は“０”となり、一致メモリ７９には
波形メモリ７０のＸアドレス「３」に対応するアドレス
「３」に一致データ“０”が書き込まれる。

【０１５１】次に、アドレス（３、３）に進むと今回の
サンプルデータがある（図６）。従って、比較器７２
は、波形メモリ７０から出力されるＸアドレス「３」の
Ｙアドレス「３」とＹアドレスカウンタ８３のカウント
値「３」が一致して“１”を出力し、ラッチ回路７４の
データ入力端子Ｄ、排他的オア回路７５及びオア回路７
６の一方の入力端子に送出する。このため、オア回路７
６から元の波形のドットデータが出力される。

【０１５２】この時、ラッチ回路７４は、アドレス
（２、３）の前回サンプルデータがないので“０”を保
持し、出力“０”を排他的オア回路７５の他方の入力端
子及びインバータ７６１を介してアンド回路７８の一方
の入力端子に出力する。

【０１５３】一方、一致メモリ７９は、アドレス（３、
２）の時点で一致データが“０”になったので出力は
“０”であり、排他的オア回路８０の一方の入力端子及
びアンド回路７８の他方の入力端子に送出する。更に、
排他的オア回路７５の両入力端子には、ラッチ回路７４
の出力“０”及び比較器７２の出力“１”が夫々入力さ
れるのでその出力は“１”となって、排他的オア回路８
０の他方の入力端子に出力される。

【０１５４】また、排他的オア回路８０の一方及び他方
の入力が夫々“１”及び“０”なので、“１”がアンド
回路８１の一方の入力端子に出力される。従って、アン
ド回路８１の出力は“１”となり、波形メモリのＸアド
レス「３」に対応する一致メモリ７９のアドレス「３」
に一致データ“１”が書き込まれる。

【０１５５】次に、アドレス（３、４）に進むと今回の
サンプルデータはない（図６）。従って、比較器７２
は、波形メモリ７０からＸアドレス「３」のＹアドレス
「４」が出力されないので、Ｙアドレスカウンタ８３の
カウント値「４」と一致せず“０”を出力し、ラッチ回
路７４のデータ入力端子Ｄ、排他的オア回路７５及びオ
ア回路７６の夫々一方の入力端子に送出する。

【０１５６】この時、ラッチ回路７４は、アドレス
（２、４）に前回サンプルデータがないので“０”を保
持し、出力“０”を排他的オア回路７５の他方の入力端
子及びインバータ７７介してアンド回路７８の一方の入
力端子に送出する。従って、排他的オア回路７５の両入
力が“０”となるから出力は“０”となり、排他的オア
回路８０の他方の入力端子に送出される。

【０１５７】また、一致メモリ７９にはアドレス（３、
３）の時点で一致データ“１”が保持されているので、
“１”が排他的オア回路８０の一方の入力端子及びアン
ド回路７８の他方の入力端子に出力される。このため、
アンド回路７８の両入力はいずれも“１”となるから
“１”がオア回路７６の他方の入力端子に出力される。
従って、オア回路７６の出力は“１”となり、補間ドッ
トデータとして出力される。

【０１５８】また、一致メモリ７９及び排他的オア回路
７５の出力が夫々“１”及び“０”であるから排他的オ
ア回路８０の出力は“１”となり、アンド回路８１の一
方の入力端子に出力される。従って、アンド回路８１か
ら“１”が出力され、波形メモリ７０のＸアドレス
「３」に対応する一致メモリ７９のアドレス「３」に一
致データ“１”が書き込まれるが、アドレス「３」に
は、アドレス（３、３）の時点で“１”が書き込まれて
いたので変化はない。

【０１５９】次に、アドレス（３、５）に移ると今回の
サンプルデータはない（図６）。従って、比較器７２
は、波形メモリ７０からＸアドレス「３」のＹアドレス
「５」が出力されずＹアドレスカウンタ８３のカウント
値「５」と一致しないので“０”を出力し、ラッチ回路
７４のデータ入力端子Ｄ、排他的オア回路７５及びオア
回路７６の夫々一方の入力端子に出力する。

【０１６０】この時、ラッチ回路７４にはアドレス
（２、５）の前回サンプルデータがないので“０”を保
持し、出力“０”を排他的オア回路７５の他方の入力端
子及び及びインバータ７７を介してアンド回路７８の一
方の入力端子に出力する。このため、排他的オア回路７
５の出力は“０”となり、排他的オア回路８０の他方の
入力端子に供給される。

【０１６１】また、一致メモリ７９は、アドレス「３」
の一致データは“１”なので“１”を出力し、排他的オ
ア回路８０の一方の入力端子及びアンド回路７８の他方
の入力端子に送出する。このため、アンド回路７８の一
方の入力端子にはインバータ７７によりラッチ回路７４
の出力“０”が反転されて“１”が入力されるので、ア
ンド回路７８の両入力は“１”となり、“１”がオア回
路７６の他方の入力端子に出力される。従って、オア回
路７６から補間ドットデータが出力される。

【０１６２】一致メモリ７９の出力が“１”、排他的オ
ア回路７５の出力が“０”なので、排他的オア回路８０
の出力は“１”となりアンド回路８１の一方の入力端子
に出りょっくされる。従って、アンド回路８１から
“１”が出力され、波形メモリ７０のＸアドレス「３」
に対応する一致メモリ７９のアドレス「３」に再び
“１”が書き込まれるが、既にアドレス「３」には
“１”が記憶されているので変化はない。

【０１６３】次に、アドレス（３、６）に移ると、この
データは今回のサンプルデータではなく、ラッチ回路７
４に保持されたアドレス（２、６）の前回サンプルデー
タである（図６）。従って、比較器７２は、波形メモリ
７０からＸアドレス「３」のＹアドレス「６」は出力さ
れずＹアドレスカウンタ８３のカウント値「６」と一致
しないので“０”を出力し、ラッチ回路７４のデータ力
端子Ｄ、排他的オア回路７５及びオア回路７６の夫々一
方の入力端子に送出する。

【０１６４】ラッチ回路７４には、アドレス（２、６）
の前回サンプルデータがラッチされているので“１”が
出力され、排他的オア回路７５の他方の入力端子及びイ
ンバータ７７を介してアンド回路７８の一方の入力端子
に出力される。従って、排他的オア回路７５の出力は
“１”となり、排他的オア回路８０の他方の入力端子に
送出される。

【０１６５】この時、一致メモリ７９は、アドレス
（３、５）の時点でアドレス「３」に一致データ“１”
が保持されているので、排他的オア回路８０の一方の入
力端子及びアンド回路７８の他方の入力端子に“１”が
出力される。このため、アンド回路７８は、一方の入力
端子にラッチ回路７４の出力“１”が反転されて“０”
が入力されるので、オア回路７６の他方の入力端子に
“０”を出力する。従って、オア回路７６の両入力端子
には“０”が入力されるので出力は“０”となり、ドッ
トデータは出力されない。

【０１６６】一方、排他的オア回路８０両入力がいずれ
も“１”となるので出力は“０”となり、アンド回路８
１の一方の入力端子に出力される。このため、アンド回
路８１の出力が“０”となり、波形メモリ７０のＸアド
レス「３」に対応する一致メモリ７９のアドレス「３」
に“０”が書き込まれる。

【０１６７】次に、アドレス（３、７）に進むと今回の
サンプルデータはない（図６）。従って、比較器７２
は、波形メモリ７０からＸアドレス「３」のＹアドレス
「７」の出力がないので、Ｙアドレスカウンタ８３のカ
ウント値「７」と一致せず“０”を出力し、ラッチ回路
７４のデータ入力端子Ｄ、排他的オア回路７５及びオア
回路７６の夫々一方の入力端子に送出する。

【０１６８】この時、ラッチ回路７４は、アドレス
（２、７）の前回サンプルデータがないので“０”を保
持し、出力“０”を、排他的オア回路７５の他方の入力
端子及びインバータ７７を介してアンド回路７８の一方
の入力端子に送出する。従って、排他的オア回路７５の
出力は“０”となって排他的オア回路８０の他方の入力
端子に出力される。

【０１６９】一方、一致メモリ７９の一致データはアド
レス（３、６）の時点で“０”に書き換えられたので出
力は“０”であり、排他的オア回路８０の一方の入力端
子及びアンド回路７８の他方の入力端子に供給される。
このため、アンド回路７８の出力は“０”となり、オア
回路７６の他方の入力端子に出力される。従って、オア
回路７６の両入力はいずれも“０”となるので出力は
“０”となって、ドットデータは出力されない。

【０１７０】また、排他的オア回路８０両入力がいずれ
も“０”となるので出力は“０”となり、アンド回路８
１の一方の入力端子に出力される。このため、アンド回
路８１の出力が“０”となり、波形メモリ７０のＸアド
レス「３」に対応する一致メモリ７９のアドレス「３」
に“０”が書き込まれる。

【０１７１】図８Ｂは、Ｘアドレス「６」に対するＹア
ドレス「３」〜「７」の出力を示している。先ず、アド
レス（６、３）には、図６に示すように今回のサンプル
データがない。従って、比較器７２は、波形メモリ７０
からＸアドレス「６」のＹアドレス「３」の出力がない
のでＹアドレスカウンタ８３のカウント値「３」と一致
せず“０”を出力し、ラッチ回路７４のデータ入力端子
Ｄ、排他的オア回路７５及びオア回路７６の夫々一方の
入力端子に送出する。

【０１７２】この時、ラッチ回路７４は、アドレス
（５、３）の前回サンプルデータがないので“０”を保
持し、出力“０”を排他的オア回路７５の他方の入力端
子及びインバータ７７を介してアンド回路７８の一方の
入力端子に夫々供給する。このため、排他的オア回路７
５の両入力はいずれも“０”のため出力は“０”とな
り、排他的オア回路８０の他方の入力端子に送出され
る。

【０１７３】一方、一致メモリ７９の各アドレスの一致
データは全て“０”なので出力は“０”であり、排他的
オア回路８０の一方の入力端子及びアンド回路７８の他
方の入力端子に送出される。このため、アンド回路７８
の出力は“０”となり、オア回路７６の他方の入力端子
に供給される。従って、オア回路７６の両入力はいずれ
も“０”のため出力は“０”となり、ドットデータは出
力されない。

【０１７４】また、一致メモリ７９及び排他的オア回路
７５の出力が“０”となるので、排他的オア回路８０の
出力は“０”となってアンド回路８１の一方の入力端子
に出力される。従って、アンド回路８１の出力は“０”
となるから、波形メモリ７０のＸアドレス「６」に対応
する一致メモリ７９のアドレス「６」に一致データ
“０”が書き込まれる。

【０１７５】次に、アドレス（６、４）に移行すると、
これは今回のサンプルデータではなく、ラッチ回路７４
に保持されたアドレス（５、４）の前回サンプルデータ
である。従って、比較器７２は、波形メモリ７０からＸ
アドレス「６」のＹアドレス「４」が出力されないので
Ｙアドレスカウンタ８３のカウント値「４」と一致せず
“０”を出力し、排他的オア回路７５及オア回路７６の
夫々一方の入力端子に供給する。

【０１７６】ラッチ回路７４には、アドレス（５、４）
の前回サンプルデータが保持されているので“１”が出
力され、排他的オア回路７５の他方の入力端子及びイン
バータ７７を介してアンド回路７８の一方の入力端子に
送出される。従って、排他的オア回路７５の出力は
“１”となり、排他的オア回路８０の他方の入力端子に
送出される。

【０１７７】一方、一致メモリ７は、アドレス（６、
３）の時点でアドレス「６」に一致データ“０”が保持
されているので出力は“０”であり、排他的オア回路８
０の一方の入力端子及びアンド回路７８の他方の入力端
子に出力される。従って、オア回路７６の両入力はいず
れも“０”となるので出力は“０”となり、ドットデー
タは出力されない。

【０１７８】また、一致メモリ７９の出力が“０”、排
他的オア回路７５の出力が“１”であるから、排他的オ
ア回路８０の出力は“１”となり、アンド回路８１の一
方の入力端子に出力される。従って、アンド回路８１の
出力が“１”となって、波形メモリ７０のＸアドレス
「６」に対応する一致メモリ７９のアドレス「６」の一
致データは“１”に書き換えられる。

【０１７９】次に、アドレス（６、５）に移ると今回の
サンプルデータはない（図６）。従って、比較器７２
は、波形メモリ７０からＸアドレス「６」のＹアドレス
「５」が出力されないのでＹアドレスカウンタ８３のカ
ウント値「５」と一致せず“０”を出力し、排他的オア
回路７５及びオア回路７６の夫々一方の入力端子に送出
する。

【０１８０】この時点では、ラッチ回路７４は、アドレ
ス（５、５）の前回サンプルデータがないので“０”を
保持し、出力“０”を、排他的オア回路７５の他方の入
力端子及びインバータ７７を介してアンド回路７８の一
方の入力端子に送出する。このため、排他的オア回路７
５の両入力は“０”となるので出力は“０”となり、排
他的オア回路８０の他方の入力端子に送出される。

【０１８１】また、一致メモリ７９は、アドレス（６、
４）の時点でアドレス「６」に一致データ“１”が保持
されているので、出力“１”が排他的オア回路８０の一
方の入力端子及びアンド回路７８の他方の入力端子に入
力される。このため、アンド回路７８は、両入力端子に
“１”が入力されるので、“１”をオア回路７６の他方
の入力端子に出力する。従って、オア回路７６から補間
ドットデータが出力される。

【０１８２】また、一致メモリ７９の出力が“１”、排
他的オア回路７５の出力が“０”であるから排他的オア
回路８０の出力は“１”となり、アンド回路８１の一方
の入力端子に出力される。このため、アンド回路８１の
出力は“１”となり、波形メモリ７０の一致メモリ７９
のＸアドレス「６」に対応するアドレス「６」に一致デ
ータ“１”が書き込まれる。

【０１８３】次に、アドレス（６、６）に移ると今回の
サンプルデータがある（図６）。従って、比較器７２
は、波形メモリ７０から出力されるＸアドレス「６」の
Ｙアドレス「６」とＹアドレスカウンタ８３のカウント
値「６」が一致するので“１”を出力し、ラッチ回路７
４のデータ入力端子Ｄ、排他的オア回路７５及びオア回
路７６の夫々一方の入力端子に送出する。これにより、
オア回路７６の出力は“１”となり、元の波形データが
ドットデータとして出力される。

【０１８４】この時点では、ラッチ回路７４は、アドレ
ス（５、６）の前回サンプルデータがないので“０”を
保持し、出力“０”を、排他的オア回路７５の他方の入
力端子及びインバータ７７を介してアンド回路７８の一
方の入力端子に供給する。従って、排他的オア回路７５
の出力は“１”となり、排他的オア回路８０の他方の入
力端子に送出される。

【０１８５】また、一致メモリ７９は、アドレス（６、
５）の時点で書き込まれた一致データ“１”を保持して
いるので、出力“１”を、排他的オア回路８０の一方の
入力端子及びアンド回路７８の他方の入力端子に送出す
る。このため、アンド回路７８の両入力は“１”となる
ので出力は“１”となり、オア回路７６の他方の入力端
子に出力され、元の波形データがそのままドットデータ
として出力されるが、前述のドットデータと重複して出
力される。

【０１８６】また、一致メモリ７９の出力が“１”、排
他的オア回路７５の出力が“１”であるから、排他的オ
ア回路８０の出力は“０”となり、アンド回路８１の一
方の入力端子に出力される。このため、波形メモリ７０
のＸアドレス「６」に対応する一致メモリ７９のアドレ
ス「６」の一致データは、“１”から“０”に書き換え
られる。

【０１８７】次に、アドレス（６、７）に進むと今回の
サンプルデータはない。このため、比較器７２は、波形
メモリ７０からＸアドレス「６」のＹアドレス「７」が
入力されないのでＹアドレスカウンタ８３のカウント値
「７」と一致せず“０”を出力し、ラッチ回路７４のデ
ータ入力端子Ｄ、排他的オア回路７５及びオア回路７６
の夫々一方の入力端子に送出する。

【０１８８】この時、ラッチ回路７４は、アドレス
（５、７）の前回サンプルデータがないので“０”を保
持し、出力“０”を排他的オア回路７５の他方の入力端
子及びインバータ７７を介してアンド回路７８の一方の
入力端子に送出する。従って、排他的オア回路７５の出
力は“０”となり、排他的オア回路８０の一方の入力端
子に送出される。

【０１８９】更に、一致メモリ７９は、アドレス（６、
６）の時点で一致データが“０”に書き換えられたので
出力は“０”であり、排他的オア回路８０の一方の入力
端子及びアンド回路７８の他方の入力端子に出力され
る。このため、アンド回路７８の出力は“０”となり、
オア回路７６の他方の入力端子に出力される。従って、
オア回路７６の両入力端子にはいずれも“０”が入力さ
れ、ドットデータは出力されない。

【０１９０】また、一致メモリ７９及び排他的オア回路
７５の出力が共に“０”のため、排他的オア回路８０の
出力は“０”となり、アンド回路８１の一方の入力端子
に出力される。これにより、アンド回路８１の出力は
“０”となり、波形メモリ７０のＸアドレス「６」に対
応する一致メモリ７９のアドレス「６」に一致データ
“０”が書き込まれるが、アドレス「６」には、既にア
ドレス（６、６）の時点で“０”が書き込まれているの
で変化はない。

【０１９１】以上のようにして、他の波形データの各ア
ドレスについても、波形メモリ７０から波形データのＸ
アドレス毎に各Ｙアドレスを読み出し、Ｘアドレスの各
Ｙアドレスとこの各Ｙアドレスに対応するカウンタ値と
を比較して１Ｘアドレス分遅らせた遅延比較情報を得
る。次に、この比較情報と、今回のＸアドレスの各Ｙア
ドレスのこの各Ｙアドレスに対応するカウント値の比較
結果に応じたデータを一致データとして記憶保持し、こ
の一致データ、遅延比較情報及び今回の比較結果に基づ
き波形データに補間処理を施しながらドットデータを出
力する。補間処理された波形データは、端子Ｔｆを介し
てモニタ３８に出力されて、連続的な波形として画面上
に表示される。

【０１９２】このようにして、Ｘアドレスカウンタ７３
から出力されるＸアドレス指定信号が最終値になると、
水平同期信号によりＸアドレスカウンタ７３はリセット
されて初期値“０”に戻り、Ｘアドレスの次のＹアドレ
スを読み出し、Ｙ方向の最終値に達すると再び上記処理
を繰り返す。

【０１９３】また、Ｙアドレスカウンタ８３は、各Ｘア
ドレス毎に波形メモリ７０から出力されるＹアドレスに
対応したカウント値を水平同期信号に同期して出力し、
１画面分が終了すると垂直同期信号によりリセットされ
て初期値“０”に戻る。この垂直同期信号によりラッチ
回路７４も初期値にリセットされる。

【０１９４】また、本例においては、波形データ自体を
補間開始及び補間終了データとし、波形データの１Ｘア
ドレス分だけ遅らせたＹアドレスの遅延比較情報と、今
回のＸアドレスのＹアドレスの比較結果に応じたデータ
を一致データとして記憶保持し、これら遅延比較情報及
び比較結果と共に用いて補間するようにした。これによ
り、図２の補間信号処理部に比較して、補間開始及び補
間終了データとして予め選別することなく１つのメモリ
又は１つのメモリの記憶領域に記憶できる。従って、２
つのメモリを使用することなく或いは１つのメモリを２
つの記憶領域に分割して用いることなく、低容量のメモ
リで構成できる。

【０１９５】尚、上述の各例においてはＣＲＴのみなら
ず、ドットマトリクス液晶表示器、プラズマやＥＬ等の
フラットディスプレイに適用した場合においても同様の
効果を得ることができる。

【０１９６】また、本発明は、上述の実施例に限ること
なく、本発明の要旨を逸脱することなく、その他種々の
構成が取り得ることは勿論である。

【０１９７】

【発明の効果】上述せる本発明によれば、波形データを
補間開始及び補間終了データに分けて記憶し、対応する
補間開始及び補間終了データの水平方向（Ｘ方向）のア
ドレスを読み出して、垂直方向（Ｙ方向）のアドレスに
対応するカウント値と夫々比較し、比較結果に応じたデ
ータを一致データとして記憶保持し、この一致データ及
び比較結果に基づき波形データを補間するようにしたの
で、メモリの記憶容量を大幅に削減でき、しかも補間処
理時間も低減できる。

【０１９８】また、従来のように縦型の特殊なＣＲＴを
用いることなく、汎用の水平走査型ＣＲＴを用いること
ができるので、設計の融通性に優れ且つコストも安価に
できる利点が得られる。

【０１９９】更に、本発明の他の実施例によれば、記憶
された波形データを読み出し、この波形データのＸアド
レス毎の各Ｙアドレスとこの対応するカウント値とを比
較して１Ｘアドレス遅延した比較情報としてラッチし、
この遅延比較情報と、今回のＸアドレスの各Ｙアドレス
の対応するカウント値との比較結果に応じたデータを一
致データとして記憶して補間処理を行うようにしたの
で、波形データの補間開始及び補間終了データを別個に
指定することなく、しかも２つのメモリ又はメモリを２
つの記憶領域に分割して使用することなく１つのメモリ
又は１つの記憶領域で構成でき、更にメモリ容量を低減
できる利点がある。

【図面の簡単な説明】

【図１】本発明の波形表示装置の一実施例を示す構成図
である。

【図２】図１の実施例の補間信号処理部の詳細を示す構
成図である。

【図３】図２の説明に供する補間波形データの例を示す
図である。

【図４】図２における主要部の出力状態を示す説明図で
ある。

【図５】図２の補間信号処理部の他の例を示す構成図で
ある。

【図６】図５の説明に供する補間波形データの例を示す
図である。

【図７】図５における主要部の出力状態を示す説明図で
ある。

【図８】図５における主要部の他の出力状態を示す説明
図である。

【図９】従来の波形表示装置の一例を示す構成図であ
る。

【図１０】従来の他の波形表示装置の補間信号処理部の
構成を示す図である。

【図１１】図９及び図１０の説明に供する補間波形デー
タの例を示す図である。

【符号の説明】

３０ ＣＰＵ ３５、７０ 波形メモリ ３６、７１ 補間信号処理部 ４０、７９ 一致メモリ ４３、４４、７２ 比較器 ７４ ラッチ回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力される波形データを補間開始及び補
   間終了データとして振り分ける制御手段と、 振り分けられた上記補間開始及び上記補間終了データを
   夫々記憶する波形記憶手段と、 該波形記憶手段から上記補間開始及び上記補間終了デー
   タの水平方向のアドレス毎に読み出される垂直方向の各
   アドレスと、該垂直方向の各アドレスに対応するカウン
   ト値との夫々の比較結果に応じたデータを一致データと
   して記憶し、この一致データと上記比較結果とに基づき
   補間処理を行う補間信号処理手段とを具えることを特徴
   とする波形表示装置。
2. 【請求項２】 入力される波形データを記憶する波形記
   憶手段と、 上記波形データを読み出し、該波形データのＸアドレス
   毎の各Ｙアドレスを、この各Ｙアドレスに対応するカウ
   ント値と比較して１Ｘアドレス分遅延した遅延比較情報
   として保持し、今回の上記Ｘアドレスの上記各Ｙアドレ
   スとこの各Ｙアドレスに対立する上記カウント値との比
   較結果と上記遅延比較情報に応じたデータを一致データ
   として記憶し、この一致データ、上記比較結果及び上記
   遅延比較情報に基づき補間処理を行う補間信号処理手段
   とを具えることを特徴とする波形表示装置。