JPH0731726B2 - イメージ処理システム - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は、文字認識、プリント基板の検査工程、視覚ロ
ボットの画像処理等の分野で用いられるイメージ処理シ
ステムに関する。

B.従来技術及び発明が解決しようとする問題点 パターンを認識するためには、もとの画像情報にたいし
て、3x3とか4x4のマスクをかけて画像情報の処理をする
ことが必要になってくる。このマスク処理をすべてマイ
クロプロセッサで実行することは非常に効率が悪く、ま
た画像情報は膨大なので多大な時間を要してしまう。な
んらかのハードウェアを追加してこのマスク処理を効率
的に行う試みが数多くなされてきたが、十分な処理速度
を製品化にみあう軽いハードウェアで実現した例はなか
った。処理速度を追求するとハードウェアが大きくなり
すぎて製品化ができなくなり、また手軽にハードウェア
をまとめると処理速度がでないというジレンマがあっ
た。

記憶装置の中にベタ詰めされた画像処理をマスク処理す
るためには、記憶装置の中の画像情報を一旦もとの縦横
の長さをもった矩形の画像に変換する必要がある。この
ためにはもとの画像の横幅分の長さを持った記憶装置に
詰めなおす必要がある。この数ライン分のバッファをラ
インバッファという。ラインバッファにはイメージ数ラ
イン分を覚えておく機能があり、イメージを3x3といっ
た方形に切り取ってマスク処理をすることが可能とな
る。マスク処理をするためのハードウェアユーティリテ
ィとして様々なものが考案されているが、その構成の違
いはこのラインバッファの構成法の違いと言ってよい。
従来のハードウェアユーティリティとして代表的なシフ
トレジスタ方式について次に説明する。

シフトレジスタ方式 イメージの横幅Ｎビットを記憶するためのラインバッフ
ァとして、2N＋２ビットの長いシフトレジスタを用意す
る方法がある。イメージバッファから読み取られた画像
情報はまず並直列変換され、１ビットのビットストリー
ムになってからこのラインバッファに送られる。イメー
ジデータの並直列変換のためには16ビットのシフトレジ
スタを使用する。このシフトレジスタは16ビットがパラ
レルロードできるようになっており、まずパラレルロー
ド、そして15回ビットシフト、再びパラレルロード、15
回ビットシフトというふうにロード、シフトを繰り返し
て１ビットのビットストリームを作る働きがある。こう
して作られたビットストリームは2N＋２ビットのシフト
レジスタに送られる。イメージデータを１ビットのビッ
トストリームに変換する回路を以降ビットストリームジ
ェネレータという。

ラインバッファの頭から数えてＮ＋１番目、2N＋２番目
の位置には窓が開いていて１ライン下と２ライン下のビ
ットを取り出すことができる。この２ビットとビットス
トリームジェネレータの出力の１ビットの計３ビットは
もとのイメージの縦にならんだ３ビットになっている。
この３ビットを３本の３ビットシフトレジスタにいれる
と3x3のマトリックスを得ることができる。3x3のマトリ
ックスを取り出してこれを処理する回路を以降マスク処
理回路と言う。

マスク処理回路は3x3のビットパターンをマスク処理し
て１ビットの結果をだす。この処理後のビットを16ビッ
トのシリアルイン・パラレルアウトのシフトレジスタで
直並列変換をして16ビットのパラレルデータに直す。シ
フトレジスタに16ビットのデータがたまる度に結果バッ
ファに書き込んで行くことによりマスク処理が終ったイ
メージが結果バッファにたまっていく。このシフトレジ
スタを使った方式の動作は理論的に明快であり高速処理
が可能となる。

シフトレジスタ方式の欠点は、長いシフトレジスタが必
要なのでハードウェアサイズが大きくなり易いことと、
任意の横幅を持った画像情報に対応するためにはシフト
レジスタの長さを変えないといけないのだが可変長のシ
フトレジスタは回路的に実現が難しい事である。

次に、このレジスタ方式に代わるものとして考えられる
RAM方式について説明する。

RAM方式 この方式は、シフトレジスタを使うとハードウェアサイ
ズが大きくなり易いので、このシフトレジスタの代わり
にRAMを使って等価な作業をさせようというものであ
る。RAMを使うと使い勝手の不便さはさておき集積度を
大幅にあげることができる。スキャンするアドレスの幅
を変えるだけで等価的に任意長のシフトレジスタがえら
れるようになり、任意幅のイメージに対応できるように
なる。つまり、シフトレジスタ方式のようにイメージの
横幅に合わせてタップの位置を選ぶような回路は全く不
用になり、この点からもハードウェアサイズを小さくで
きる。RAMにはシフト／ロードを自由に切り変える機能
がないので、シフトレジスタとして働かせるためには、
等価的にパラレルロード／シリアルアウトができるよう
に外部回路で補う必要がある。

RAM方式でも、シフトレジスタ方式と同様、まずイメー
ジバッファに収められたイメージデータがビックストリ
ームジェネレータにより１ビットのビットストリームに
直される。次に、このビットストリームの各ビットがRA
Mに書き込まれる。以下、RAMのビットの書込手順を、図
面を参照しながら説明する。

第15図は、パーソナル・コンピュータの画面の生イメー
ジの一例を示す。画面の行方向には３ワードが並び、縦
方向には48ワードが並ぶ。各ワードには、第15図に示す
ようにしてアドレスが振られている。各ワードの左端の
ビットがMSBであり、右端のビットがLSBである。

第16図に基づいて、アドレス０に位置する１ワード（16
ビット）をRAMに書き込む手順を説明する。RAMは16ビッ
ト用であり、そのアドレスをA0、A1、・・・、のように
記述することにする。なお、図中のSRはシフトレジスタ
である。

まず、RAMのA0の内容がSRに読み込まれ、次いでSRが右
へシフトされる。SRの空いているMSBには、ビット・ス
トリームの015ビットがインサートされる。（第16図
Ａ）。次に、SRの内容が、A0に書き込まれる。この結
果、015ビットはRAMに書き込まれた（第16図Ｂ）。次
に、RAMのアドレス・ポインタをA1にシフトした後、A1
の内容がSRに読み込まれる。SRは右へシフトされ、空い
たMSBにはビット・ストリームの014ビットがインサート
される（第16図Ｃ）。次に、SRの内容がA1に書き込まれ
る。この結果、014ビットはRAMに書き込まれた（第16図
Ｄ）。第17図はアドレス・ポインタがA23を指すまでこ
のような操作を繰り返した結果を示す。１ワード分のイ
メージ・データが16アドレスに分散されてRAMにストア
される様子が理解できよう。アドレス・ポインタかA47
までインクリメントされた後、アドレス・ポイタンは再
びA0を指し、同様の操作を繰り返す。第18図は、２回目
のスキャンにおいて、アドレス・ポインタがA26を指し
ているときの、RAMの状態を示している。このようにし
て、16ビットのRAMは16ライン・バッファとして働く。

上記の例では、イメージ幅が48ビットであることからRA
Mの48のアドレスを使用した。イメージ幅が96ビットで
あるならば、RAMの96のアドレスを使用すればよい。こ
のようにしてRAMを使うならば、任意のイメージ幅に対
応できるという大きな長所を得られるだろう。反面、１
ビットの処理についてRAMのRMW:Read Modify Writeのた
めに２回分のアクセスが必要になる。さらに、RAMのア
クセス時間は論理ICの遅延時間に比べてずっと遅いの
で、処理速度が出ないという欠点をもたらすだろう。

ところで、RAMを使ったラインバッファには画像情報を
回転させる働きがある。上記の例に即して言えば、画像
情報を16ライン分このRAMを用いたラインバッファにつ
めこんだ状態でこのラインバッファの内容に注目してみ
れば、RAMの各アドレスにはもとの画像情報の１ライン
から16ラインまでの縦16ビットが詰まっている。これは
画像が90度回転したのとおなじことになる。ラインバッ
ファにRAMを使いイメージの90度回転をする方法につい
ては 1.特開昭58−159184号 公報 2.特開昭63−85983号 公報 に記述がある。

しかしながら、上記公報に記載の方法は、何れも8x8回
転器を用いて、イメージ・データの8x8のブロックを一
挙に90度回転させている。したがって、ハードウェアが
重くなるという問題点がある。

C.問題点を解決するための手段 本発明は、任意のイメージ幅に対応でき、ハードウェア
が軽く、かつ高速処理が可能なラインバッファ機能を備
えたイメージ処理システムを提供することを目的とす
る。

任意のイメージ幅に対応できるようにするためには、ラ
インバッファはRAMを使って構成するのがよい。軽いハ
ードウェアを実現するためには、RMWを繰り返しながら
イメージ・データをRAMに充填するのがよい。しかしな
がら、この方式では、処理速度の点で問題がある。だ
が、この問題はRAMの中へのデータの詰め方を工夫する
ことにより解決することができる。ラインバッファ（RA
M）へのデータの充填を１ビット単位で行うのではなく
て複数ビット単位で行えば、処理速度が向上する。１回
のRMWの操作でラインバッファに書き込むビット数を
２、４、８と増やしていけば、それだけ処理速度が向上
する。以下、１回のRMWの操作で書き込むビット数が
２、４、８である動作モードを、それぞれ２倍速、４倍
速、８倍速モードと呼ぶことにする。

D.実施例 第１図は本発明を用いたイメージ処理システムの１例を
示す。

このイメージ処理システムは、３つのデータバッファ
１、２、３と３つのプロセスの計６つのユニットからで
きている。バッファとプロセスは交互に並んでいてその
順序は次のようになっている。

1.バッファ１ 生データ 2.プロセス１ データの90度回転 3.バッファ２ ラインバッファ 4.プロセス２ マスク処理 5.バッファ３ 結果バッファ 6.プロセス３ 黒ビットの計算、他 以下各々について説明する。

1.バッファ１ 加工前のイメージデータがはいっている。このバッファ
はイメージプロセッサが動作中は占有されてしまうの
で、マイクロプロセッサのシステムメモリから切り放さ
れた独立したメモリであることが望ましい。DMAにより
システムメモリ内にバッファ１をアサインすることは回
路的には可能だが、システムパフォーマンスを大きく犠
牲にしてしまう。このバッファは通常後述のバッファ３
と同一メモリを分割して使う。バッファ１のサイズがこ
のイメージプロセッサが１回に取り扱える最大の面積を
規定する。文字イメージを64x64のドットイメージで表
すときは最低512バイト必要である。

2.プロセス１ バッファ１の内容を読み取ってバッファ２（16ビットRA
M）により構成されるラインバッファに送る。一方バッ
ファ２は連続的にRead Modify Write（以下RMW）のメモ
リサイクルを各アドレスについて実行することにより、
バッファ１のデータが90度回転したものをバッファ２の
中に実現するようなメモリ操作を繰り返している。以下
詳細について説明する。

第２図は、２倍速モードを実現するためのハードウェア
構成である。SR4は、シフト・レジスタであり、バッフ
ァ１から16ビットを１度にパラレル・ロードした後、右
へ２ビットずつ７度シフトする動作を繰り返す。

右端にMSBが入り、左端にLSBが入る。SR4とバッファ２
の間には、16ビット・ラッチ６がある。ラッチ６の出力
ビット０、１、・・・、15は、それぞれバッファ２のビ
ット０、１、・・・、15に入力される。SR4のMSBとその
隣のビット（Ｐ、Ｑ）は、ラッチ６のビット０とビット
８にそれぞれ入力される。バッファ２のビット０〜６
は、ラッチ６のビット１〜７にそれぞれ入力される。バ
ッファ２のビット８〜14は、ラッチ６のビット９〜15に
それぞれ入力される。

第３図に基づいて、１ワード分のイメージ・ビット０〜
15がバッファ２に充填される様子を説明する。まず、SR
4の位置Ｐ、Ｑには、ビット15、14が収容されている。
この状態で、アドレス０について、RMWが実行される。
すなわち、アドレス０のビット０〜６、ビット８〜14
が、ラッチ６のビット１〜７、９〜15にそれぞれ入力さ
れる。アドレス０のビット７、15は捨てられる。ラッチ
６のビット０、ビット８には、ＰビットとＱビット、つ
まりビット15、ビット14がそれぞれ入力される（第３図
Ａ）。次に、ラッチ６の内容がアドレス０に書き込まれ
る。これと並行して、SR4の内容が右へ２ビット分シフ
トされる。つまり、Ｐ、Ｑビットの内容はビット13、12
になる（第３図Ｂ）。この状態で、アドレス１について
RMWが実行される（第３図Ｃ、Ｄ）。このような動作を
繰り返すことによって、第15図に示すようなイメージ・
データは、第４図に示すようにストアされる。すなわ
ち、奇数番目のビットはRAM2のビット15〜８（小バッフ
ァ０）に詰められる一方、偶数番目ビットはRAM2のビッ
ト７〜０（小バッファ１）に詰められる。RAM2の24アド
レスを使うことによって、48ビットのイメージ幅に対処
することができる。

第５図は、４倍速モードを実現するためのハードウェア
構成である。第２図の装置とは以下の点が異なる。

・SR4の上位４ビットＰ、Ｑ、Ｒ、Ｓが、ラッチ６のビ
ット０、４、８、12にそれぞれ入力される。

・バッファ２の内容をラッチ６に読み出す際に、ビット
３、７、11、15は捨てられる。

・SR4は、バッファ２についてRMWが実行される度に、４
ビット右へシフトする動作、またはバッファ１から16ビ
ットをパラレルにロードする動作の何れかを行う。

第６図は、第５図の装置について第３図と同様の動作を
繰り返して16ビット分のイメージ・データをバッファ２
に蓄えた結果を示す。イメージ幅が48ビットの場合に
は、12アドレスを用いることによって４ライン分のライ
ン・バッファが形成される。つまり、ビット4n、4n＋
１、4n＋２、4n＋３は、それぞれRAM2のビット15〜12
（小バッファ０）、11〜８（小バッファ１）、７〜４
（小バッファ２）、３〜０（小バッファ３）に詰められ
る。

第７図は、８倍速モードを実現するためのハードウェア
構成である。第２図及び第５図の装置とは以下の点が異
なる。

・SR4の上位８ビッＰ、Ｑ、Ｒ、Ｓ、Ｔ、Ｕ、Ｖ、Ｗ
が、ラッチ６のビット０、２、４、６、８、10、12、14
にそれぞれ入力される。

・バッファ２の内容をラッチ６に読み出す際に、ビット
１、３、５、７、９、11、13、15は捨てられる。

・SR4は、バッファ２についてRMWが実行される度に、８
ビット右へシフトする動作、またはバッファ１から16ビ
ットをパラレルにロードする動作の何れかを行う。

第８図は、第７図の装置について第３図と同様の動作を
繰り返して16ビット分のイメージ・データをバッファ２
に蓄えた結果を示す。

イメージ幅が48ビットの場合には、６アドレスを用いる
ことによって２ライン分のライン・バッファが形成され
る。つまり、ビット8n、8n＋１、8n＋２、8n＋３、8n＋
４、8n＋５、8n＋６、8n＋７は、それぞれRAM2のビット
15−14（小バッファ０）、13−12（小バッファ１）、11
−10（小バッファ２）、９−８（小バッファ３）、７−
６（小バッファ４）、５−４（小バッファ５）、３−２
（小バッファ６）、１−０（小バッファ７）に詰められ
る。もちろん、バッファ２として32ビットRAMを用いれ
ば、８倍速モード時に４ライン分のライン・バッファが
形成される。

なお、説明の便宜上、２倍速、４倍速、及び８倍速モー
ド用の装置を異なる図面で説明した。しかしながら、１
つの装置でこれらの機能を兼用させてもよい。第９図
は、４倍速モードと８倍速モード兼用の装置の１例のご
く１部分を示す。第９図のハードウェア構成により、４
倍速モードではバッファ２のビット１がANDゲート91、O
Rゲート92を経てラッチ６のビット２に供給される一
方、８倍速モードではSR4のビットＱがANDゲート93、OR
ゲート92を経てラッチ６のビット２に供給される。同様
にして、１つの装置でもって１回のRMWにつき１ビット
をRAMに書き込む動作（いわば普通速モード）と８倍速
モードを切換えられるようにしても差し支えない。参考
までに、普通速モード時に実現されるハードウェアの構
成を第10図に示す。

SR4は、バッファ１とバッファ２の間にあって、バッフ
ァ２に１回に送るビット数を調節する。したがって、バ
ッファ１が８ビットのRAMであって１回に読み出される
ビット数が８であり、かつバッファ２が８倍速モード専
用である場合には、SR4は不要である。バッファ１が16
ビットのRAMである場合に、バッファ２を２倍速、４倍
速、及び８倍速モードで動作させるとき、SR4は次の動
作を繰り返す。

２倍速モード：ロード１回、２ビットのシフト７回。

４倍速モード：ロード１回、４ビットのシフト３回。

８倍速モード：ロード１回、８ビットのシフト１回。

SR4は、モード毎に別個のものを使ってもよいし、同一
のものを、その動作を切り替えて使うようにしてもよ
い。モードに応じて異なる動作をするレジスタをバレル
・シフタと呼ぶことにする。その具体的な実現について
は後掲の資料を参照されたい。モードに応じたバレル・
シフタの出力の変更に応答してライン・バッファへのビ
ットの書き込みを変更する回路をビットソータ回路とい
う。これは、いわば第９図の回路を一般化させたもので
ある。その詳細については後掲の資料を参照されたい。

第２図、第５図、及び第７図の装置ではRMW用にラッチ
６を１つだけ用いたけれども、ラッチ６の機能を２つの
レジスタに分けてもよい。第11図はそのような変形例を
８倍速モードについて示す。この例では、RAM2のあるア
ドレスから読み出された内容がそのまま読込レジスタ10
1に読み込まれる。読込レジスタ101から書込レジスタ10
2への転送の際に、レジスタ101の内容の半分が捨てら
れ、残りのビットもその位置がシフトされる。レジスタ
102の残りの位置には、SR4のビットＰ〜Ｗがインサート
される。このようにして形成された書込レジスタ102の
内容は、そのままRAM2の元のアドレスに書き込まれる。

3.バッファ２ RAMを使ったラインバッファである。ラインバッファに
メモリを使う利点として、容易に任意の横幅を持ったラ
インバッファが得られることがあげられる。欠点として
はメモリのアクセス時間はゲートのディレイ時間よりは
るかに遅いので単純に使うとシステムのボトルネックに
なる惧れがある事だが、このイメージ処理システムでは
倍速モードの設定によりそのボトルネックを解消してい
る。RMWを最新のSRAMについて行うと１回のオペレーシ
ョンに約200nsecかかる。

4.プロセス２ このプロセスでは2x2、3x3、4x4等のマスク処理を行
う。例えば3x3の平滑化マスクは、黒イメージの角を削
る働きをする。つまり、3x3のマスクを3x3のイメージに
あてはめ、そこに2x2の黒があれば、中央の黒を削る。

普通モードならば、90度回転したイメージがバッファ２
に再現されるので、3x3のイメージを切り出す処理は比
較的容易である。しかしながら、倍速モードでは、元の
イメージが１本のラインであっても、バッファ２では、
複数のビット位置に分かれて書き込まれる。そこで、特
殊な工夫が必要になる。ここでは、８倍速モード及び４
倍速モードでの3x3マスク処理について説明する。

第12図は、処理対象のイメージ・データ・ビットを示
す。Z0〜Z7の８ビットをライン・バッファに収容すると
きに行われるデータ処理を、第13図に基づいて説明す
る。

第13図において、７、８、９は10ビットのシフト・レジ
スタであり、先頭の８ビットをパラレル・ロードするこ
とができる。レジスタ７の場合は、SR4から送られる８
ビットがパラレルにロードされる。レジスタ８の場合
は、RAM2のビット０、２、４、６、８、10、12、14がパ
ラレルにロードされる。レジスタ９の場合は、RAM2のビ
ット１、３、５、７、９、11、13、15がパラレルにロー
ドされる。シフトレジスタ７、８、９は、RAM2について
１回RMWの操作（２回のアクセス）が行われる間に、１
回のデータロードと７回のビットシフトを行う。シフト
レジスタ７、８、９のそれぞれの終端３ビットは、マス
処理回路の３ビット・シフト・レジスタ10、11、12を兼
ねている。マスク処理回路13は、３ビット・レジスタ1
0、11、12の内容を参照して、マスク処理を行い、結果
ビット14を出力する。結果ビットは８ビット・シフト・
レジスタ15に送られる。レジスタ15に８ビットが蓄えら
れると、その８ビットはバッファ３にパラレルにロード
される。結局、RAM2について１回のRMW（２回のアクセ
ス）が実行される間に、８ビットの結果データが生成さ
れ、バッファ３にロードされる。

より具体的に説明しよう。ライン・バッファ（RAM2）に
収容するべく、ビットZ0〜Z7がSR4からプロセス１に渡
されると同時に、ビットZ0〜Z7はレジスタ７の先頭８ビ
ットにロードされる。このとき、RAM2のアドレス・ポイ
ンタが指すアドレスＡ′には、Z0〜Z7の１ライン前と２
ライン前のデータ、つまりX0〜X7、Y0〜Y7がストアされ
ている。このアドレスＡ′の内容が読み出されるとき
に、レジスタ８の先頭８ビットにはY0〜Y7がロードさ
れ、一方、レジスタ９の先頭８ビットにはX0〜X7がロー
ドされる。こうして、第12図のイメージが、３本のレジ
スタ７、８、９の中で再現された。後は、レジスタ10、
11、12の内容に基づいて3x3のマスク処理が順次行われ
る。こうして、画像情報（SR4）の１回のアクセス、ラ
インバッファ（RAM2）の１回のアクセス、結果バッファ
３の１回のアクセスが同時に進行できるようになり、ラ
イン・バッファとしてRAMを使用したイメージ処理シス
テムの処理スピードが大幅に向上する。

第14図は、第13図の回路を４倍速モード用に変形したも
のである。シフト・レジスタ77、88、99は、先頭の４ビ
ットがパラレル・ロード可能である点を除き、第13図の
レジスタ７、８、９と同様である。レジスタ77の先頭４
ビットには、SR4からの４ビットが入力される。レジス
タ88の先頭４ビットには、RAM2のビット０、４、８、12
が入力される。レジスタ99の先頭４ビットには、RAM2の
ビット１、５、９、13が入力される。

４倍速モードの場合には、第12図のビットZ7〜Z4が１回
のRMWでRAM2に書き込まれ、次のRMWによってビットZ3〜
Z0がRAM2に書き込まれる。ビットZ7〜Z4が書き込まれる
アドレスをＡ″とすると、そこには第14図に示されるよ
うにビットX7〜X4、Y7〜Y4がロードされている。また、
アドレス（Ａ″＋１）には、ビットX3〜X0、Y3〜Y0がロ
ードされている。したがって、２回のRMWの間にアドレ
スＡ″、（Ａ″＋１）の内容が読み出される結果、レジ
スタ77、88、99にはビット列Z0〜Z1′、Y0〜Y1′、X0〜
X1′が形成される。以後の処理は、第13図の例と同じで
ある。

なお、同一のレジスタでもってレジスタ７と77を兼用さ
せてもよい。その場合は、第９図のような８倍速モード
と４倍速モード切替用のゲート回路を設ける必要がある
が、当業者にとってはそのような回路の設計は容易であ
ろう。同様に、１つのマスク処理装置でもって普通速モ
ードと８倍速モードの両方に適応させてもよい。普通速
モードと８倍速モードの切換が可能なイメージ処理シス
テムは、イメージ回転処理とマスク処理の両方を高速に
実行できるので有益である。モードの切替に応じて、ラ
イン・バッファからのデータの読み取り方及びバレル・
シフタからのデータの読み取り方を変更する汎用回路を
ビット・アライナ回路と呼ぶ。その詳細については後掲
の資料を参照されたい。

5.バッファ３ 結果バッファである。バッファ１と同一メモリを分割し
て使用し、ポインタを切り替えることによって、バッフ
ァ１とバッファ３はダイナミックに切り替え使われる。
つまり、ある処理をした結果について別の処理をしたい
ときは、バッファ３の内容をバッファ１に転送してから
イメージプロセッサを再度起動するのではなくて、バッ
ファ１とバッファ３のポインタだけを切り替えるだけで
新しい作業にはいれる。

6.プロセス３ バッファ３の内容を読み出すときにすこし加工したデー
タをマイクロプロセッサに返す働きがある。回路上はバ
ッファ１とバッファ３は同一メモリを分割して使用して
いるので、バッファ１についても同じ加工が可能であ
る。データの加工は次の４種類がある。

（１） 加工しない。

（２） “1"ビットの数を数えてバイナリに直す。これ
は黒ビットの数もしくはパターンの数を数えるときに使
う。結果として得られるデータは16ビットについて０−
15の５ビットのバイナリである。

（３） LSBとMSBの順序を入れ換える。ビット０−15を
ビット15−０に入れ換える。イメージの反転に使う。

（４） マスクをかけてから“1"ビットの数を数える。
16ビットのマスクをかけて、マスクが“1"になっている
ところについてだけ“1"ビットの数を数える。あるエリ
アについてのみ“1"ビットを数えたいときに使用する。

資料：バレル・シフタ（第19図） ラインバッファで処理するビット数が変えられるように
なると様々な操作が同一ハードウェアでできるようにな
り操作性が向上する。ラインバッファで処理するビット
数が１ビットになればイメージの回転ができる。バレル
シフタは画像情報のはいった記憶装置とラインバッファ
の間にあってラインバッファの動作モードの応じたビッ
ト数をラインバッファに送る。バレルシフタの出力は倍
速モードの切り替えにより次の表１のようにかわる。

Bxxはラッチの出力をあらわし、bxxはラッチの入力をあ
ららす。バレルシフタにまずイメージデータをパラレル
ロードして、次にシフト動作をする。バレルシフタのと
各ラッチの入力はこの表に従って切り替えられる。表の
下半分はロード動作のときに各ラッチにはいるイメージ
データを示す。表の上半分はバレルシフトの動作を示し
ている。B15についてみればb15、つまりB15のラッチの
入力は普通速モードではB14の出力につながっている。
これが２倍速モードではB13、４倍速モードではB11、８
倍速モードではB07と切り替わって１、２、４、８ビッ
トのバレルシフタを構成する。バレルシフタは３個のGA
L（ジュネリック・アレイ・ロジック。プログラマブル
・ロジック・デバイスの一種である。）モジュールで構
成され、倍速モードに応じたビット数をビットソータ回
路に送る。GALの内部論理についてはTENTA0、TENTA1、T
ENTA2の内容を参照。

デバイスtenta0（第20図） −Reduced Equations: B7 :＝（D7 ＆ enp ＆ !shift ＃B3 ＆ enp ＆ !s0 ＆ s1 ＆ shift ＃B5 ＆ enp ＆ s0 ＆ !s1 ＆ shift ＃B6 ＆ enp ＆ !s0 ＆ !s1 ＆ shift ＃B7 ＆ !enp）； B6 :＝（D6 ＆ enp ＆ !shift ＃B2 ＆ enp ＆ !s0 ＆ s1 ＆ shift ＃B4 ＆ enp ＆ s0 ＆ !s1 ＆ shift ＃B5 ＆ enp ＆ !s0 ＆ !s1 ＆ shift ＃B6 ＆ !enp）； B5 :＝（D5 ＆ enp ＆ !shift ＃B1 ＆ enp ＆ !s0 ＆ s1 ＆ shift ＃B3 ＆ enp ＆ s0 ＆ !s1 ＆ shift ＃B4 ＆ enp ＆ !s0 ＆ !s1 ＆ shift ＃B5 ＆ !enp）； B4 :＝（D4 ＆ enp ＆ !shift ＃B0 ＆ enp ＆ !s0 ＆ s1 ＆ shift ＃B2 ＆ enp ＆ s0 ＆ !s1 ＆ shift ＃B3 ＆ enp ＆ !s0 ＆ !s1 ＆ shift ＃B4 ＆ !enp）； B3 :＝（D3 ＆ enp ＆ !shift ＃B1 ＆ enp ＆ s0 ＆ !s1 ＆ shift ＃B2 ＆ enp ＆ !s0 ＆ !s1 ＆ shift ＃B3 ＆ !enp）； B2 :＝（D2 ＆ enp ＆ !shift ＃B0 ＆ enp ＆ s0 ＆ !s1 ＆ shift ＃B1 ＆ enp ＆ !s0 ＆ !s1 ＆ shift ＃B2 ＆ !enp）； B1 :＝（D1 ＆ enp ＆ !shift ＃ B0 ＆ enp ＆ !s0 ＆
!s1 ＆ shift ＃ B1 ＆ !enp）； B0 :＝（D1 ＆ enp ＆ !shift ＃ B0 ＆ !enp）； テバイスtenta1（第21図） −Reduced Equations: B11 :＝（D11 ＆ enp ＆ !shift ＃B3 ＆ enp ＆ s0 ＆ s1 ＆ shift ＃B7 ＆ enp ＆ !s0 ＆ s1 ＆ shift ＃B9 ＆ enp ＆ s0 ＆ !s1 ＆ shift ＃B10 ＆ enp ＆ !s0 ＆ !s1 ＆ shift ＃B11 ＆ !enp）； B10 :＝（D10 ＆ enp ＆ !shift ＃B2 ＆ enp ＆ s0 ＆ s1 ＆ shift ＃B6 ＆ enp ＆ !s0 ＆ s1 ＆ shift ＃B8 ＆ enp ＆ s0 ＆ !s1 ＆ shift ＃B9 ＆ enp ＆ !s0 ＆ !s1 ＆ shift ＃B10 ＆ !enp）； B9 :＝（D9 ＆ enp ＆ !shift ＃B1 ＆ enp ＆ s0 ＆ s1 ＆ shift ＃B5 ＆ enp ＆ !s0 ＆ s1 ＆ shift ＃B7 ＆ enp ＆ s0 ＆ !s1 ＆ shift ＃B8 ＆ enp ＆ !s0 ＆ !s1 ＆ shift ＃B9 ＆ !enp）； B8 :＝（D8 ＆ enp ＆ !shift ＃B0 ＆ enp ＆ s0 ＆ s1 ＆ shift ＃B4 ＆ enp ＆ !s0 ＆ s1 ＆ shift ＃B6 ＆ enp ＆ s0 ＆ !s1 ＆ shift ＃B7 ＆ enp ＆ !s0 ＆ !s1 ＆ shift ＃B8 ＆ !enp）； テバイスtenta2（第22図） −Reduced Equations: B15 :＝（D15 ＆ enp ＆ !shift ＃B7 ＆ enp ＆ s0 ＆ s1 ＆ shift ＃B11 ＆ enp ＆ !s0 ＆ s1 ＆ shift ＃B13 ＆ enp ＆ s0 ＆ !s1 ＆ shift ＃B14 ＆ enp ＆ !s0 ＆ !s1 ＆ shift ＃B15 ＆ !enp）； B14 :＝（D14 ＆ enp ＆ !shift ＃B6 ＆ enp ＆ s0 ＆ s1 ＆ shift ＃B10 ＆ enp ＆ !s0 ＆ s1 ＆ shift ＃B12 ＆ enp ＆ s0 ＆ !s1 ＆ shift ＃B13 ＆ enp ＆ !s0 ＆ !s1 ＆ shift ＃B14 ＆ !enp）； B13 :＝（D13 ＆ enp ＆ !shift ＃B5 ＆ enp ＆ s0 ＆ s1 ＆ shift ＃B9 ＆ enp ＆ !s0 ＆ s1 ＆ shift ＃B11 ＆ enp ＆ s0 ＆ !s1 ＆ shift ＃B12 ＆ enp ＆ !s0 ＆ !s1 ＆ shift ＃B13 ＆ !enp）； B12 :＝（D12 ＆ enp ＆ !shift ＃B4 ＆ enp ＆ s0 ＆ s1 ＆ shift ＃B8 ＆ enp ＆ !s0 ＆ s1 ＆ shift ＃B10 ＆ enp ＆ s0 ＆ !s1 ＆ shift ＃B11 ＆ enp ＆ !s0 ＆ !s1 ＆ shift ＃B12 ＆ !enp）； 資料：ビットソータ回路（第23図） バレルシフタから送られてきたデータはラインバッファ
のデータとまぜられて再びラインバッファに書き込まれ
る。倍速モードに応じて、ラインバッファから読み取ら
れたデータに新しいデータを混ぜる組み合せが変わる。
ラインバッファとバレルシフタの出力のソートの仕方は
次の表２のようにかわる。

B8−15はバレルシフタの出力を表している。L0−15はラ
インバッファの出力を表している。ソータの入力はsxx
で表し、出力をSxxで表す。ソータの出力がラインバッ
ファに書き込まれる。S15についてみると入力はつねにL
14につながっているので A:Always でしめしてある。
S14についてみると８倍速モードではB15につながるが、
そのほかの１、２、４倍速モードではL13につながる。
よって、B15に“8"が示されている。O:Other はS14が
その他のときにL13につながっていることを示してい
る。この回路は２個のGAL20V8と１個の74LS374（８ビッ
トのラッチ）を使って実現される。GALの論理内容につ
いてはSQUID0、SQUID1参照。

デバイスsquid0（第24図） −Reduced Equations: S6 :＝（B11 ＆ enp ＆ s0 ＆ s1 ＃L5 ＆ enp ＆ !s0 ＃L5 ＆ enp ＆ !s1 ＃S6 ＆ !enp）； S4 :＝（B10 ＆ enp ＆ s0 ＆ s1 ＃B13 ＆ enp ＆ !s0 ＆ s1 ＃L3 ＆ enp ＆ !s1 ＃S4 ＆ !enp）； S2 :＝（B9 ＆ enp ＆ s0 ＆ s1 ＃ L1 ＆ enp ＆ !s0 ＃ L1 ＆ enp ＆ !s1 ＃ S2 ＆ !enp）； S0 :＝（B8 ＆ enp ＆ s0 ＆ s1 ＃B12 ＆ enp ＆ !s0 ＆ s1 ＃B14 ＆ enp ＆ !s0 ＆ !s1 ＃B15 ＆ enp ＆ !s0 ＆ !s1 ＃S0 ＆ !enp）； デバイスsquid1（第25図） −Reduced Equations: S14 :＝（B15 ＆ enp ＆ s0 ＆ s1 ＃L13 ＆ enp ＆ !s0 ＃L13 ＆ enp ＆ !s1 ＃S14 ＆ !enp）； S12 :＝（B14 ＆ enp ＆ s0 ＆ s1 ＃B15 ＆ enp ＆ !s0 ＆ s1 ＃L11 ＆ enp ＆ !s1 ＃S12 ＆ !enp）； S10 :＝（B13 ＆ enp ＆ s0 ＆ s1 ＃L9 ＆ enp ＆ !s0 ＃L9 ＆ enp ＆ !s1 ＃S10 ＆ !enp）； S8 :＝（B12 ＆ enp ＆ s0 ＆ s1 ＃B14 ＆ enp ＆ !s0 ＆ S1 ＃B15 ＆ enp ＆ !s0 ＆ !s1 ＃L7 ＆ enp ＆ !s0 ＆ !s1 ＃S8 ＆ !enp）； 資料：ビットアライナ（第26図） ラインバッファの１、２、４、８倍速モードを切り替え
られるようにすると、ラインバッファの中に折り込まれ
たデータを拾い集めて整列させる回路が必要になる。ビ
ットアライナはバレルシフタの出力８ビットとイメージ
バッファの出力16ビットを使って３ビットのビットスト
リームを作る。

第１行のビットアライナの動作 Axxはビットアライナの出力を表しaxxが入力を表す。第
１行目はバレルシフタの出力をそのまま使う。倍速モー
ドに関係なく８ビットのパラレルインシリアルアウトの
シフトレジスタになる。A07がビットアライナの出力に
なる。ＡはA:Always を表している。

第２行とビットアライナの動作 第２行目以降は倍速モードの切り替に応じて動作が切り
替わる。８倍速モードでは、８ビットのパラレルインシ
リアルアウトのシフトレジスタになる。４倍速モードに
なればラインバッファから１度にとれるビット数は４ビ
ットになるのでこのビットアライナは等価的に４ビット
のシフトレジスタになる。２倍速モードになればライン
バッファから１度にとれるビット数は２ビットになるの
でこのビットアライナは等価的に２ビットのシフトレジ
スタになる。普通速モードになればラインバッファから
１度にとれるビット数は１ビットになるのでこのビット
アライナは実質的に１個のラッチになる。ビットアライ
ナの出力はA17である。

第３行とビットアライナの動作 第３行目の動作も２行目とほぼ同じだがラインバッファ
から取り込むデータが違っている。取り込むデータは倍
速モードの切り替えに応じて切り替わる。８倍速モード
のときはラインバッファから１度に８ビットのデータが
とれるので８ビットのパラレルインシリアルアウトのシ
フトレジスタになる。４倍速モードになればラインバッ
ファから１度にとれるビット数は４ビットになるのでこ
のビットアライナは等価的に４ビットのシフトレジスタ
になる。２倍速モードになればラインバッファから１度
にとれるビット数は２ビットになるのでこのビットアラ
イナは等価的に２ビットのシフトレジスタになる。普通
速モードになればラインバッファから１度にとれるビッ
ト数は１ビットになるのでこのビットアライナは実質的
に１個のラッチになる。ビットアライナの出力はA27で
ある。

このビットアライナ回路は２個のGALモジュールと１個
のTTL74LS166（パラレル・イン・シリアル・アウトの８
ビット・シフト・レジスタ）からできている。

GALの内部論理についてはOCTAL1、OCTAL2を参照。

デバイスoctal1（第27図） −Reduced Equations: A17 :＝（A16 ＆ enp ＆ shift ＃L14 ＆ enp ＆ s0 ＆ s1 ＆ !shift ＃L12 ＆ enp ＆ !s0 ＆ s1 ＆ !shift ＃L08 ＆ enp ＆ s0 ＆ !s1 ＆ !shift ＃L00 ＆ enp ＆ !s0 ＆ !s1 ＆ !shift ＃A17 ＆ !enp）； A16 :＝（A15 ＆ enp ＆ shift ＃L12 ＆ enp ＆ s0 ＆ s1 ＆ !shift ＃L08 ＆ enp ＆ !s0 ＆ s1 ＆ !shift ＃L00 ＆ enp ＆ !s1 ＆ !shift ＃A16 ＆ !enp）； A15 :＝（A14 ＆ enp ＆ shift ＃L10 ＆ enp ＆ s0 ＆ !shift ＃L04 ＆ enp ＆ !s0 ＆ !shift ＃A15 ＆ !enp）； A14 :＝（A14 ＆ shift ＃L08 ＆ enp ＆ s0 ＆ s1 ＆ !shift ＃L00 ＆ enp ＆ !s0 ＆ s1 ＆ !shift ＃A14 ＆ !enp）； A13 :＝（A12 ＆ enp ＆ shift ＃ L06 ＆ enp ＆ !shift ＃ A13 ＆ !enp）； A12 :＝（A11 ＆ enp ＆ shift ＃ L04 ＆ enp ＆ !shift ＃ A12 ＆ !enp）； A11 :＝（A10 ＆ enp ＆ shift ＃ L02 ＆ enp ＆ !shift ＃ A11 ＆ !enp）； A10 :＝（L00 ＆ enp ＆ !shift ＃ A10 ＆ !enp）； デバイスoctal2（第28図） −Reduced Equations: A27 :＝（A26 ＆ enp ＆ shift L15 ＆ enp ＆ s0 ＆ s1 ＆ !shift L13 ＆ enp ＆ !s0 ＆ s1 ＆ !shift L09 ＆ enp ＆ s0 ＆ !s1 ＆ !shift L01 ＆ enp ＆ !s0 ＆ !s1 ＆ !shift A27 ＆ !enp）； A26 :＝（A25 ＆ enp ＆ shift L13 ＆ enp ＆ s0 ＆ s1 ＆ !shift L09 ＆ enp ＆ !s0 ＆ s1 ＆ !shift L01 ＆ enp ＆ !s1 ＆ !shift A26 ＆ !enp）； A25 :＝（A24 ＆ enp ＆ shift L11 ＆ enp ＆ s0 ＆ !shift L05 ＆ enp ＆ !s0 ＆ !shift A25 ＆ !enp）； A24 :＝（A24 ＆ shift L09 ＆ enp ＆ s0 ＆ s1 ＆ !shift L01 ＆ enp ＆ !s0 ＆ s1 !shift A24 ＆ !enp）； A23 :＝（A22 ＆ enp ＆ shift ＃ L07 ＆ enp ＆ !shift ＃ A23 ＆ !enp）； A22 :＝（A21 ＆ enp ＆ shift ＃ L05 ＆ enp ＆ !shift ＃ A22 ＆ !enp）； A21 :＝（A20 ＆ enp ＆ shift ＃ L03 ＆ enp ＆ !shift ＃ A21 ＆ !enp）； A20 :＝（L01 ＆ enp ＆ !shift ＃ A20 ＆ !enp）； E.効果 本発明によれば、任意のイメージ幅に対応でき、ハード
ウェアが軽く、かつ高速処理が可能なラインバッファ機
能が実現される。

【図面の簡単な説明】

第１図は、本発明を用いたイメージ処理システムの全体
を示すブロック図である。 第２図は、２倍速モードを実現する１例の回路図であ
る。 第３図は、２倍速モードの動作の説明図である。 第４図は、２倍速モードでのライン・バッファへのデー
タの詰まり方を示す説明図である。 第５図は、４倍速モードを実現する１例の回路図であ
る。 第６図は、４倍速モードでのライン・バッファへのデー
タの詰まり方を示す説明図である。 第７図は、８倍速モードを実現する１例の回路図であ
る。 第８図は、８倍速モードでのライン・バッファへのデー
タの詰まり方を示す説明図である。 第９図は、４倍速モードと８倍速モードを切り換えるた
めの回路図である。 第10図は、普通速モードを実現する１例の回路図であ
る。 第11図は、８倍速モードを実現する他の例を示す回路図
である。 第12図は、イメージ・データの位置関係を示す説明図で
ある。 第13図は、８倍速モード用の3x3マスク処理を実現する
１例の回路図である。 第14図は、４倍速モード用の3x3マスク処理を実現する
１例の回路図である。 第15図は、スクリーン全部のイメージ・データの説明図
である。 第16図は、普通速モードの動作説明図である。 第17図及び第18図は、普通速モードでのライン・バッフ
ァへのデータの詰まり方を示す説明図である。 第19図は、バレル・シフタの説明図である。 第20図ないし第22図は、それぞれバレル・シフタを構成
するモジュールの説明図である。 第23図は、ビット・ソータ回路の説明図である。 第24図及び25図は、それぞれビット・ソータ回路を構成
するモジュールの説明図である。 第26図は、ビットアライナの説明図である。 第27図及び28図は、それぞれビットアライナを構成する
モジュールの説明図である。

Claims (3)

【特許請求の範囲】
1. 【請求項１】行方向にＸビットが並ぶイメージ・データ
   の処理システムであって、 （ａ） RAMのビット幅を論理的にｎ（ｎは２以上の整
   数であって、かつＸの約数）分割して設けられたｎ個の
   小バッファと、 （ｂ） イメージ・データの行方向に関して連続するｎ
   ビットを取り出す手段と、 （ｃ） RAMのX/n個のアドレスを順次指定する手段と、 （ｄ） 小バッファごとに、該当小バッファに含まれか
   つ指定されたアドレスに関連するデータ・ビットについ
   て、１ビットを捨て、残りのデータ・ビットの位置をRA
   Mのビット幅方向に１ビットずつシフトさせる手段と、 （ｅ） 上記手段（ｂ）により取り出されたｎビットを
   ｎ個の小バッファの空いたビット位置に１ビットずつ分
   配する手段を具備するイメージ処理システム
2. 【請求項２】上記RAMの分割数として少なくとも２つの
   値が指定可能であり、 上記手段（ｂ）ないし（ｅ）は上記指定可能な分割数ご
   とに用意されている。 ことを特徴とする特許請求の範囲第１項記載のイメージ
   処理システム。
3. 【請求項３】（ｆ） イメージ・データを１ビットずつ
   取り出す手段と、 （ｇ） RAMのＸ個のアドレスを順次指定する手段と、 （ｈ） 指定されたアドレスに関連するデータ・ビット
   のうちの１つを捨て残りのデータ・ビットの位置を１ビ
   ットずつシフトさせる手段と、 （ｉ） 上記手段（ｆ）により取り出された１ビットを
   上記指定されたアドレスの空いたビット位置に挿入する
   手段を具備する特許請求の範囲第１項または第２項に記
   載のイメージ処理システム。