JPH07312407A - 半導体パッケージ - Google Patents

Abstract

(57)【要約】 【目的】 半導体チップと半導体チップを接続する信号
回路の電気抵抗を一定とし、半導体チップを搭載して、
高速演算が行える半導体パッケージを提供することにあ
る。 【構成】 プリント配線板の表面に半導体チップを搭載
する複数の搭載部、これら搭載部の周囲に、搭載した半
導体チップと接続される複数の接続パット、および、上
記接続パットの間を接続する信号回路を有し、この信号
回路で構成された接続パット間の回路長が、それぞれ同
一長を有する信号回路である半導体パッケージであるこ
とを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体チップを搭載す
る半導体パッケージに関するものである。

【０００２】

【従来の技術】近年、半導体チップは高集積化や高密度
化が図られ、様々な電気機器や電子機器に使用されてい
る。その中でも、特に、高速演算処理を行う半導体チッ
プは、複数個を一様に並べて同時に使用する場合、互い
の入出力信号のタイミングがずれると、演算に支障をき
たし、演算結果が異なることがあった。この原因として
は、半導体チップを搭載する半導体パッケージに起因す
るものが殆どで、図５に示す如く、半導体パッケージ
（８）に形成され、各々の半導体チップと接続される接
続パット（３）（３）を結ぶ信号回路（６）が、互いの
接続パッド（３）（３）の間を接続するが、回路長が異
なったり、回路幅が異なって形成されているために、信
号回路の回路抵抗が異なり、各々の信号回路の伝達速度
が異なるために、上述のように、高速で同時に動作を行
うそれぞれの半導体チップの入出力信号のタイミングが
ずれて、演算に支障をきたし、低速では演算処理が行え
ても、高速では演算処理ができないという問題があっ
た。

【０００３】

【発明が解決しようとする課題】本発明は上記の事情に
鑑みてなされたものであり、その目的とするところは、
複数の半導体チップを搭載し、同一タイミングでそれぞ
れの半導体チップに入出力信号を伝達し、高速で演算処
理が行える、半導体チップを搭載する半導体パッケージ
を提供することにある。

【０００４】

【課題を解決するための手段】本発明の請求項１に係る
半導体パッケージは、プリント配線板（１）の表面に半
導体チップを搭載する複数の搭載部（２）、これら搭載
部（２）の周囲に、搭載した半導体チップと接続される
複数の接続パット（３）、および、上記接続パット
（３）（３）の間を接続する信号回路（４）を有し、こ
の信号回路（４）で構成された接続パット（３）（３）
間の回路長が、それぞれ同一長を有する信号回路である
ことを特徴とする。

【０００５】また、本発明の請求項２に係る半導体パッ
ケージは、上記信号回路（４）がバイアホール（５）を
介して上記プリント配線板（１）の内層に形成された信
号回路（７）で構成されていることを特徴とする。

【０００６】

【作用】本発明に係る半導体パッケージによると、プリ
ント配線板（１）の表面に形成された複数の接続パット
（３）（３）間を接続する信号回路（４）が、一方の接
続パット（３）から他方の接続パット（３）まで、それ
ぞれ同じ回路長を有し、搭載した半導体チップのそれぞ
れの端子間を接続する、入出力信号の信号回路（４）の
回路長が同一であるから、該信号回路（３）の電気抵抗
を同一にすることができる。

【０００７】また、上記信号回路（４）がバイアホール
（５）を介してプリント配線板（１）の内層に形成され
た信号回路（７）と接続されているので、複数の接続パ
ット（３）を３次元的に信号回路（３）で接続すること
ができる。

【０００８】以下、本発明を添付した図面に沿って詳細
に説明する。

【０００９】

【実施例】図１は本発明の一実施例に係る半導体パッケ
ージの一部内層回路を透視した上面図で、図２は、一実
施例に係る半導体パッケージに半導体チップを搭載した
斜視図である。

【００１０】本発明の半導体パッケージは、複数の半導
体チップを搭載する半導体パッケージで、例えば、ピン
グリッドアレイ、ボールグリッドアレイ、クワッドフラ
ットパッケージ、チップキャリア等がある。

【００１１】本発明の半導体パッケージを構成するプリ
ント配線板（１）の表面には、図２に示すごとく、表面
の中央部を座ぐって形成された、半導体チップ（９）を
搭載する搭載部（２）と、この搭載部（２）の周囲の辺
と一定の間隔を保ち、互いに等間隔に形成された複数の
接続パッド（３）と、プリント配線板（１）を貫通する
バイアホール（５）と、接続パッド（３）とバイアホー
ル（５）を接続する信号回路（４）が形成されている。

【００１２】この信号回路（４）は、接続パッド（３）
（３）間を接続する信号回路（４）で、バイアホール
（５）を介し、プリント配線板（１）の内層に形成され
た信号回路（７）、さらに、バイアホール（１３）を介
し、内層に形成された信号回路（１２）に接続されて、
接続パッド（３）（３）間を接続する。

【００１３】上記半導体パッケージを構成するプリント
配線板（１）としては、基材に樹脂ワニスを含浸し乾燥
して得られるプリプレグを重ね合わせ、加熱加圧成形し
て樹脂を硬化した絶縁樹脂基板、またはアルミナ等のセ
ラミック系の絶縁基板が用いられる。この絶縁樹脂基板
の基材として、一例を示せばガラス繊維が用いられる。
このガラス繊維はアラミド繊維等と同様に、耐熱性、耐
湿性などに優れて特に好ましい。また、耐熱性に優れる
有機繊維の布やこれらの混合物を基材として用いること
もできる。上記基材に含浸する樹脂ワニスとしては、エ
ポキシ樹脂が用いられる。エポキシ樹脂はその電気的特
性、及び、経済性を考慮すると最適であるが、他の樹脂
としては、ポリイミド樹脂、フッ素樹脂、フェノール樹
脂、ポリエステル樹脂、ポリフェニレンオキサイド樹脂
等の単独、変性物、混合物等が用いられる。

【００１４】プリント配線板（１）の表面の半導体チッ
プ（９）を搭載する搭載部（２）は、本実施例において
は、絶縁基板の表面をざぐり加工して窪みを形成したも
のであるが、他には、プリント配線板を形成する際に、
周知の多層プリント配線板の製造方法を用い、各々の基
板を一体化するときに開口を有する基板を最上部に重ね
合わせ、加熱加圧して一体化し、窪みを形成する方法も
用いることができる。また、上記のように、プリント配
線板（１）の表面に窪みを形成せず、平坦なままで用い
ることもできる。

【００１５】上記接続パッド（３）、及び、信号回路
（４）は、例えば、プリント配線板（１）の表面に配設
された厚さ３５μｍの銅箔をエッチングして形成された
ものであり、既存のプリント配線板の回路形成方法で容
易に形成できる。信号回路（４）を形成する材料として
は、特に限定するものではなく、他の金属箔を用いるこ
とができる。また信号回路（４）を形成する他の方法と
しては、レジストをコーティングしたのち、金属メッキ
を行って形成する方法などを用いることができる。

【００１６】これらの接続パッド（３）は、上記搭載部
（２）に搭載した半導体チップ（９）と電気的に接続さ
れるもので、半田付けにより半導体チップ（９）のリー
ドフレームと溶着されたり、ワイヤボンディング（１
１）により電気的に接続されるもので、搭載部（２）の
周囲の辺より一定の距離を隔て、辺に対して平行に列設
している。これらの接続パッド（３）は半導体チップの
搭載部（２）（２）にそれぞれ形成され、信号回路
（４）を介し、接続パッド（３）より接続パッド（３）
に接続される。信号回路（４）は接続パッド（３）から
一定の間隔を保ち列設しているバイアホール（５）に電
気的に接続され、このバイアホール（５）を介して内層
に形成されている信号回路（７）で構成されている。

【００１７】上記接続パッド（３）と信号回路（４）を
介し接続されるバイアホール（５）は、接続パッド
（３）に対向して形成されたもので、接続パッド（３）
より一定の距離を隔て、接続パッド（３）と同様に等間
隔を保って形成され、プリント配線板（１）の厚み方向
に穿設されたインタースティシャルバイアホールであ
る。また、バイアホール（５）は、直径が０．３５ｍｍ
のめっきされた穴で、電気的導通性を有し、接続パッド
（３）、バイアホール（５）、および、信号回路（４）
を介し、一連の導通回路を形成している。このバイアホ
ール（５）の直径は、半導体パッケージの集積度によっ
て異なるもので、特に限定はしないが、０．３０ｍｍ〜
０．５０ｍｍの直径を有して形成される。

【００１８】本実施例では、信号回路（４）がプリント
配線板（１）の内層の２つの層に及んで形成した信号回
路（７）（１２）で構成された半導体パッケージであ
る。

【００１９】図３は、このプリント配線板（１）の２層
目の部分を表面に沿って破断した上面図で、図に示す如
く、上記バイアホール（５）はプリント配線板（１）を
穿設して形成されているので、プリント配線板（１）の
内層に形成された信号回路（７）の一端に接続され、該
信号回路（７）の他端は、他のバイアホール（１３）に
接続されて、バイアホール（５）とバイアホール（１
３）を接続している。

【００２０】図４は、このプリント配線板（１）の３層
目の部分を表面に沿って破断した上面図で、上記図３の
２層目の上面図と同様、信号回路（１２）が形成され、
その両端にバイアホール（１３）が接続され、バイアホ
ール（１３）とバイアホール（１３）を接続している。

【００２１】このように、バイアホール（５）（１３）
は、プリント配線板（１）の表面より裏面に対し貫通
し、上面の信号回路（４）と、プリント配線板（１）の
内層に形成された信号回路（７）（１２）とを接続する
働きを有している。

【００２２】図１において、本実施例の半導体パッケー
ジは、半導体チップ（９）を搭載する搭載部（２）を２
箇所有し、それぞれの搭載部（２）（２）の周囲には、
搭載部（２）（２）に搭載した半導体チップ（９）
（９）と接続する複数の接続パッド（３）（３）をそれ
ぞれ有している。並設している接続パッド（３）の互い
の間隔は、１．２７ｍｍで、さらに、これらの接続パッ
ドよりそれぞれ１．２７ｍｍ離れたところに、バイアホ
ール（５）が穿設されている。

【００２３】該バイアホール（５）は、図３に示す如
く、プリント配線板（１）の２層目に形成された信号回
路（７）を介して、他のバイアホール（１３）に接続さ
れている。それぞれのバイアホール（５）（１３）を接
続する信号回路（７）は、１００μｍの回路幅を有し、
図に記載した符号末尾が大きくなるにつれ、即ち、信号
回路（７１）より、信号回路（７６）に対し、１．２７
ｍｍ、２．５４ｍｍ、３．８１ｍｍ、５．０８ｍｍ、
６．３５ｍｍ、７．６２ｍｍの回路長を有する。

【００２４】さらに、上記バイアホール（１３）は、図
４に示す如く、プリント配線板（１）の３層目に形成さ
れた信号回路（１２）を介して、接続されている。

【００２５】それぞれのバイアホール（１３）を接続す
る信号回路（１２）は、上記２層目の信号回路（７）と
同様、１００μｍの回路幅を有し、図に記載した符号末
尾が小さくなるにつれ、即ち、信号回路（１２６）よ
り、信号回路（１２１）に対し、１０ｍｍ、１２．５４
ｍｍ、１５．０８ｍｍ、１７．６２ｍｍ、２０．１６ｍ
ｍ、２２．７０ｍｍの回路長を有する。

【００２６】したがって、一方の搭載部（２）より、他
方の搭載部（２）に接続される一連の信号回路（４）、
例えば、バイアホール（５２）より信号回路（７２）を
介しバイアホール（１３２）に接続され、さらに、この
バイアホール（１３２）が信号回路（１２２）によりバ
イアホール（１３２）に接続され、さらに、このバイア
ホール（１３２）が信号回路（７２）によりバイアホー
ル（５２）と接続される一連の信号回路（４）の長さ
は、２．５４ｍｍ＋２２．７０ｍｍ＋２．５４ｍｍとな
り、全長２７．７８ｍｍの回路長を有する。他の信号回
路（４）も同様に、２７．７８ｍｍの回路長を有し、２
つの半導体チップ（９）（９）の入出力信号を互いに接
続する信号回路（４）の回路長が全て同一長で、同一回
路幅を有する。

【００２７】上述のごとく、本発明に係る半導体パッケ
ージは、プリント配線板の表面の一方の半導体チップの
搭載部の周囲に形成された接続パッドより、他方の半導
体チップの搭載部の周囲に形成された接続パッドまで接
続される信号回路が、同一回路長に形成されている。

【００２８】また、接続パッドと接続パッドをバイアホ
ールを介し、プリント配線板の内層に形成された信号回
路と接続されているので、３次元的に信号回路を形成す
ることができる。

【００２９】

【発明の効果】以上、述べたように、本発明の半導体パ
ッケージによると、プリント配線板の表面に半導体チッ
プを搭載する複数の搭載部、これら搭載部の周囲に、搭
載した半導体チップと接続される複数の接続パット、お
よび、上記接続パットの間を接続する信号回路を有し、
この信号回路の接続パット間の回路長が、同一長を有す
るので、信号回路により互いに接続される半導体チップ
の各端子間までの距離が同一となり、その信号回路の電
気抵抗を一定とすることができ、高速で演算処理を行う
半導体チップを搭載しても、演算の入出力のタイミング
がずれることなく、高速で演算処理を行うことができ
る。また、バイアホールを介し、プリント配線板の内層
に形成された信号回路を用いることができるので信号回
路を３次元的に配線することができ、複数の半導体チッ
プを接続することができる。

【図面の簡単な説明】

【図１】本発明に係る半導体パッケージの一実施例の内
層回路を透視した上面図である。

【図２】本発明に係る半導体パッケージの一実施例の斜
視図である。

【図３】図１の半導体パッケージの断面図である。

【図４】図１の半導体パッケージの断面図である。

【図５】従来の半導体パッケージの内層回路を透視した
上面図である。

【符号の説明】

１ プリント配線板 ２ 搭載部 ３ 接続パッド ４ 信号回路 ５ バイアホール ７ 信号回路 ９ 半導体チップ １１ ボンディングワイヤ １２ 信号回路 １３ バイアホール

Claims (2)

【特許請求の範囲】
1. 【請求項１】 プリント配線板（１）の表面に半導体チ
   ップを搭載する複数の搭載部（２）、これら搭載部
   （２）の周囲に、搭載した半導体チップと接続される複
   数の接続パット（３）、および、上記接続パット（３）
   （３）の間を接続する信号回路（４）を有し、この信号
   回路（４）で構成された接続パット（３）（３）間の回
   路長が、それぞれ同一長を有する信号回路であることを
   特徴とする半導体パッケージ。
2. 【請求項２】 上記信号回路（４）がバイアホール
   （５）を介して上記プリント配線板（１）の内層に形成
   された信号回路（７）で構成されていることを特徴とす
   る半導体パッケージ。