JPH07307432A - リードフレーム - Google Patents
リードフレームInfo
- Publication number
- JPH07307432A JPH07307432A JP12183194A JP12183194A JPH07307432A JP H07307432 A JPH07307432 A JP H07307432A JP 12183194 A JP12183194 A JP 12183194A JP 12183194 A JP12183194 A JP 12183194A JP H07307432 A JPH07307432 A JP H07307432A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- insulating layer
- metal
- pins
- metal wires
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 良好な電気的特性を有するリードフレームを
提供する。 【構成】 リードフレーム１は、図１（ｂ）に示すよう
に、ＩＣ（図示せず）チップの端子に接続されるインナ
ーリード部と外部回路に接続するためのアウターリード
部とからなるリードピン２を複数設け、これらリードピ
ン２，２，……を所定の間隔ｄで並設して構成されてい
る。これらリードピン２，２，……の内の各一本、一本
のリードピン２は、図１（ａ）に示すように金属線３ａ
と金属線３ｂの間に絶縁層４を設け、図１（ｂ）に示す
ように二つの金属線３ａ，３ｂ及び絶縁層４を含む全表
面に導電層５を形成して構成されている。各リードピン
２では、前記金属線３ａ，３ｂの間隔を選択したり、絶
縁層４の材質を選択することにより、その特性インピー
ダンスを所定のものにできることから、ＩＣチップや外
部回路の特性インピーダンスと整合をとることができ
る。
提供する。 【構成】 リードフレーム１は、図１（ｂ）に示すよう
に、ＩＣ（図示せず）チップの端子に接続されるインナ
ーリード部と外部回路に接続するためのアウターリード
部とからなるリードピン２を複数設け、これらリードピ
ン２，２，……を所定の間隔ｄで並設して構成されてい
る。これらリードピン２，２，……の内の各一本、一本
のリードピン２は、図１（ａ）に示すように金属線３ａ
と金属線３ｂの間に絶縁層４を設け、図１（ｂ）に示す
ように二つの金属線３ａ，３ｂ及び絶縁層４を含む全表
面に導電層５を形成して構成されている。各リードピン
２では、前記金属線３ａ，３ｂの間隔を選択したり、絶
縁層４の材質を選択することにより、その特性インピー
ダンスを所定のものにできることから、ＩＣチップや外
部回路の特性インピーダンスと整合をとることができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、大規模集積回路、超大
規模集積回路等に代表される集積回路の実装の際に用い
られるリードフレームに関し、さらに詳しくは良好な電
気特性を持つリードフレームに関するものである。
規模集積回路等に代表される集積回路の実装の際に用い
られるリードフレームに関し、さらに詳しくは良好な電
気特性を持つリードフレームに関するものである。
【０００２】
【従来の技術】この種の大規模集積回路（ＬＳＩ）、超
大規模集積回路（ＶＬＳＩ）等に代表される半導体集積
回路（ＩＣ）は、周知のとおり、ＩＣチップに加工され
た後、各種の型式でパッケージ化されて構成されてい
る。このパッケージは、例えばリードフレームのインナ
ーリード部で囲まれるエリアのアイランド上にＩＣチッ
プを収容し、かつＩＣチップの信号端子や電源端子と前
記インナーリード部の先端とをワイアボンデングした後
に、それらの外周部をプラスチック等で所定の形に固め
ることにより形成したものである。なお、リードフレー
ムは、パッケージの内側部分をインナーリード部とし、
パッケージの外周から突出した部分をアウタリード部と
からなるリードピンを所定の間隔で多数並設して構成さ
れている。
大規模集積回路（ＶＬＳＩ）等に代表される半導体集積
回路（ＩＣ）は、周知のとおり、ＩＣチップに加工され
た後、各種の型式でパッケージ化されて構成されてい
る。このパッケージは、例えばリードフレームのインナ
ーリード部で囲まれるエリアのアイランド上にＩＣチッ
プを収容し、かつＩＣチップの信号端子や電源端子と前
記インナーリード部の先端とをワイアボンデングした後
に、それらの外周部をプラスチック等で所定の形に固め
ることにより形成したものである。なお、リードフレー
ムは、パッケージの内側部分をインナーリード部とし、
パッケージの外周から突出した部分をアウタリード部と
からなるリードピンを所定の間隔で多数並設して構成さ
れている。
【０００３】ところで、最近の半導体集積回路（ＩＣ）
では、当該回路の動作の高速化（高周波化）に伴い、ク
ロストークノイズやインピーダンスの不整合が原因のバ
ウンスノイズ等が発生し、当該回路が誤動作する可能性
が増加している。
では、当該回路の動作の高速化（高周波化）に伴い、ク
ロストークノイズやインピーダンスの不整合が原因のバ
ウンスノイズ等が発生し、当該回路が誤動作する可能性
が増加している。
【０００４】この誤動作の原因としては、第一に、ＩＣ
チップの高密度化により多数のリードピンが必要となっ
て、リードピン同士が近接せざるを得ないこと、第二
に、ＩＣチップ、金線、リードピン、外部回路と特性イ
ンピーダンスの不連続部が続くこと等が上げられる。
チップの高密度化により多数のリードピンが必要となっ
て、リードピン同士が近接せざるを得ないこと、第二
に、ＩＣチップ、金線、リードピン、外部回路と特性イ
ンピーダンスの不連続部が続くこと等が上げられる。
【０００５】
【発明が解決しようとする課題】このように最近の半導
体集積回路（ＩＣ）では、その回路規模が大規模化され
るとともに当該回路の動作の高速化が進んだことから、
クロストークノイズやバウンスノイズが発生しやくすな
り、当該回路が誤動作するという欠点があった。
体集積回路（ＩＣ）では、その回路規模が大規模化され
るとともに当該回路の動作の高速化が進んだことから、
クロストークノイズやバウンスノイズが発生しやくすな
り、当該回路が誤動作するという欠点があった。
【０００６】本発明は、上記従来の欠点に鑑み為された
もので、良好な電気的特性を有するリードフレームを提
供することを目的としている。
もので、良好な電気的特性を有するリードフレームを提
供することを目的としている。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係わるリードフレームは、半導体集積回路
チップに接続されるインナーリード部と外部回路に接続
するためのアウターリード部とからなるリードピンを複
数設け、これらリードピンを所定の間隔で並設してなる
リードフレームにおいて、前記リードピンの各一本は、
金属線と金属線の間に絶縁層を設け、二つの金属線及び
絶縁層を含む全表面に導電層を形成してなることを特徴
とするものである。
に、本発明に係わるリードフレームは、半導体集積回路
チップに接続されるインナーリード部と外部回路に接続
するためのアウターリード部とからなるリードピンを複
数設け、これらリードピンを所定の間隔で並設してなる
リードフレームにおいて、前記リードピンの各一本は、
金属線と金属線の間に絶縁層を設け、二つの金属線及び
絶縁層を含む全表面に導電層を形成してなることを特徴
とするものである。
【０００８】
【作用】本発明では、金属線・絶縁層・金属線というよ
うに金属線の間に絶縁層をサンドイッチし、これら全体
の表面に導電層を形成することにより、一本のリードピ
ンを構成したので、金属線の間隔、絶縁層の材質等を所
定のものに選択することによりリードピンの特性インピ
ーダンスを所望の値にすることができる。したがって、
ＩＣチップの信号端子の特性インピーダンスに合わせる
ことが可能になる。
うに金属線の間に絶縁層をサンドイッチし、これら全体
の表面に導電層を形成することにより、一本のリードピ
ンを構成したので、金属線の間隔、絶縁層の材質等を所
定のものに選択することによりリードピンの特性インピ
ーダンスを所望の値にすることができる。したがって、
ＩＣチップの信号端子の特性インピーダンスに合わせる
ことが可能になる。
【０００９】
【実施例】以下、添付図面を参照して本発明の実施例を
詳しく説明する。
詳しく説明する。
【００１０】図１は本発明に係わるリードフレームの実
施例を示す斜視図であり、同図（ａ）はリードピンの内
部構造を示し、同図（ｂ）はリードピンを示している。
施例を示す斜視図であり、同図（ａ）はリードピンの内
部構造を示し、同図（ｂ）はリードピンを示している。
【００１１】図１（ｂ）に示すように、リードフレーム
１は、図示しない半導体集積回路（ＩＣ）チップの信号
端子や電源端子に接続されるインナーリード部と外部回
路に接続するためのアウターリード部とからなるリード
ピン２を複数設け、これらリードピン２，２，……を所
定の間隔ｂ2で並設して構成されている。
１は、図示しない半導体集積回路（ＩＣ）チップの信号
端子や電源端子に接続されるインナーリード部と外部回
路に接続するためのアウターリード部とからなるリード
ピン２を複数設け、これらリードピン２，２，……を所
定の間隔ｂ2で並設して構成されている。
【００１２】これらリードピン２，２，……の内の各一
本、一本のリードピン２は、図１（ａ）に示すように幅
ａ1の金属線３ａと幅ａ2の金属線３ｂを所定の間隔ｂ1
離して設け、これら金属線３ａと金属線３ｂとの間（間
隙ｂ1）に絶縁層４を設け、図１（ｂ）に示すように二
つの金属線３ａ，３ｂ及び絶縁層４を含む全表面に導電
層５を形成して構成されている。
本、一本のリードピン２は、図１（ａ）に示すように幅
ａ1の金属線３ａと幅ａ2の金属線３ｂを所定の間隔ｂ1
離して設け、これら金属線３ａと金属線３ｂとの間（間
隙ｂ1）に絶縁層４を設け、図１（ｂ）に示すように二
つの金属線３ａ，３ｂ及び絶縁層４を含む全表面に導電
層５を形成して構成されている。
【００１３】このような構造の各リードピン２では、前
記金属線３ａ，３ｂの間隔を選択したり、絶縁層４の材
質を選択することにより、その特性インピーダンスを所
定のものにすることができることから、ＩＣチップや、
外部回路の特性インピーダンスと整合をとることがで
き、クロストークノイズやバンウスノイズを軽減するこ
とができる。
記金属線３ａ，３ｂの間隔を選択したり、絶縁層４の材
質を選択することにより、その特性インピーダンスを所
定のものにすることができることから、ＩＣチップや、
外部回路の特性インピーダンスと整合をとることがで
き、クロストークノイズやバンウスノイズを軽減するこ
とができる。
【００１４】次に、上述したリードピン２の製造工程に
ついて図２ないし図５を参照して説明する。ここで、図
２はリードピンを構成する金属線の製造工程を示す説明
図であり、図３は金属線を示す斜視図であり、図４は絶
縁層を形成する製造工程を示す説明図であり、さらに図
５は金属線の間に絶縁層をサンドイッチしたものの全表
面に導電層を設ける工程の説明図である。
ついて図２ないし図５を参照して説明する。ここで、図
２はリードピンを構成する金属線の製造工程を示す説明
図であり、図３は金属線を示す斜視図であり、図４は絶
縁層を形成する製造工程を示す説明図であり、さらに図
５は金属線の間に絶縁層をサンドイッチしたものの全表
面に導電層を設ける工程の説明図である。
【００１５】まず、所定の大きさの平板状の金属基板
（例えばＦｅ−４２Ｎｉ合金）１１の両面全面に、フォ
トレジスト（例えば東京応化製ＰＭＥＲなど）１２を一
様に塗布する（図２（ａ））。
（例えばＦｅ−４２Ｎｉ合金）１１の両面全面に、フォ
トレジスト（例えば東京応化製ＰＭＥＲなど）１２を一
様に塗布する（図２（ａ））。
【００１６】次に、フォトレジスト１２上へ所定のパタ
ーンを露光し、ついで、現像してレジストパターンを形
成することにより、金属線３ａ，３ｂとして残るところ
にはレジスト１２’が残り、その他の部分はレジストが
除去された形状のものが得られる（図２（ｂ））。
ーンを露光し、ついで、現像してレジストパターンを形
成することにより、金属線３ａ，３ｂとして残るところ
にはレジスト１２’が残り、その他の部分はレジストが
除去された形状のものが得られる（図２（ｂ））。
【００１７】さらに、このようにして所定のパターン状
にレジスト１２’が残った金属板１１を、塩化第二鉄等
のエッチング液に浸してエッチングする。これにより、
レジスト１２が無い部分の金属基板１１の金属が除去さ
れ、レジスト１２’が残っている部分の金属が残った状
態になる。こうして、金属線３ａとなる部分について幅
ａ１ とし、金属線３ｂとなる部分について幅ａ２ と
し、これらの間隔をｂ１ とし、かつ間隔ｂ１ を挟ん
でなる金属線３ａ，３ｂから構成されるリードピン２
と、他のリードピン２の間の距離がｂ２ となるような
形状が形成される（図２（ｃ））。
にレジスト１２’が残った金属板１１を、塩化第二鉄等
のエッチング液に浸してエッチングする。これにより、
レジスト１２が無い部分の金属基板１１の金属が除去さ
れ、レジスト１２’が残っている部分の金属が残った状
態になる。こうして、金属線３ａとなる部分について幅
ａ１ とし、金属線３ｂとなる部分について幅ａ２ と
し、これらの間隔をｂ１ とし、かつ間隔ｂ１ を挟ん
でなる金属線３ａ，３ｂから構成されるリードピン２
と、他のリードピン２の間の距離がｂ２ となるような
形状が形成される（図２（ｃ））。
【００１８】ついで、レジスト１２’を剥離することに
より、上記金属基板１１は、図２（ｄ）及び図３に示す
ように金属線３ａ，３ｂが間隙ｂ1で対峙し、かつ金属
線３ａ，３ｂの一対と、他の金属線３ａ，３ｂの一対と
が間隙ｂ2 で並設された状態になる。
より、上記金属基板１１は、図２（ｄ）及び図３に示す
ように金属線３ａ，３ｂが間隙ｂ1で対峙し、かつ金属
線３ａ，３ｂの一対と、他の金属線３ａ，３ｂの一対と
が間隙ｂ2 で並設された状態になる。
【００１９】このような状態の金属線３ａ，３ｂの一対
が複数並設された状態のものに対して、ネガタイプの感
光性樹脂１５を塗布する。これにより、金属線３ａ，３
ｂの間には感光性樹脂１５が詰まった状態になる（図４
（ａ））。
が複数並設された状態のものに対して、ネガタイプの感
光性樹脂１５を塗布する。これにより、金属線３ａ，３
ｂの間には感光性樹脂１５が詰まった状態になる（図４
（ａ））。
【００２０】次に、一対の金属線３ａ，３ｂの間隙ｂ1
内に感光性樹脂１５’が残り、間隙ｂ2 内の感光性樹脂
１５”が無くなるように、各間隙ｂ2 部分をマスク１６
を施して光１７で露光する（図４（ｂ））。
内に感光性樹脂１５’が残り、間隙ｂ2 内の感光性樹脂
１５”が無くなるように、各間隙ｂ2 部分をマスク１６
を施して光１７で露光する（図４（ｂ））。
【００２１】ついで、マスク１６を外して現像すると、
間隙ｂ1で対峙する一対の金属線３ａ，３ｂの間隙ｂ1内
には樹脂１５’が残り、間隙ｂ2の部分の樹脂１５”が
無くなって、間隙ｂ1で対峙する一対の金属線３ａ，３
ｂの間隙ｂ1内に樹脂１５’（絶縁層４）があり、各間
隙ｂ2 の部分には空間１８が形成されたピン１９が形成
されることになる（図４（ｃ））。
間隙ｂ1で対峙する一対の金属線３ａ，３ｂの間隙ｂ1内
には樹脂１５’が残り、間隙ｂ2の部分の樹脂１５”が
無くなって、間隙ｂ1で対峙する一対の金属線３ａ，３
ｂの間隙ｂ1内に樹脂１５’（絶縁層４）があり、各間
隙ｂ2 の部分には空間１８が形成されたピン１９が形成
されることになる（図４（ｃ））。
【００２２】このような状態のピン１９に対して、まず
無電解メッキにより、間隙ｂ1で対峙する一対の金属線
３ａ，３ｂと、それらの間隙ｂ1内に詰まった樹脂１
５’（絶縁層４）とからなるピン１９の表面全体に例え
ばニッケル層２１を１〜３μｍ程度の厚さに施す（図５
（ａ））。
無電解メッキにより、間隙ｂ1で対峙する一対の金属線
３ａ，３ｂと、それらの間隙ｂ1内に詰まった樹脂１
５’（絶縁層４）とからなるピン１９の表面全体に例え
ばニッケル層２１を１〜３μｍ程度の厚さに施す（図５
（ａ））。
【００２３】ついで、前記ピン１９の表面全体に施した
ニッケル層２１の上にワイヤボンディングの為、銀、
金、パラジウム等を０．１〜２μｍ程度の厚みの金属層
２２（すなわち導電層５）となるようにメッキを施す。
これにより、複数のリードピン２が構成されることにな
る（図５（ｂ））。勿論、メッキの方法はこれに限定さ
れるわけではない。
ニッケル層２１の上にワイヤボンディングの為、銀、
金、パラジウム等を０．１〜２μｍ程度の厚みの金属層
２２（すなわち導電層５）となるようにメッキを施す。
これにより、複数のリードピン２が構成されることにな
る（図５（ｂ））。勿論、メッキの方法はこれに限定さ
れるわけではない。
【００２４】なお、間隙ｂ1で対峙する一対の金属線３
ａ，３ｂの間隙ｂ1内に樹脂１５’を入れる方法として
は、図６に示すように、ディスペンサーノズル２５によ
り樹脂を塗布する方法や、あるいは印刷法等が考えられ
る。
ａ，３ｂの間隙ｂ1内に樹脂１５’を入れる方法として
は、図６に示すように、ディスペンサーノズル２５によ
り樹脂を塗布する方法や、あるいは印刷法等が考えられ
る。
【００２５】
【発明の効果】以上詳細に説明したように、本発明によ
れば、金属線・絶縁層・金属線というように金属線の間
に絶縁層をサンドイッチし、これら全体の表面に導電層
を形成することにより、一本のリードピンを構成したの
で、金属線の間隔、絶縁層の材質等を所定のものに選択
することによりリードピンの特性インピーダンスを所望
の値にすることができ、クロストークノイズ、バウンス
ノイズを軽減することができる。
れば、金属線・絶縁層・金属線というように金属線の間
に絶縁層をサンドイッチし、これら全体の表面に導電層
を形成することにより、一本のリードピンを構成したの
で、金属線の間隔、絶縁層の材質等を所定のものに選択
することによりリードピンの特性インピーダンスを所望
の値にすることができ、クロストークノイズ、バウンス
ノイズを軽減することができる。
【図１】本発明に係わるリードフレームを示す斜視図で
ある。
ある。
【図２】同実施例のリードピンを構成する金属線の製造
方法の説明図である。
方法の説明図である。
【図３】同実施例における金属線の製造方法で得られた
金属線を示す斜視図である。
金属線を示す斜視図である。
【図４】同実施例の金属線の間に絶縁層を入れる方法の
説明図である。
説明図である。
【図５】同実施例の金属線及び絶縁層の表面全体に金属
層を設ける方法の説明図である。
層を設ける方法の説明図である。
【図６】同実施例の金属線の間に絶縁層を入れる他の方
法の説明図である。
法の説明図である。
１ リードフレーム ２ リードピン ３ａ，３ｂ 金属線 ４ 絶縁層 ５ 導電層
Claims (1)
- 【請求項１】 半導体集積回路チップに接続されるイン
ナーリード部と外部回路に接続するためのアウターリー
ド部とからなるリードピンを複数設け、これらリードピ
ンを所定の間隔で並設してなるリードフレームにおい
て、 前記リードピンの各一本は、金属線と金属線の間に絶縁
層を設け、二つの金属線及び絶縁層を含む全表面に導電
層を形成してなることを特徴とするリードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12183194A JP3381876B2 (ja) | 1994-05-11 | 1994-05-11 | リードフレーム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12183194A JP3381876B2 (ja) | 1994-05-11 | 1994-05-11 | リードフレーム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07307432A true JPH07307432A (ja) | 1995-11-21 |
| JP3381876B2 JP3381876B2 (ja) | 2003-03-04 |
Family
ID=14821012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12183194A Expired - Fee Related JP3381876B2 (ja) | 1994-05-11 | 1994-05-11 | リードフレーム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3381876B2 (ja) |
-
1994
- 1994-05-11 JP JP12183194A patent/JP3381876B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3381876B2 (ja) | 2003-03-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5889325A (en) | Semiconductor device and method of manufacturing the same | |
| US6514847B1 (en) | Method for making a semiconductor device | |
| KR101064755B1 (ko) | 다열 리드형 리드프레임 및 이를 이용한 반도체 패키지의 제조방법 | |
| JP4302944B2 (ja) | めっき引込線がない印刷回路基板の製造方法 | |
| JP2000021919A (ja) | 半導体装置及びその製造方法 | |
| US20020086514A1 (en) | Fabrication method of wiring substrate for mounting semiconductor element and semiconductor device | |
| JP2001024023A (ja) | 半導体装置 | |
| US6426468B1 (en) | Circuit board | |
| JPH11204560A (ja) | 半導体装置及びその製造方法 | |
| JP3381876B2 (ja) | リードフレーム | |
| JP2002280491A (ja) | 電子部品およびその製造方法 | |
| JP3280243B2 (ja) | Ｂｇａ型半導体装置の製造方法 | |
| JP3568249B2 (ja) | 半導体装置及びそれに使用されるチップキャリアの製造方法 | |
| JPH1070211A (ja) | テープキャリア及びその製造方法 | |
| JP2002050715A (ja) | 半導体パッケージの製造方法 | |
| JP2002343927A (ja) | 半導体モジュール及びその製造方法 | |
| JP2002313930A (ja) | 半導体装置およびその製造方法 | |
| JP3526529B2 (ja) | 半導体装置の製造方法 | |
| JP2000058695A (ja) | 半導体装置及びその製造方法 | |
| JPH06140560A (ja) | リードフレームおよびその製造方法 | |
| KR100708044B1 (ko) | 다층 써킷테이프 및 그 제조 방법과 이를 이용한반도체패키지 | |
| JPH10163358A (ja) | Ｉｃパッケージ等に用いるベース及びその製法 | |
| JPH11191599A (ja) | 半導体装置及びその製造方法 | |
| KR20030075825A (ko) | 테일리스 패턴을 갖는 반도체 패키지용 인쇄회로기판의제조방법 | |
| JPH1126625A (ja) | 半導体装置用基板及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071220 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20081220 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20091220 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20091220 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101220 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20111220 |
|
| LAPS | Cancellation because of no payment of annual fees |