JPH11191599A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH11191599A JPH11191599A JP9359864A JP35986497A JPH11191599A JP H11191599 A JPH11191599 A JP H11191599A JP 9359864 A JP9359864 A JP 9359864A JP 35986497 A JP35986497 A JP 35986497A JP H11191599 A JPH11191599 A JP H11191599A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- marking
- wiring pattern
- forming
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 半導体装置にマーキングを形成する際の設
備、工程数を削減する。 【解決手段】 半導体チップ１０の表面に、チップ電極
を露出させた開口部を有する低弾性率層２０と、該チッ
プ電極に接続されたパッド３０と金属配線３１と該金属
配線３１を介してパッド３０に接続されたランド３２と
からなる配線パターン３３と、ランド３２以外の部分を
被覆するためのソルダーレジスト５０と、ランド３２の
上へ形成された金属ボール４０とを備え、半導体チップ
１０の裏面に、配線パターン３３と同一の材料からなる
マーキング６０を備える。配線パターン３３を形成する
ための装置及び工程を使用できるので、設備、工程数を
削減できる。
備、工程数を削減する。 【解決手段】 半導体チップ１０の表面に、チップ電極
を露出させた開口部を有する低弾性率層２０と、該チッ
プ電極に接続されたパッド３０と金属配線３１と該金属
配線３１を介してパッド３０に接続されたランド３２と
からなる配線パターン３３と、ランド３２以外の部分を
被覆するためのソルダーレジスト５０と、ランド３２の
上へ形成された金属ボール４０とを備え、半導体チップ
１０の裏面に、配線パターン３３と同一の材料からなる
マーキング６０を備える。配線パターン３３を形成する
ための装置及び工程を使用できるので、設備、工程数を
削減できる。
Description
【０００１】
【発明の属する技術分野】本発明は、マーキングを有す
る半導体装置及びその製造方法に関するものである。
る半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】半導体装置が完成した後に商品番号、ロ
ット番号等を外部から認識するために、該半導体装置に
はマーキングが形成される。従来、ウェハ上にトランジ
スタ等の素子を内蔵する半導体デバイスを形成して半導
体チップに分割し、該分割された半導体チップ上に配線
パターンを形成した後に、インク印刷法、又はレーザー
照射法を使用してマーキングを形成していた。
ット番号等を外部から認識するために、該半導体装置に
はマーキングが形成される。従来、ウェハ上にトランジ
スタ等の素子を内蔵する半導体デバイスを形成して半導
体チップに分割し、該分割された半導体チップ上に配線
パターンを形成した後に、インク印刷法、又はレーザー
照射法を使用してマーキングを形成していた。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来のマーキングによれば、半導体装置が完成した後に、
半導体装置のそれぞれに対してインク印刷やレーザー照
射を実行するマーキング専用の工程を必要とするので、
製造工数が増大するという問題があった。また、インク
印刷機やレーザー照射装置のようなマーキング専用の設
備を必要とするので、設備コストが増大した。
来のマーキングによれば、半導体装置が完成した後に、
半導体装置のそれぞれに対してインク印刷やレーザー照
射を実行するマーキング専用の工程を必要とするので、
製造工数が増大するという問題があった。また、インク
印刷機やレーザー照射装置のようなマーキング専用の設
備を必要とするので、設備コストが増大した。
【０００４】本発明は、上記従来の問題に鑑み、マーキ
ング専用の工程や装置を必要とせずに、マーキングが形
成された半導体装置及びその製造方法を提供することを
目的とする。
ング専用の工程や装置を必要とせずに、マーキングが形
成された半導体装置及びその製造方法を提供することを
目的とする。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明では、請求項１〜８に記載された半導体装
置に関する手段と、請求項９〜１５に記載された半導体
装置の製造方法に関する手段とを講じている。
めに、本発明では、請求項１〜８に記載された半導体装
置に関する手段と、請求項９〜１５に記載された半導体
装置の製造方法に関する手段とを講じている。
【０００６】本発明の第１の半導体装置は、請求項１に
記載されているように、第１の面及び第２の面を有する
半導体チップと、第１の面上に形成され金属層からなる
配線パターンと、第２の面上に形成され該金属層と同一
の材料からなるマーキングとを備えている。
記載されているように、第１の面及び第２の面を有する
半導体チップと、第１の面上に形成され金属層からなる
配線パターンと、第２の面上に形成され該金属層と同一
の材料からなるマーキングとを備えている。
【０００７】これにより、マーキングが配線パターンと
同一の材料から構成されているので、インク印刷機等の
マーキング専用の設備を使用しなくても、マーキングを
有する半導体装置が得られる。したがって、設備コスト
と製造工数とを削減できる。
同一の材料から構成されているので、インク印刷機等の
マーキング専用の設備を使用しなくても、マーキングを
有する半導体装置が得られる。したがって、設備コスト
と製造工数とを削減できる。
【０００８】請求項２に記載されているように、請求項
１の半導体装置において、配線パターンの一部が半導体
装置の外部に対して信号を入出力するための外部電極端
子として機能する構成を更に備えることができる。
１の半導体装置において、配線パターンの一部が半導体
装置の外部に対して信号を入出力するための外部電極端
子として機能する構成を更に備えることができる。
【０００９】これにより、配線パターンとは別に外部電
極端子を形成する必要がなくなるので、半導体装置の製
造工数を更に削減できる。
極端子を形成する必要がなくなるので、半導体装置の製
造工数を更に削減できる。
【００１０】請求項３に記載されているように、請求項
２の半導体装置において、外部電極端子上に突起状電極
を更に備えることができる。
２の半導体装置において、外部電極端子上に突起状電極
を更に備えることができる。
【００１１】これにより、半導体装置と外部との間で、
突起状電極を介して一層確実に信号を入出力できる。
突起状電極を介して一層確実に信号を入出力できる。
【００１２】請求項４に記載されているように、請求項
２又は３の半導体装置において、第１の面上に外部電極
端子以外の部分を覆うようにして形成され絶縁性物質か
らなる保護膜を更に備えることができる。
２又は３の半導体装置において、第１の面上に外部電極
端子以外の部分を覆うようにして形成され絶縁性物質か
らなる保護膜を更に備えることができる。
【００１３】これにより、第１の面上で外部との信号の
入出力に無関係な部分が保護膜によって保護できるの
で、信頼性の高い半導体装置が得られる。
入出力に無関係な部分が保護膜によって保護できるの
で、信頼性の高い半導体装置が得られる。
【００１４】請求項５に記載されているように、請求項
１〜４のいずれか１つの半導体装置において、第２の面
上に形成された樹脂層と、該樹脂層の上に形成されたマ
ーキングとを更に備えることができる。
１〜４のいずれか１つの半導体装置において、第２の面
上に形成された樹脂層と、該樹脂層の上に形成されたマ
ーキングとを更に備えることができる。
【００１５】これにより、第２の面を保護するための樹
脂層の上にマーキングを形成できるので、外部からマー
キングを認識でき、かつ、信頼性の高い半導体装置が得
られる。
脂層の上にマーキングを形成できるので、外部からマー
キングを認識でき、かつ、信頼性の高い半導体装置が得
られる。
【００１６】請求項６に記載されているように、請求項
１〜４のいずれか１つの半導体装置において、第２の面
上にマーキングを覆うようにして形成された透明樹脂層
を更に備えることができる。
１〜４のいずれか１つの半導体装置において、第２の面
上にマーキングを覆うようにして形成された透明樹脂層
を更に備えることができる。
【００１７】これにより、第２の面を保護するための透
明樹脂層を通してマーキングを認識できるので、外部か
らマーキングを認識でき、かつ、信頼性の高い半導体装
置が得られる。
明樹脂層を通してマーキングを認識できるので、外部か
らマーキングを認識でき、かつ、信頼性の高い半導体装
置が得られる。
【００１８】本発明の第２の半導体装置は、請求項７に
記載されているように、第１の面及び第２の面を有し、
該第１の面上に複数個のチップ領域を有するウェハ状の
半導体装置であって、各チップ領域に形成され金属層か
らなる配線パターンと、第２の面のうち各チップ領域に
対向する領域に形成されたマーキングとを備えている。
記載されているように、第１の面及び第２の面を有し、
該第１の面上に複数個のチップ領域を有するウェハ状の
半導体装置であって、各チップ領域に形成され金属層か
らなる配線パターンと、第２の面のうち各チップ領域に
対向する領域に形成されたマーキングとを備えている。
【００１９】これにより、チップに分割される前のウェ
ハ状の半導体装置において、各チップにすでにマーキン
グが形成されているので、製造工数の削減によって、安
価な半導体装置を得られる。
ハ状の半導体装置において、各チップにすでにマーキン
グが形成されているので、製造工数の削減によって、安
価な半導体装置を得られる。
【００２０】請求項８に記載されているように、請求項
７の半導体装置において、金属層と同一の材料によって
マーキングを構成することができる。
７の半導体装置において、金属層と同一の材料によって
マーキングを構成することができる。
【００２１】これにより、チップに分割される前のウェ
ハ状の半導体装置において、マーキングが配線パターン
と同一の材料から構成されているので、インク印刷機等
のマーキング専用の設備を使用しなくても、各々マーキ
ングを有するチップからなる半導体装置が得られる。し
たがって、半導体装置の製造において、設備コストと製
造工数との削減によって、安価な半導体装置を得られ
る。
ハ状の半導体装置において、マーキングが配線パターン
と同一の材料から構成されているので、インク印刷機等
のマーキング専用の設備を使用しなくても、各々マーキ
ングを有するチップからなる半導体装置が得られる。し
たがって、半導体装置の製造において、設備コストと製
造工数との削減によって、安価な半導体装置を得られ
る。
【００２２】本発明の第１の半導体装置の製造方法は、
請求項９に記載されているように、第１の面及び第２の
面を有する半導体装置の製造方法として、第１の面上に
金属層からなる配線パターンを形成する工程と、第２の
面上に該金属層と同一の材料からなるマーキングを形成
する工程とを設けたものである。
請求項９に記載されているように、第１の面及び第２の
面を有する半導体装置の製造方法として、第１の面上に
金属層からなる配線パターンを形成する工程と、第２の
面上に該金属層と同一の材料からなるマーキングを形成
する工程とを設けたものである。
【００２３】この方法によれば、インク印刷機等のマー
キング専用の設備を使用しなくても、配線パターンと同
一の材料を使用してマーキングを形成できるので、設備
コストと製造工数とを削減できる。
キング専用の設備を使用しなくても、配線パターンと同
一の材料を使用してマーキングを形成できるので、設備
コストと製造工数とを削減できる。
【００２４】請求項１０又は１１に記載されているよう
に、請求項９の半導体装置の製造方法において、配線パ
ターンを形成する工程とマーキングを形成する工程と
を、連続して又は同時に実行することができる。
に、請求項９の半導体装置の製造方法において、配線パ
ターンを形成する工程とマーキングを形成する工程と
を、連続して又は同時に実行することができる。
【００２５】請求項１２に記載されているように、請求
項９の半導体装置の製造方法において、配線パターンを
形成する工程では、配線パターンの一部に半導体装置の
外部に対して信号を入出力するための外部電極端子を形
成することができる。
項９の半導体装置の製造方法において、配線パターンを
形成する工程では、配線パターンの一部に半導体装置の
外部に対して信号を入出力するための外部電極端子を形
成することができる。
【００２６】この方法によれば、配線パターンとは別に
外部電極端子を形成する必要がなくなるので、製造工程
が簡素化される。
外部電極端子を形成する必要がなくなるので、製造工程
が簡素化される。
【００２７】請求項１３に記載されているように、請求
項１２の半導体装置の製造方法において、外部電極端子
上に突起状電極を更に形成する工程を設けることができ
る。
項１２の半導体装置の製造方法において、外部電極端子
上に突起状電極を更に形成する工程を設けることができ
る。
【００２８】この方法によれば、突起状電極を介して電
気的に半導体装置と外部とを接続できるので、信頼性の
高い半導体装置を製造できる。
気的に半導体装置と外部とを接続できるので、信頼性の
高い半導体装置を製造できる。
【００２９】本発明の第２の半導体装置の製造方法は、
請求項１４に記載されているように、第１の面及び第２
の面を有し、該第１の面上に複数個のチップ領域を有す
るウェハ状の半導体装置の製造方法として、各チップ領
域の上に金属層からなる配線パターンを形成する工程
と、該配線パターンを形成する工程に連続して第２の面
のうち各チップ領域に対向する領域の上にマーキングを
形成する工程とを設けたものである。
請求項１４に記載されているように、第１の面及び第２
の面を有し、該第１の面上に複数個のチップ領域を有す
るウェハ状の半導体装置の製造方法として、各チップ領
域の上に金属層からなる配線パターンを形成する工程
と、該配線パターンを形成する工程に連続して第２の面
のうち各チップ領域に対向する領域の上にマーキングを
形成する工程とを設けたものである。
【００３０】この方法によれば、半導体装置が完成した
後に別途マーキングを設ける工程に代えて、ウェハ状の
半導体装置が有する各チップに対して、配線パターン形
成に連続した工程によってマーキングを形成できる。
後に別途マーキングを設ける工程に代えて、ウェハ状の
半導体装置が有する各チップに対して、配線パターン形
成に連続した工程によってマーキングを形成できる。
【００３１】本発明の第３の半導体装置の製造方法は、
請求項１５に記載されているように、第１の面及び第２
の面を有し、該第１の面上に複数個のチップ領域を有す
るウェハ状の半導体装置の製造方法として、各チップ領
域の上に金属層からなる配線パターンを形成すると同時
に第２の面のうち各チップ領域に対向する領域の上にマ
ーキングを形成する工程を設けたものである。
請求項１５に記載されているように、第１の面及び第２
の面を有し、該第１の面上に複数個のチップ領域を有す
るウェハ状の半導体装置の製造方法として、各チップ領
域の上に金属層からなる配線パターンを形成すると同時
に第２の面のうち各チップ領域に対向する領域の上にマ
ーキングを形成する工程を設けたものである。
【００３２】この方法によれば、半導体装置が完成した
後に別途マーキングを設ける工程に代えて、ウェハ状の
半導体装置が有する各チップに対して配線パターン形成
と同時にマーキングを形成できる。したがって、製造工
程が大幅に簡素化される。
後に別途マーキングを設ける工程に代えて、ウェハ状の
半導体装置が有する各チップに対して配線パターン形成
と同時にマーキングを形成できる。したがって、製造工
程が大幅に簡素化される。
【００３３】
【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態に係る半導体装置について、図面を参照して
説明する。図１（ａ），（ｂ）は、本実施形態に係る半
導体装置を表面と裏面とからそれぞれ見た斜視図であ
る。図１（ａ）において、半導体チップ１０はその表面
に低弾性率層２０を有する半導体素子である。低弾性率
層２０は、低弾性率と絶縁性とを有する材料からなり、
半導体チップ１０の表面におけるパッド３０以外の部分
を被覆するための絶縁層である。パッド３０は、低弾性
率層２０が有する開口部に配置された電極である。金属
配線３１は、半導体チップ１０と低弾性率層２０との上
にわたって形成され、パッド３０とランド３２とを接続
するためのパターンである。ランド３２は、低弾性率層
２０の上に形成され、半導体チップ１０の外部に対して
信号を入出力するための外部電極端子である。パッド３
０と金属配線３１とランド３２とは、併せて配線パター
ン３３を構成する。金属ボール４０は、ランド３２の上
へ形成された突起状電極である。ソルダーレジスト５０
は、半導体チップ１０の表面においてランド３２以外の
部分を被覆するための保護膜である。図１（ａ）は、わ
かりやすくするためにソルダーレジスト５０の一部を除
去した状態を示す。図１（ｂ）において、マーキング６
０は、半導体チップ１０の裏面へ形成された薄膜金属か
らなり、該半導体チップ１０が完成した後に商品番号、
ロット番号等を外部から認識するための標識である。
の実施形態に係る半導体装置について、図面を参照して
説明する。図１（ａ），（ｂ）は、本実施形態に係る半
導体装置を表面と裏面とからそれぞれ見た斜視図であ
る。図１（ａ）において、半導体チップ１０はその表面
に低弾性率層２０を有する半導体素子である。低弾性率
層２０は、低弾性率と絶縁性とを有する材料からなり、
半導体チップ１０の表面におけるパッド３０以外の部分
を被覆するための絶縁層である。パッド３０は、低弾性
率層２０が有する開口部に配置された電極である。金属
配線３１は、半導体チップ１０と低弾性率層２０との上
にわたって形成され、パッド３０とランド３２とを接続
するためのパターンである。ランド３２は、低弾性率層
２０の上に形成され、半導体チップ１０の外部に対して
信号を入出力するための外部電極端子である。パッド３
０と金属配線３１とランド３２とは、併せて配線パター
ン３３を構成する。金属ボール４０は、ランド３２の上
へ形成された突起状電極である。ソルダーレジスト５０
は、半導体チップ１０の表面においてランド３２以外の
部分を被覆するための保護膜である。図１（ａ）は、わ
かりやすくするためにソルダーレジスト５０の一部を除
去した状態を示す。図１（ｂ）において、マーキング６
０は、半導体チップ１０の裏面へ形成された薄膜金属か
らなり、該半導体チップ１０が完成した後に商品番号、
ロット番号等を外部から認識するための標識である。
【００３４】本実施形態に係る半導体装置の製造方法
を、図２（ａ）〜（ｅ）を参照して説明する。図２
（ａ）〜（ｅ）は、本実施形態に係る半導体装置の製造
方法を示す工程フロー図である。
を、図２（ａ）〜（ｅ）を参照して説明する。図２
（ａ）〜（ｅ）は、本実施形態に係る半導体装置の製造
方法を示す工程フロー図である。
【００３５】まず、図２（ａ）に示すように、半導体チ
ップ１０に形成されたチップ電極１１とパッシベーショ
ン膜１２との上に、感光性を有する絶縁材料２１を塗布
して乾燥する。
ップ１０に形成されたチップ電極１１とパッシベーショ
ン膜１２との上に、感光性を有する絶縁材料２１を塗布
して乾燥する。
【００３６】次に、図２（ｂ）に示すように、乾燥され
た絶縁材料２１に対して露光と現像とを順次行って、チ
ップ電極１１の部分が開口した低弾性率層２０を形成す
る。この場合において、例えば露光で平行光ではなく散
乱光を使用して、開口部における低弾性率層２０の断面
形状を、チップ電極１１に対して垂直ではなくテーパー
状にして形成する。絶縁材料２１としては、例えば低弾
性率ポリイミド、エポキシ等のような低弾性率と絶縁性
とを有するポリマーであればよい。
た絶縁材料２１に対して露光と現像とを順次行って、チ
ップ電極１１の部分が開口した低弾性率層２０を形成す
る。この場合において、例えば露光で平行光ではなく散
乱光を使用して、開口部における低弾性率層２０の断面
形状を、チップ電極１１に対して垂直ではなくテーパー
状にして形成する。絶縁材料２１としては、例えば低弾
性率ポリイミド、エポキシ等のような低弾性率と絶縁性
とを有するポリマーであればよい。
【００３７】次に、図２（ｃ）に示すように、半導体チ
ップ１０の表面と裏面とのそれぞれにおいて、真空蒸着
法、スパッタリング法、ＣＶＤ法又は無電解めっき法に
よって例えばＴｉ／Ｃｕからなる金属薄膜層を形成した
後に、該金属薄膜層に対してパターニングを行う。この
ことによって、半導体チップ１０の表面においてはパッ
ド３０と金属配線３１とランド３２とからなる所定の配
線パターン３３を、裏面においてはマーキング６０を順
次形成する。配線パターン３３は、パッド３０の数、つ
まりピン数と半導体チップ１０の面積とを考慮して決め
られている。パターニングは、以下のようにして行う。
金属薄膜層の上に感光性レジストを塗布して、露光によ
って所定のパターン部以外のレジストを硬化させた後
に、該パターン部のレジストを除去する。電解めっきを
使用して、前記パターン部に例えばＣｕからなる大きい
膜厚を有する金属層を形成し、その後、レジストを溶融
して除去する。その後にエッチング液に浸漬して、金属
薄膜層を溶かし、かつ大きい膜厚を有する金属層を残す
ことによって、所定の配線パターン３３を形成する。同
様に、裏面に金属層からなるマーキング６０を形成す
る。なお、表面の全面に金属膜を堆積させ、その上にレ
ジストを塗布し、フォトリソグラフィー技術を使用して
所定のパターン部の上にエッチングマスク用レジストを
形成し、このレジストをマスクとして金属層をエッチン
グすることにより、配線パターンを形成してもよい。
ップ１０の表面と裏面とのそれぞれにおいて、真空蒸着
法、スパッタリング法、ＣＶＤ法又は無電解めっき法に
よって例えばＴｉ／Ｃｕからなる金属薄膜層を形成した
後に、該金属薄膜層に対してパターニングを行う。この
ことによって、半導体チップ１０の表面においてはパッ
ド３０と金属配線３１とランド３２とからなる所定の配
線パターン３３を、裏面においてはマーキング６０を順
次形成する。配線パターン３３は、パッド３０の数、つ
まりピン数と半導体チップ１０の面積とを考慮して決め
られている。パターニングは、以下のようにして行う。
金属薄膜層の上に感光性レジストを塗布して、露光によ
って所定のパターン部以外のレジストを硬化させた後
に、該パターン部のレジストを除去する。電解めっきを
使用して、前記パターン部に例えばＣｕからなる大きい
膜厚を有する金属層を形成し、その後、レジストを溶融
して除去する。その後にエッチング液に浸漬して、金属
薄膜層を溶かし、かつ大きい膜厚を有する金属層を残す
ことによって、所定の配線パターン３３を形成する。同
様に、裏面に金属層からなるマーキング６０を形成す
る。なお、表面の全面に金属膜を堆積させ、その上にレ
ジストを塗布し、フォトリソグラフィー技術を使用して
所定のパターン部の上にエッチングマスク用レジストを
形成し、このレジストをマスクとして金属層をエッチン
グすることにより、配線パターンを形成してもよい。
【００３８】次に、図２（ｄ）に示すように、低弾性率
層２０の上に感光性ソルダーレジストを塗布した後に、
フォトリソグラフィー技術を使用して、ランド３２の部
分のみが露出するようにしてソルダーレジスト５０を形
成する。このソルダーレジスト５０によって、配線パタ
ーン３３のうちランド３２以外の部分であるパッド３０
と金属配線３１とが、溶融したハンダから保護される。
層２０の上に感光性ソルダーレジストを塗布した後に、
フォトリソグラフィー技術を使用して、ランド３２の部
分のみが露出するようにしてソルダーレジスト５０を形
成する。このソルダーレジスト５０によって、配線パタ
ーン３３のうちランド３２以外の部分であるパッド３０
と金属配線３１とが、溶融したハンダから保護される。
【００３９】次に、図２（ｅ）に示すように、ハンダ、
それぞれハンダめっきされた銅、ニッケル等からなる金
属ボール４０をランド３２の上に載置して、金属ボール
４０とランド３２とを溶融接合する。以上の工程によっ
て、本実施形態に係る半導体装置を得ることができる。
それぞれハンダめっきされた銅、ニッケル等からなる金
属ボール４０をランド３２の上に載置して、金属ボール
４０とランド３２とを溶融接合する。以上の工程によっ
て、本実施形態に係る半導体装置を得ることができる。
【００４０】なお、本実施形態の説明においては、低弾
性率層２０を形成するために、感光性を有する絶縁材料
２１を塗布した。これに限らず、予めフィルム状に形成
された、感光性を有する絶縁材料を使用してもよい。こ
の場合には、フィルム状の絶縁材料を半導体チップ１０
の上に貼り合わせた後に露光、現像して、半導体チップ
１０のチップ電極１１を露出させる。
性率層２０を形成するために、感光性を有する絶縁材料
２１を塗布した。これに限らず、予めフィルム状に形成
された、感光性を有する絶縁材料を使用してもよい。こ
の場合には、フィルム状の絶縁材料を半導体チップ１０
の上に貼り合わせた後に露光、現像して、半導体チップ
１０のチップ電極１１を露出させる。
【００４１】更に、感光性のない絶縁材料も使用でき
る。この場合には、レーザーやプラズマ等の機械的加
工、又はエッチング等の化学的加工によって、半導体チ
ップ１０のチップ電極１１を露出させる。
る。この場合には、レーザーやプラズマ等の機械的加
工、又はエッチング等の化学的加工によって、半導体チ
ップ１０のチップ電極１１を露出させる。
【００４２】また、それぞれ同一の材料からなる、表面
における所定の配線パターン３３と裏面におけるマーキ
ング６０とを、同時にパターニングして形成してもよ
い。
における所定の配線パターン３３と裏面におけるマーキ
ング６０とを、同時にパターニングして形成してもよ
い。
【００４３】また、裏面に形成したマーキング６０を覆
うようにして、裏面を保護するための透明樹脂を形成す
ることもできる。
うようにして、裏面を保護するための透明樹脂を形成す
ることもできる。
【００４４】なお、金属薄膜層してＴｉ／Ｃｕを使用し
たが、これに代えてＣｒ、Ｗ、Ｃｕ、Ｎｉ等を使用して
もよい。
たが、これに代えてＣｒ、Ｗ、Ｃｕ、Ｎｉ等を使用して
もよい。
【００４５】以上説明したように、本実施形態によれ
ば、半導体チップ１０の表面に金属層からなる配線パタ
ーン３３を形成した後に、又は該形成と同時に、半導体
チップ１０の裏面に同一の金属層からなるマーキング６
０を形成する。したがって、従来使用していたインク印
刷機やレーザー照射装置のようなマーキング専用の設備
を必要とせず、配線パターン３３と同一の材料を使用し
てマーキング６０を形成できる。また、半導体チップ１
０を製造する工程においてマーキング６０を形成するの
で、半導体装置が完成した後のマーキング形成が不要に
なって工程を削減できる。
ば、半導体チップ１０の表面に金属層からなる配線パタ
ーン３３を形成した後に、又は該形成と同時に、半導体
チップ１０の裏面に同一の金属層からなるマーキング６
０を形成する。したがって、従来使用していたインク印
刷機やレーザー照射装置のようなマーキング専用の設備
を必要とせず、配線パターン３３と同一の材料を使用し
てマーキング６０を形成できる。また、半導体チップ１
０を製造する工程においてマーキング６０を形成するの
で、半導体装置が完成した後のマーキング形成が不要に
なって工程を削減できる。
【００４６】（第２の実施形態）本発明の第２の実施形
態に係る半導体装置について、図３を参照して説明す
る。本実施形態は、半導体チップ１０の裏面を保護する
ための樹脂層７０の上に、半導体チップ１０の表面に形
成された配線パターンと同一の材料からなるマーキング
６０を形成したものである。樹脂層７０は、半導体チッ
プ１０の裏面に形成され、ポリイミド等からなる絶縁層
である。マーキング６０は、樹脂層７０の上に形成され
た、表面の配線パターンと同一の材料からなり、該半導
体チップ１０が完成した後に商品番号、ロット番号等を
外部から認識するための標識である。マーキング６０
は、第１の実施形態と同様の方法によって形成される。
本実施形態によれば、裏面が保護されたことによって高
信頼性を有し、マーキング専用の設備を必要とせずに裏
面にマーキングが形成された半導体装置を実現できる。
態に係る半導体装置について、図３を参照して説明す
る。本実施形態は、半導体チップ１０の裏面を保護する
ための樹脂層７０の上に、半導体チップ１０の表面に形
成された配線パターンと同一の材料からなるマーキング
６０を形成したものである。樹脂層７０は、半導体チッ
プ１０の裏面に形成され、ポリイミド等からなる絶縁層
である。マーキング６０は、樹脂層７０の上に形成され
た、表面の配線パターンと同一の材料からなり、該半導
体チップ１０が完成した後に商品番号、ロット番号等を
外部から認識するための標識である。マーキング６０
は、第１の実施形態と同様の方法によって形成される。
本実施形態によれば、裏面が保護されたことによって高
信頼性を有し、マーキング専用の設備を必要とせずに裏
面にマーキングが形成された半導体装置を実現できる。
【００４７】（第３の実施形態）本発明の第３の実施形
態に係る半導体装置について、図４（ａ），（ｂ）を参
照して説明する。図４（ａ），（ｂ）は、本実施形態に
係る半導体装置を表面と裏面とからそれぞれ見た斜視図
である。図４（ａ），（ｂ）において、低弾性率層２０
は、半導体チップ１０の表面において、中央部を盛り上
げるようにして平坦に形成された絶縁層である。配線パ
ターン３３は、半導体チップ１０の表面と低弾性率層２
０の上とにわたって形成された金属層からなり、半導体
チップ１０のチップ電極１１と接続された配線である。
ランド３２は、配線パターン３３のうちの、低弾性率層
２０の上に存在する部分である。半導体チップ１０の表
面におけるランド３２以外の領域は、図示されていない
ソルダーレジストによって覆われる。マーキング６０
は、半導体チップ１０の裏面に形成され、配線パターン
３３と同一の材料からなり、該半導体チップ１０が完成
した後に商品番号、ロット番号等を外部から認識するた
めの標識である。配線パターン３３とマーキング６０と
は、第１の実施形態と同様にして形成される。なお、本
実施形態においては、配線パターン３３が微細ではない
ので、配線パターン３３とマーキング６０とをインク印
刷法によっても形成できる。
態に係る半導体装置について、図４（ａ），（ｂ）を参
照して説明する。図４（ａ），（ｂ）は、本実施形態に
係る半導体装置を表面と裏面とからそれぞれ見た斜視図
である。図４（ａ），（ｂ）において、低弾性率層２０
は、半導体チップ１０の表面において、中央部を盛り上
げるようにして平坦に形成された絶縁層である。配線パ
ターン３３は、半導体チップ１０の表面と低弾性率層２
０の上とにわたって形成された金属層からなり、半導体
チップ１０のチップ電極１１と接続された配線である。
ランド３２は、配線パターン３３のうちの、低弾性率層
２０の上に存在する部分である。半導体チップ１０の表
面におけるランド３２以外の領域は、図示されていない
ソルダーレジストによって覆われる。マーキング６０
は、半導体チップ１０の裏面に形成され、配線パターン
３３と同一の材料からなり、該半導体チップ１０が完成
した後に商品番号、ロット番号等を外部から認識するた
めの標識である。配線パターン３３とマーキング６０と
は、第１の実施形態と同様にして形成される。なお、本
実施形態においては、配線パターン３３が微細ではない
ので、配線パターン３３とマーキング６０とをインク印
刷法によっても形成できる。
【００４８】本実施形態によれば、中央部を盛り上げる
ようにして平坦に形成された低弾性率層２０の上にラン
ド３２が形成された半導体装置において、半導体チップ
１０の裏面に該ランド３２と同一の金属層からなるマー
キング６０を形成する。したがって、従来使用していた
インク印刷機やレーザー照射装置のようなマーキング専
用の設備を必要とせずに、ランド３２と同一の材料から
なるマーキング６０が裏面に形成された半導体装置を実
現できる。
ようにして平坦に形成された低弾性率層２０の上にラン
ド３２が形成された半導体装置において、半導体チップ
１０の裏面に該ランド３２と同一の金属層からなるマー
キング６０を形成する。したがって、従来使用していた
インク印刷機やレーザー照射装置のようなマーキング専
用の設備を必要とせずに、ランド３２と同一の材料から
なるマーキング６０が裏面に形成された半導体装置を実
現できる。
【００４９】（その他の実施形態）なお、以上の各実施
形態の代わりに、１枚のウェハが有する複数の半導体チ
ップに対して、表面に配線パターンを一括して形成した
後に、または該形成と同時に裏面にマーキングを一括し
て形成してもよい。このことによって、１枚のウェハが
有する複数の半導体チップに対してマーキングを形成す
る工数を大幅に削減できる。この場合においては、配線
パターンとマーキングとを、めっき、フォトリソグラフ
ィー、インキ印刷のいずれを使用して形成してもよい。
また、マーキングとして、商品番号、ロット番号の他
に、商品名、ピン番号、１番ピン表示マーク、位置合わ
せマーク、ロゴタイプ、メーカー名、生産国名等を形成
することもできる。また、マーキングが形成される場所
は半導体装置の裏面であればよく、マーキングの色も特
に限定されない。
形態の代わりに、１枚のウェハが有する複数の半導体チ
ップに対して、表面に配線パターンを一括して形成した
後に、または該形成と同時に裏面にマーキングを一括し
て形成してもよい。このことによって、１枚のウェハが
有する複数の半導体チップに対してマーキングを形成す
る工数を大幅に削減できる。この場合においては、配線
パターンとマーキングとを、めっき、フォトリソグラフ
ィー、インキ印刷のいずれを使用して形成してもよい。
また、マーキングとして、商品番号、ロット番号の他
に、商品名、ピン番号、１番ピン表示マーク、位置合わ
せマーク、ロゴタイプ、メーカー名、生産国名等を形成
することもできる。また、マーキングが形成される場所
は半導体装置の裏面であればよく、マーキングの色も特
に限定されない。
【００５０】
【発明の効果】請求項１〜６の発明によれば、配線パタ
ーンと同一の材料からマーキングを構成することによっ
て、マーキング専用の装置及び工程を必要とせずに、マ
ーキングが形成された半導体装置が実現される。したが
って、設備コストと製造工数とを削減できる。
ーンと同一の材料からマーキングを構成することによっ
て、マーキング専用の装置及び工程を必要とせずに、マ
ーキングが形成された半導体装置が実現される。したが
って、設備コストと製造工数とを削減できる。
【００５１】請求項７，８の発明によれば、ウェハ状の
半導体装置の第１の面が有する複数のチップ領域に配線
パターンが形成され、第２の面のうち各チップ領域に対
向する領域にそれぞれマーキングが形成される。このこ
とによって、マーキング専用の装置及び工程を必要とせ
ずに、ウェハの状態でマーキングが形成された半導体装
置が実現される。したがって、設備コストを削減し、更
に製造工数を大幅に削減できる。
半導体装置の第１の面が有する複数のチップ領域に配線
パターンが形成され、第２の面のうち各チップ領域に対
向する領域にそれぞれマーキングが形成される。このこ
とによって、マーキング専用の装置及び工程を必要とせ
ずに、ウェハの状態でマーキングが形成された半導体装
置が実現される。したがって、設備コストを削減し、更
に製造工数を大幅に削減できる。
【００５２】請求項９〜１３の発明によれば、第１の面
に配線パターンを、第２の面にマーキングを、同一の材
料を使用してそれぞれ形成するので、マーキング専用の
装置及び工程を必要とせずに、半導体装置にマーキング
を形成できる。したがって、設備コストと製造工数とを
削減できる。
に配線パターンを、第２の面にマーキングを、同一の材
料を使用してそれぞれ形成するので、マーキング専用の
装置及び工程を必要とせずに、半導体装置にマーキング
を形成できる。したがって、設備コストと製造工数とを
削減できる。
【００５３】請求項１４，１５の発明によれば、ウェハ
状の半導体装置の第１の面が有する複数のチップ領域に
配線パターンを形成した後に、又は該形成と同時に、半
導体装置の第２の面のうち各チップ領域に対向する領域
にそれぞれマーキングを形成できる。このことによっ
て、マーキング専用の装置及び工程を必要とせずに、ウ
ェハの状態で半導体装置にマーキングを形成できるの
で、設備コストを削減し、更に製造工数を大幅に削減で
きる。
状の半導体装置の第１の面が有する複数のチップ領域に
配線パターンを形成した後に、又は該形成と同時に、半
導体装置の第２の面のうち各チップ領域に対向する領域
にそれぞれマーキングを形成できる。このことによっ
て、マーキング専用の装置及び工程を必要とせずに、ウ
ェハの状態で半導体装置にマーキングを形成できるの
で、設備コストを削減し、更に製造工数を大幅に削減で
きる。
【図１】（ａ），（ｂ）は、本発明の第１の実施形態に
係る半導体装置を表面と裏面とからそれぞれ見た斜視図
であり、特に（ａ）はソルダーレジストの一部を除去し
た状態を示す斜視図である。
係る半導体装置を表面と裏面とからそれぞれ見た斜視図
であり、特に（ａ）はソルダーレジストの一部を除去し
た状態を示す斜視図である。
【図２】（ａ）〜（ｅ）は、図１の半導体装置の製造方
法を示す工程フロー図である。
法を示す工程フロー図である。
【図３】本発明の第２の実施形態に係る半導体装置を裏
面から見た斜視図である。
面から見た斜視図である。
【図４】（ａ），（ｂ）は、本発明の第３の実施形態に
係る半導体装置を表面と裏面とからそれぞれ見た斜視図
である。
係る半導体装置を表面と裏面とからそれぞれ見た斜視図
である。
１０ 半導体チップ １１ チップ電極 １２ パッシベーション膜 ２０ 低弾性率層 ２１ 絶縁材料 ３０ パッド ３１ 金属配線 ３２ ランド（外部電極端子） ３３ 配線パターン ４０ 金属ボール（突起状電極） ５０ ソルダーレジスト（保護膜） ６０ マーキング ７０ 樹脂層
フロントページの続き (72)発明者 中村 嘉文 大阪府高槻市幸町１番１号 松下電子工業 株式会社内
Claims (15)
- 【請求項１】 第１の面及び第２の面を有する半導体チ
ップと、 前記第１の面上に形成され金属層からなる配線パターン
と、 前記第２の面上に形成され前記金属層と同一の材料から
なるマーキングとを備えたことを特徴とする半導体装
置。 - 【請求項２】 請求項１記載の半導体装置において、 前記配線パターンの一部が前記半導体装置の外部に対し
て信号を入出力するための外部電極端子として機能する
ことを特徴とする半導体装置。 - 【請求項３】 請求項２記載の半導体装置において、 前記外部電極端子上に突起状電極を更に備えたことを特
徴とする半導体装置。 - 【請求項４】 請求項２又は３に記載の半導体装置にお
いて、 前記第１の面上に前記外部電極端子以外の部分を覆うよ
うにして形成され、絶縁性物質からなる保護膜を更に備
えたことを特徴とする半導体装置。 - 【請求項５】 請求項１〜４のいずれか１つに記載の半
導体装置において、 前記第２の面上に形成された樹脂層を更に備え、 前記マーキングは前記樹脂層の上に形成されていること
を特徴とする半導体装置。 - 【請求項６】 請求項１〜４のいずれか１つに記載の半
導体装置において、 前記第２の面上に前記マーキングを覆うようにして形成
された透明樹脂層を更に備えたことを特徴とする半導体
装置。 - 【請求項７】 第１の面及び第２の面を有し、該第１の
面上に複数個のチップ領域を有するウェハ状の半導体装
置であって、 前記各チップ領域に形成され金属層からなる配線パター
ンと、 前記第２の面のうち各チップ領域に対向する領域に形成
されたマーキングとを備えたことを特徴とする半導体装
置。 - 【請求項８】 請求項７記載の半導体装置において、 前記マーキングは前記金属層と同一の材料からなること
を特徴とする半導体装置。 - 【請求項９】 第１の面及び第２の面を有する半導体装
置の製造方法であって、 前記第１の面上に金属層からなる配線パターンを形成す
る工程と、 前記第２の面上に前記金属層と同一の材料からなるマー
キングを形成する工程とを備えたことを特徴とする半導
体装置の製造方法。 - 【請求項１０】 請求項９記載の半導体装置の製造方法
において、 前記配線パターンを形成する工程と前記マーキングを形
成する工程とを連続して実行することを特徴とする半導
体装置の製造方法。 - 【請求項１１】 請求項９記載の半導体装置の製造方法
において、 前記配線パターンを形成する工程と前記マーキングを形
成する工程とを同時に実行することを特徴とする半導体
装置の製造方法。 - 【請求項１２】 請求項９記載の半導体装置の製造方法
において、 前記配線パターンを形成する工程では、前記配線パター
ンの一部に前記半導体装置の外部に対して信号を入出力
するための外部電極端子を形成することを特徴とする半
導体装置の製造方法。 - 【請求項１３】 請求項１２記載の半導体装置の製造方
法において、 前記外部電極端子上に突起状電極を形成する工程を更に
備えたことを特徴とする半導体装置の製造方法。 - 【請求項１４】 第１の面及び第２の面を有し、該第１
の面上に複数個のチップ領域を有するウェハ状の半導体
装置の製造方法であって、 前記各チップ領域の上に金属層からなる配線パターンを
形成する工程と、 前記配線パターンを形成する工程に連続して、前記第２
の面のうち前記各チップ領域に対向する領域の上にマー
キングを形成する工程とを備えたことを特徴とする半導
体装置の製造方法。 - 【請求項１５】 第１の面及び第２の面を有し、該第１
の面上に複数個のチップ領域を有するウェハ状の半導体
装置の製造方法であって、 前記各チップ領域の上に金属層からなる配線パターンを
形成すると同時に前記第２の面のうち前記各チップ領域
に対向する領域の上にマーキングを形成する工程を備え
たことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35986497A JP3566848B2 (ja) | 1997-12-26 | 1997-12-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35986497A JP3566848B2 (ja) | 1997-12-26 | 1997-12-26 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11191599A true JPH11191599A (ja) | 1999-07-13 |
| JP3566848B2 JP3566848B2 (ja) | 2004-09-15 |
Family
ID=18466695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35986497A Expired - Fee Related JP3566848B2 (ja) | 1997-12-26 | 1997-12-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3566848B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7830011B2 (en) | 2004-03-15 | 2010-11-09 | Yamaha Corporation | Semiconductor element and wafer level chip size package therefor |
-
1997
- 1997-12-26 JP JP35986497A patent/JP3566848B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7830011B2 (en) | 2004-03-15 | 2010-11-09 | Yamaha Corporation | Semiconductor element and wafer level chip size package therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3566848B2 (ja) | 2004-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5889325A (en) | Semiconductor device and method of manufacturing the same | |
| JP3888854B2 (ja) | 半導体集積回路の製造方法 | |
| US6514847B1 (en) | Method for making a semiconductor device | |
| US7294933B2 (en) | Semiconductor wafer, semiconductor device and method of manufacturing the same, circuit board, and electronic equipment | |
| EP0145862B1 (en) | Metallization of a ceramic substrate | |
| US7651886B2 (en) | Semiconductor device and manufacturing process thereof | |
| JP2002094082A (ja) | 光素子及びその製造方法並びに電子機器 | |
| US6617236B2 (en) | Fabrication method of wiring substrate for mounting semiconductor element and semiconductor device | |
| JP3618212B2 (ja) | 半導体装置及びその製造方法 | |
| JPH08340002A (ja) | 半導体装置の製造方法 | |
| KR20010106096A (ko) | 액정 표시 장치에 반도체 장치를 실장하기 위한 구조 및그 반도체 장치 | |
| JPH11204560A (ja) | 半導体装置及びその製造方法 | |
| JP3281591B2 (ja) | 半導体装置およびその製造方法 | |
| JP3566848B2 (ja) | 半導体装置及びその製造方法 | |
| JP3378880B2 (ja) | 半導体装置及びその製造方法 | |
| JP3482121B2 (ja) | 半導体装置 | |
| JP2001244366A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP3477375B2 (ja) | 半導体装置及びその製造方法 | |
| US20040238973A1 (en) | Semiconductor device having alignment post electrode and method of manufacturing the same | |
| JP3526529B2 (ja) | 半導体装置の製造方法 | |
| JP3877691B2 (ja) | 半導体装置 | |
| JP2001093932A (ja) | 半導体装置及びその製造方法 | |
| JP2002343927A (ja) | 半導体モジュール及びその製造方法 | |
| JP2727870B2 (ja) | フィルムキャリアテープ及びその製造方法 | |
| JPH03171760A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040608 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040611 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080618 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080618 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090618 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100618 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100618 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110618 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120618 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |