JPH07303088A - アッド・ドロップ多重化装置 - Google Patents
アッド・ドロップ多重化装置Info
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- JPH07303088A JPH07303088A JP6096058A JP9605894A JPH07303088A JP H07303088 A JPH07303088 A JP H07303088A JP 6096058 A JP6096058 A JP 6096058A JP 9605894 A JP9605894 A JP 9605894A JP H07303088 A JPH07303088 A JP H07303088A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 81
- 238000006243 chemical reaction Methods 0.000 claims description 35
- 102100040338 Ubiquitin-associated and SH3 domain-containing protein B Human genes 0.000 claims description 16
- 101710143616 Ubiquitin-associated and SH3 domain-containing protein B Proteins 0.000 claims description 16
- 230000037431 insertion Effects 0.000 claims description 3
- 238000003780 insertion Methods 0.000 claims description 3
- 238000000926 separation method Methods 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000000835 fiber Substances 0.000 description 2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
-
- H—ELECTRICITY
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- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
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- H04J3/08—Intermediate station arrangements, e.g. for branching, for tapping-off
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- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1611—Synchronous digital hierarchy [SDH] or SONET
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- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0428—Integrated services digital network, i.e. systems for transmission of different types of digitised signals, e.g. speech, data, telecentral, television signals
- H04Q11/0478—Provisions for broadband connections
-
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J2203/00—Aspects of optical multiplex systems other than those covered by H04J14/05 and H04J14/07
- H04J2203/0001—Provisions for broadband connections in integrated services digital network using frames of the Optical Transport Network [OTN] or using synchronous transfer mode [STM], e.g. SONET, SDH
- H04J2203/0089—Multiplexing, e.g. coding, scrambling, SONET
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】 簡易な回路によって低速側伝送路相互間での
被多重化信号の接続が可能な大容量のアッド・ドロップ
多重化装置を提供する。 【構成】 複数のＯＣ−Ｎインタフェースと、複数のＯ
Ｃ−Ｍ（Ｍ＜Ｎ）インタフェースと、分岐挿入部とから
成るアッド・ドロップ多重化装置であって、分岐挿入部
は、第２段スイッチに相当する空間スイッチ部３１〜４
６と低速インタフェース６１〜６９、７１〜７９、８１
〜８９、９１〜９９側に設けられた第１段と第３段のタ
イムスロット変換回路５１〜５４とから成る。 【効果】 簡易な回路によって低速側伝送路相互間での
被多重化信号の接続が可能となる。
被多重化信号の接続が可能な大容量のアッド・ドロップ
多重化装置を提供する。 【構成】 複数のＯＣ−Ｎインタフェースと、複数のＯ
Ｃ−Ｍ（Ｍ＜Ｎ）インタフェースと、分岐挿入部とから
成るアッド・ドロップ多重化装置であって、分岐挿入部
は、第２段スイッチに相当する空間スイッチ部３１〜４
６と低速インタフェース６１〜６９、７１〜７９、８１
〜８９、９１〜９９側に設けられた第１段と第３段のタ
イムスロット変換回路５１〜５４とから成る。 【効果】 簡易な回路によって低速側伝送路相互間での
被多重化信号の接続が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、複数の高速側伝送路の
インタフェース回路と複数の低速側伝送路のインタフェ
ース回路とを有し、高速側信号から被多重化信号を分岐
し、又、高速側信号に被多重化信号を挿入するアッド・
ドロップ多重化装置に関し、特に、低速側伝送路回路相
互間で被多重化信号の接続が可能なアッド・ドロップ多
重化装置に係る。
インタフェース回路と複数の低速側伝送路のインタフェ
ース回路とを有し、高速側信号から被多重化信号を分岐
し、又、高速側信号に被多重化信号を挿入するアッド・
ドロップ多重化装置に関し、特に、低速側伝送路回路相
互間で被多重化信号の接続が可能なアッド・ドロップ多
重化装置に係る。
【０００２】
【従来の技術】従来、低速側伝送路相互間で被多重化信
号の接続が可能なアッド・ドロップ多重化装置として
は、２本の高速側伝送路のインタフェース回路と複数の
低速側伝送路のインタフェース回路とを持つクロスコネ
クト装置が考えられる。クロスコネクト装置では、任意
の伝送路間で被多重化信号の相互接続が可能であるた
め、低速側伝送路相互間での被多重化信号の接続ができ
る。
号の接続が可能なアッド・ドロップ多重化装置として
は、２本の高速側伝送路のインタフェース回路と複数の
低速側伝送路のインタフェース回路とを持つクロスコネ
クト装置が考えられる。クロスコネクト装置では、任意
の伝送路間で被多重化信号の相互接続が可能であるた
め、低速側伝送路相互間での被多重化信号の接続ができ
る。
【０００３】
【発明が解決しようとする課題】伝送路が高速になる
と、クロスコネクト装置でアッド・ドロップ多重化機能
を実現するためには、大容量のクロスコネクト装置が必
要となる。例えば、10 Gb/sの容量の高速側伝送路を用
いた４ファイバ双方向リングに適用するアッドドロップ
多重化装置をクロスコネクト装置によって実現するため
には、４本の１０Ｇｂ／ｓ信号と低速側の信号を収容す
るため、４０Ｇｂ／ｓ以上の容量のクロスコネクトスイ
ッチを必要とする。しかし、クロスコネクトスイッチは
任意のインタフェース間で任意のタイムスロット変換が
できるように構成されているため、大容量になるに従っ
てその実現が困難となる。現在実用化されている最大容
量の完全群のクロスコネクト装置は、３０Ｇｂ／ｓの容
量に過ぎない。
と、クロスコネクト装置でアッド・ドロップ多重化機能
を実現するためには、大容量のクロスコネクト装置が必
要となる。例えば、10 Gb/sの容量の高速側伝送路を用
いた４ファイバ双方向リングに適用するアッドドロップ
多重化装置をクロスコネクト装置によって実現するため
には、４本の１０Ｇｂ／ｓ信号と低速側の信号を収容す
るため、４０Ｇｂ／ｓ以上の容量のクロスコネクトスイ
ッチを必要とする。しかし、クロスコネクトスイッチは
任意のインタフェース間で任意のタイムスロット変換が
できるように構成されているため、大容量になるに従っ
てその実現が困難となる。現在実用化されている最大容
量の完全群のクロスコネクト装置は、３０Ｇｂ／ｓの容
量に過ぎない。
【０００４】本発明の目的は、クロスコネクトスイッチ
を用いることなく、より簡易な回路によって低速側伝送
路相互間での被多重化信号の接続が可能な大容量のアッ
ド・ドロップ多重化装置を提供することである。
を用いることなく、より簡易な回路によって低速側伝送
路相互間での被多重化信号の接続が可能な大容量のアッ
ド・ドロップ多重化装置を提供することである。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、高速側伝送路からの高速側多重化信号
を受信する複数の高速側受信インタフェースと、高速側
伝送路へ高速側多重化信号を送信する複数の高速側送信
インタフェースと、低速側伝送路からの低速側多重化信
号を受信する複数の低速側受信インタフェースと、低速
側伝送路へ低速側多重化信号を送信する複数の低速側送
信インタフェースと、該高速及び低速受信インタフェー
スが受信した信号に多重化されている被多重化信号を該
高速側及び低速側送信インタフェースに接続する分岐挿
入部とから成るアッド・ドロップ多重化装置において、
該分岐挿入部は、前記複数の低速側受信インタフェース
の内の一部が受信した信号の被多重化信号のタイムスロ
ットを入れ替える複数の第１のタイムスロット変換回路
と、前記複数の低速側送信インタフェースの内の一部に
出力する信号の被多重化信号のタイムスロットを入れ替
える複数の第２のタイムスロット変換回路と、前記高速
側受信インタフェースが受信した信号に多重化されてい
る被多重化信号を選択的に分岐して前記複数の第２のタ
イムスロット変換回路に接続する機能と前記前記複数の
第１のタイムスロット変換回路からの信号を前記高速側
受信インタフェースが受信した信号に選択的に挿入して
前記高速側送信インタフェースに接続する機能と前記複
数の第１のタイムスロット変換回路からの信号を前記複
数の第２のタイムスロット変換回路に選択的に接続する
機能とを有する空間スイッチ回路とから構成した。
め、本発明では、高速側伝送路からの高速側多重化信号
を受信する複数の高速側受信インタフェースと、高速側
伝送路へ高速側多重化信号を送信する複数の高速側送信
インタフェースと、低速側伝送路からの低速側多重化信
号を受信する複数の低速側受信インタフェースと、低速
側伝送路へ低速側多重化信号を送信する複数の低速側送
信インタフェースと、該高速及び低速受信インタフェー
スが受信した信号に多重化されている被多重化信号を該
高速側及び低速側送信インタフェースに接続する分岐挿
入部とから成るアッド・ドロップ多重化装置において、
該分岐挿入部は、前記複数の低速側受信インタフェース
の内の一部が受信した信号の被多重化信号のタイムスロ
ットを入れ替える複数の第１のタイムスロット変換回路
と、前記複数の低速側送信インタフェースの内の一部に
出力する信号の被多重化信号のタイムスロットを入れ替
える複数の第２のタイムスロット変換回路と、前記高速
側受信インタフェースが受信した信号に多重化されてい
る被多重化信号を選択的に分岐して前記複数の第２のタ
イムスロット変換回路に接続する機能と前記前記複数の
第１のタイムスロット変換回路からの信号を前記高速側
受信インタフェースが受信した信号に選択的に挿入して
前記高速側送信インタフェースに接続する機能と前記複
数の第１のタイムスロット変換回路からの信号を前記複
数の第２のタイムスロット変換回路に選択的に接続する
機能とを有する空間スイッチ回路とから構成した。
【０００６】
【作用】高速側受信インタフェースでは、高速側伝送路
からの高速側多重化信号を受信し、空間スイッチ回路に
送る。空間スイッチ回路では、高速側受信インタフェー
スが受信した信号に多重化されている被多重化信号を選
択的に分岐してタイムスロットの変換を行うことなく第
２のタイムスロット変換回路に接続する。第２のタイム
スロット変換回路では、分岐された被多重化信号をタイ
ムスロット変換した後に低速側送信インタフェースを経
由して低速側伝送路に送信する。これにより分岐機能を
実現する。空間スイッチ回路では、分岐された信号以外
の被多重化信号をタイムスロットの変換を行うことなく
受信した方路とは異なる方路の高速側送信インタフェー
スに接続する。これにより、高速側伝送路間の被多重化
信号の中継機能を実現する。分岐と中継を同時に行う被
多重化信号に対しては、空間スイッチ回路で、分岐され
た信号も他方路の高速側送信インタフェースに接続す
る。
からの高速側多重化信号を受信し、空間スイッチ回路に
送る。空間スイッチ回路では、高速側受信インタフェー
スが受信した信号に多重化されている被多重化信号を選
択的に分岐してタイムスロットの変換を行うことなく第
２のタイムスロット変換回路に接続する。第２のタイム
スロット変換回路では、分岐された被多重化信号をタイ
ムスロット変換した後に低速側送信インタフェースを経
由して低速側伝送路に送信する。これにより分岐機能を
実現する。空間スイッチ回路では、分岐された信号以外
の被多重化信号をタイムスロットの変換を行うことなく
受信した方路とは異なる方路の高速側送信インタフェー
スに接続する。これにより、高速側伝送路間の被多重化
信号の中継機能を実現する。分岐と中継を同時に行う被
多重化信号に対しては、空間スイッチ回路で、分岐され
た信号も他方路の高速側送信インタフェースに接続す
る。
【０００７】低速側受信インタフェースでは、低速側伝
送路からの低速側多重化信号を受信し、第１のタイムス
ロット変換回路に送る。第１のタイムスロット変換回路
では、低速側伝送路の被多重化信号をタイムスロット変
換した後に空間スイッチ回路に送る。空間スイッチ回路
では、低速側伝送路の被多重化信号を選択的に高速側多
重化信号に多重化し、高速側送信インタフェースに接続
する。これにより、挿入機能を実現する。また、空間ス
イッチでは、第１のタイムスロット変換回路から受信し
た低速側伝送路の被多重化信号を選択的に、第２のタイ
ムスロット変換回路に接続する。これにより、低速側伝
送路の被多重化信号は、選択的に、他の低速側伝送路に
接続される。低速伝送路相互間での被多重化信号の接続
が可能となる。
送路からの低速側多重化信号を受信し、第１のタイムス
ロット変換回路に送る。第１のタイムスロット変換回路
では、低速側伝送路の被多重化信号をタイムスロット変
換した後に空間スイッチ回路に送る。空間スイッチ回路
では、低速側伝送路の被多重化信号を選択的に高速側多
重化信号に多重化し、高速側送信インタフェースに接続
する。これにより、挿入機能を実現する。また、空間ス
イッチでは、第１のタイムスロット変換回路から受信し
た低速側伝送路の被多重化信号を選択的に、第２のタイ
ムスロット変換回路に接続する。これにより、低速側伝
送路の被多重化信号は、選択的に、他の低速側伝送路に
接続される。低速伝送路相互間での被多重化信号の接続
が可能となる。
【０００８】
【実施例】本発明の一実施例を図１を用いて説明する。
図１は、本発明の一実施例を示すアッド・ドロップ多重
化装置のブロック構成図である。本装置は、高速側受信
インタフェースであるＯＣ−１９２受信回路１１、２
１、高速側送信インタフェースであるＯＣ−１９２送信
回路１３、２３、多重回路１４、２４、分離回路１２、
２２、低速側受信インタフェースであるＯＣ−１２受信
回路６１〜６９、７１〜７９、低速側送信インタフェー
スであるＯＣ−１２送信回路８１〜８９、９１〜９９、
第１のタイムスロット変換回路５１、５２、第２のタイ
ムスロット変換回路５３、５４、部分空間スイッチ回路
３１〜４６、とから構成される。
図１は、本発明の一実施例を示すアッド・ドロップ多重
化装置のブロック構成図である。本装置は、高速側受信
インタフェースであるＯＣ−１９２受信回路１１、２
１、高速側送信インタフェースであるＯＣ−１９２送信
回路１３、２３、多重回路１４、２４、分離回路１２、
２２、低速側受信インタフェースであるＯＣ−１２受信
回路６１〜６９、７１〜７９、低速側送信インタフェー
スであるＯＣ−１２送信回路８１〜８９、９１〜９９、
第１のタイムスロット変換回路５１、５２、第２のタイ
ムスロット変換回路５３、５４、部分空間スイッチ回路
３１〜４６、とから構成される。
【０００９】ＯＣ−１２送信回路、及び、ＯＣ−１２受
信回路は、ＯＣ−１２伝送路と共に、二重化されてい
る。また、ＯＣ−１９２伝送路の冗長構成として、ＡＮ
ＳＩで標準化されている２ファイバリング型双方向ライ
ン切替方式を適用している。
信回路は、ＯＣ−１２伝送路と共に、二重化されてい
る。また、ＯＣ−１９２伝送路の冗長構成として、ＡＮ
ＳＩで標準化されている２ファイバリング型双方向ライ
ン切替方式を適用している。
【００１０】ＯＣ−１９２及びＯＣ−１２は、ＡＮＳＩ
のＴ１．１０５に規定されているそれぞれ約１０Ｇｂ／
ｓ及び６００Ｍｂ／ｓの伝送容量を持つ伝送フォーマッ
トである。ＯＣ−１９２には、１９２個のＳＴＳ−１信
号が多重化されている。また、ＯＣ−１２には、１２個
のＳＴＳ−１信号が多重化されている。
のＴ１．１０５に規定されているそれぞれ約１０Ｇｂ／
ｓ及び６００Ｍｂ／ｓの伝送容量を持つ伝送フォーマッ
トである。ＯＣ−１９２には、１９２個のＳＴＳ−１信
号が多重化されている。また、ＯＣ−１２には、１２個
のＳＴＳ−１信号が多重化されている。
【００１１】第１のタイムスロット変換回路５１、５
２、第２のタイムスロット変換回路５３、５４、部分空
間スイッチ回路３１〜４６は、ＳＴＳ−１単位のクロス
ポイントスイッチで作られている。
２、第２のタイムスロット変換回路５３、５４、部分空
間スイッチ回路３１〜４６は、ＳＴＳ−１単位のクロス
ポイントスイッチで作られている。
【００１２】次に、本実施例の動作を説明する。
【００１３】ＯＣ−１９２受信回路１１では、西側ＯＣ
−１９２伝送路１５からのＯＣ−１９２多重化信号を受
信し、分離回路１２において１６個のタイムスロットに
分離した後、タイムスロットのグループ毎に部分空間ス
イッチ回路３１〜４６に送る。また、東側のＯＣ−１９
２信号の受信も同様にして行われる。部分空間スイッチ
回路３１〜４６では、ＯＣ−１９２受信信号に多重化さ
れている１９２個のＳＴＳ−１信号を選択的に分岐し
て、タイムスロットの変換を行うことなく第２のタイム
スロット変換回路５３または５４に接続する。第２のタ
イムスロット変換回路５３、５４では、分岐されたＳＴ
Ｓ−１信号をタイムスロット変換した後にＯＣ−１２送
信回路を経由して低速側伝送路に送信する。これにより
ＳＴＳ−１信号のＯＣ−１９２伝送路からＯＣ−１２伝
送路への分岐機能を実現する。
−１９２伝送路１５からのＯＣ−１９２多重化信号を受
信し、分離回路１２において１６個のタイムスロットに
分離した後、タイムスロットのグループ毎に部分空間ス
イッチ回路３１〜４６に送る。また、東側のＯＣ−１９
２信号の受信も同様にして行われる。部分空間スイッチ
回路３１〜４６では、ＯＣ−１９２受信信号に多重化さ
れている１９２個のＳＴＳ−１信号を選択的に分岐し
て、タイムスロットの変換を行うことなく第２のタイム
スロット変換回路５３または５４に接続する。第２のタ
イムスロット変換回路５３、５４では、分岐されたＳＴ
Ｓ−１信号をタイムスロット変換した後にＯＣ−１２送
信回路を経由して低速側伝送路に送信する。これにより
ＳＴＳ−１信号のＯＣ−１９２伝送路からＯＣ−１２伝
送路への分岐機能を実現する。
【００１４】部分空間スイッチ回路３１〜４６では、分
岐されたＳＴＳ−１信号以外のＳＴＳ−１信号をタイム
スロットの変換を行うことなく受信した方路とは異なる
方路のＯＣ−１９２送信回路に接続する。これにより、
ＯＣ−１９２伝送路間のＳＴＳ−１信号の中継機能を実
現する。分岐と中継を同時に行うＳＴＳ−１信号に対し
ては、部分空間スイッチ回路３１〜４６で、分岐された
ＳＴＳ−１信号も他の方路のＯＣ−１９２送信回路に接
続する。
岐されたＳＴＳ−１信号以外のＳＴＳ−１信号をタイム
スロットの変換を行うことなく受信した方路とは異なる
方路のＯＣ−１９２送信回路に接続する。これにより、
ＯＣ−１９２伝送路間のＳＴＳ−１信号の中継機能を実
現する。分岐と中継を同時に行うＳＴＳ−１信号に対し
ては、部分空間スイッチ回路３１〜４６で、分岐された
ＳＴＳ−１信号も他の方路のＯＣ−１９２送信回路に接
続する。
【００１５】ＯＣ−１２受信回路６１〜６９では、ＯＣ
−１２伝送路からのＯＣ−１２信号を受信し、第１のタ
イムスロット変換回路５１、５２に送る。第１のタイム
スロット変換回路５１、５２では、冗長構成が取られて
いるＯＣ−１２伝送路の受信信号から選択すべき伝送路
からの受信信号を選択し、そのＯＣ−１２伝送路のＳＴ
Ｓ−１信号をタイムスロット変換した後に部分空間スイ
ッチ回路３１〜４６に送る。部分空間スイッチ回路３１
〜４６では、ＯＣ−１２伝送路のＳＴＳ−１信号を選択
的にＯＣ−１９２多重化信号に多重化し、ＯＣ−１９２
送信回路１３、２３に接続する。これにより、ＯＣ−１
２伝送路からＯＣ−１９２伝送路へのＳＴＳ−１信号の
挿入機能を実現する。また、部分空間スイッチ回路３１
〜４６では、第１のタイムスロット変換回路５１、５２
から受信したＯＣ−１２伝送路のＳＴＳ−１信号を選択
的に、第２のタイムスロット変換回路５２、５３に接続
する。これにより、ＯＣ−１２伝送路のＳＴＳ−１信号
は、選択的に、他のＯＣ−１２伝送路に接続され、ＯＣ
−１２伝送路相互間でのＳＴＳ−１信号の接続が可能と
なる。
−１２伝送路からのＯＣ−１２信号を受信し、第１のタ
イムスロット変換回路５１、５２に送る。第１のタイム
スロット変換回路５１、５２では、冗長構成が取られて
いるＯＣ−１２伝送路の受信信号から選択すべき伝送路
からの受信信号を選択し、そのＯＣ−１２伝送路のＳＴ
Ｓ−１信号をタイムスロット変換した後に部分空間スイ
ッチ回路３１〜４６に送る。部分空間スイッチ回路３１
〜４６では、ＯＣ−１２伝送路のＳＴＳ−１信号を選択
的にＯＣ−１９２多重化信号に多重化し、ＯＣ−１９２
送信回路１３、２３に接続する。これにより、ＯＣ−１
２伝送路からＯＣ−１９２伝送路へのＳＴＳ−１信号の
挿入機能を実現する。また、部分空間スイッチ回路３１
〜４６では、第１のタイムスロット変換回路５１、５２
から受信したＯＣ−１２伝送路のＳＴＳ−１信号を選択
的に、第２のタイムスロット変換回路５２、５３に接続
する。これにより、ＯＣ−１２伝送路のＳＴＳ−１信号
は、選択的に、他のＯＣ−１２伝送路に接続され、ＯＣ
−１２伝送路相互間でのＳＴＳ−１信号の接続が可能と
なる。
【００１６】
【発明の効果】本発明では、各々が規模の小さいスイッ
チを組み合わせて、低速側伝送路相互間での被多重化信
号の接続を行っているため、比較的容易に低速側伝送路
相互間での被多重化信号の接続が可能な大容量のアッド
・ドロップ多重化装置を構成することができる。
チを組み合わせて、低速側伝送路相互間での被多重化信
号の接続を行っているため、比較的容易に低速側伝送路
相互間での被多重化信号の接続が可能な大容量のアッド
・ドロップ多重化装置を構成することができる。
【図１】本発明の一実施例のアッド・ドロップ多重化装
置のブロック構成図。
置のブロック構成図。
１１、２１…ＯＣ−１９２受信回路、１３、２３…ＯＣ
−１９２送信回路、１４、２４…多重回路、１２、２２
…分離回路、６１〜６９、７１〜７９…ＯＣ−１２受信
回路、８１〜８９、９１〜９９…ＯＣ−１２送信回路、
５１、５２…第１のタイムスロット変換回路、５３、５
４…第２のタイムスロット変換回路、３１〜４６…部分
空間スイッチ回路。
−１９２送信回路、１４、２４…多重回路、１２、２２
…分離回路、６１〜６９、７１〜７９…ＯＣ−１２受信
回路、８１〜８９、９１〜９９…ＯＣ−１２送信回路、
５１、５２…第１のタイムスロット変換回路、５３、５
４…第２のタイムスロット変換回路、３１〜４６…部分
空間スイッチ回路。
Claims (9)
- 【請求項１】高速側伝送路からの高速側多重化信号を受
信する複数の高速側受信インタフェースと、高速側伝送
路へ高速側多重化信号を送信する複数の高速側送信イン
タフェースと、低速側伝送路からの低速側多重化信号を
受信する複数の低速側受信インタフェースと、低速側伝
送路へ低速側多重化信号を送信する複数の低速側送信イ
ンタフェースと、該高速及び低速受信インタフェースが
受信した信号に多重化されている被多重化信号を該高速
側及び低速側送信インタフェースに接続する分岐挿入部
とから成るアッド・ドロップ多重化装置であって、該分
岐挿入部は、前記複数の低速側受信インタフェースの内
の一部が受信した信号の被多重化信号のタイムスロット
を入れ替える複数の第１のタイムスロット変換回路と、
前記複数の低速側送信インタフェースの内の一部に出力
する信号の被多重化信号のタイムスロットを入れ替える
複数の第２のタイムスロット変換回路と、前記高速側受
信インタフェースが受信した信号に多重化されている被
多重化信号を選択的に分岐して前記複数の第２のタイム
スロット変換回路に接続する機能と前記前記複数の第１
のタイムスロット変換回路からの信号を前記高速側受信
インタフェースが受信した信号に選択的に挿入して前記
高速側送信インタフェースに接続する機能と前記複数の
第１のタイムスロット変換回路からの信号を前記複数の
第２のタイムスロット変換回路に選択的に接続する機能
とを有する空間スイッチ回路とから構成されるアッド・
ドロップ多重化装置。 - 【請求項２】前記高速側多重化信号はANSI T.105に定め
られているOC-N信号である請求項１記載のアッド・ドロ
ップ多重化装置。 - 【請求項３】前記低速側多重化信号はANSI T.105に定め
られているOC-M (M<N) 信号である請求項２記載のアッ
ド・ドロップ多重化装置。 - 【請求項４】前記分岐挿入部におけるタイムスロット変
換および分岐と挿入の単位は、ANSIT.105に定められて
いるSTS-1である請求項２又は請求項３記載のアッド・
ドロップ多重化装置。 - 【請求項５】前記低速側伝送路が現用１＋予備１或いは
現用N：予備１の冗長構成をとっている場合に、現用系
の低速側伝送路と予備系の低速側伝送路の切替を前記第
１のタイムスロット変換回路および第２のタイムスロッ
ト変換回路で行う請求項１乃至４のいずれかに記載のア
ッド・ドロップ多重化装置。 - 【請求項６】前記高速側伝送路が現用１＋予備１の冗長
構成をとっている場合に、現用系の高速側伝送路と予備
系の高速側伝送路の切替を前記空間スイッチ回路で行う
請求項１乃至４のいずれかに記載のアッド・ドロップ多
重化装置。 - 【請求項７】リング型伝送路切替方式における前記高速
側多重化信号の切替を前記空間スイッチ回路で行う請求
項１乃至４のいずれかに記載のアッド・ドロップ多重化
装置。 - 【請求項８】前記空間スイッチ回路は、複数の部分空間
スイッチ回路から構成され、各々の部分空間スイッチ回
路は前記高速側多重化信号の互いに異なる特定の範囲の
タイムスロットの分岐と挿入を行う請求項１乃至４のい
ずれかに記載のアッド・ドロップ多重化装置。 - 【請求項９】前記部分空間スイッチ回路はクロスポイン
トスイッチである請求項８記載のアッド・ドロップ多重
化装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6096058A JPH07303088A (ja) | 1994-05-10 | 1994-05-10 | アッド・ドロップ多重化装置 |
| US08/435,046 US5586115A (en) | 1994-05-10 | 1995-05-08 | Add-drop multiplexer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6096058A JPH07303088A (ja) | 1994-05-10 | 1994-05-10 | アッド・ドロップ多重化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07303088A true JPH07303088A (ja) | 1995-11-14 |
Family
ID=14154847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6096058A Pending JPH07303088A (ja) | 1994-05-10 | 1994-05-10 | アッド・ドロップ多重化装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5586115A (ja) |
| JP (1) | JPH07303088A (ja) |
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| WO2001047158A1 (fr) * | 1999-12-20 | 2001-06-28 | Kabushiki Kaisha Toshiba | Emetteur et carte d'interface tributaire |
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1994
- 1994-05-10 JP JP6096058A patent/JPH07303088A/ja active Pending
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1995
- 1995-05-08 US US08/435,046 patent/US5586115A/en not_active Expired - Fee Related
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| WO2001047158A1 (fr) * | 1999-12-20 | 2001-06-28 | Kabushiki Kaisha Toshiba | Emetteur et carte d'interface tributaire |
Also Published As
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|---|---|
| US5586115A (en) | 1996-12-17 |
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