JP3364440B2 - Ｓｄｈ伝送装置 - Google Patents

Description

【発明の詳細な説明】

（目次） 発明の属する技術分野 従来の技術（図４７〜図５３） 発明が解決しようとする課題（図５３，図５４） 課題を解決するための手段（図１） 発明の実施の形態（図２〜図４６） 発明の効果

【０００１】

【発明の属する技術分野】本発明は、ＳＤＨ(Synchrono
us Digital Hierarchy）伝送方式に準拠したネットワー
クに使用されるＳＤＨ伝送装置に関し、特に、ＡＤＭ(A
dd-Drop Multiplexer)としての機能を有するＳＤＨ伝送
装置に関する。

【０００２】

【従来の技術】ＳＤＨ伝送網〔北米ではＳＯＮＥＴ(Syn
chronous Optical Network）と呼ばれる〕では、現在、
ＯＣ−Ｎ〔Optical Carrier-level Ｎ：Ｎ＝１９２（10
Gb/s)／４８(2.4Gb/s) ／１２(600Mb/s) 等〕の所定伝
送容量（速度）の伝送（信号）フレームを扱う高速ネッ
トワークが実現されてきており、そのネットワークアプ
リケーション（ネットワーク構成）としては、例えば、
図４７〜図４９に示すように、ターミナル／リニア，リ
ジェネレータ，リング〔ＵＰＳＲ(Unidirectional Path
Switched Ring) ／ＢＬＳＲ(Bidirectional Line Swit
ched Ring)〕等がある。

【０００３】ここで、各図４７〜図４９において、上記
のＯＣ−Ｎ信号フレームにマッピングされている回線
（信号）単位に応じてAdd/Drop/Through処理を施す回線
設定（ＴＳＡ：Time Slot Assignment) を主要機能とす
るＡＤＭ装置（ＳＤＨ伝送装置）１００については、上
記のような各種アプリケーションに対応した機能を併用
することで、１つの装置で各種アプリケーションに対応
することができるようになっている。

【０００４】例えば図５０に示すように、高速側回線
（ＯＣ−Ｎ）がリング（ＵＰＳＲ）形態の場合、ＡＤＭ
装置（ノードＡ）は、リング上で各ノード（局）Ｂ，
Ｃ，Ｄ間の通信に割り当てられるチャンネル（ＳＴＳ−
１×ｎ）の総計（＝Ｎチャンネル）分の回線容量を扱う
（収容）することになり、リングのＥＡＳＴ／ＷＥＳＴ
方向のそれぞれに同一信号をアッドしたり、ノードＣに
対する終端側ノードとしてＥＡＳＴ／ＷＥＳＴ方向から
それぞれ送られてくる同一信号のうち回線品質の良い方
の信号を選択し該当する信号チャンネル（低速回線信
号）を低速回線（トリビュータリ）側へドロップしたり
する。

【０００５】そして、低速側回線（ＯＣ−Ｎ／４，Ｎ／
１６，Ｎ／６４等）の処理を担うトリビュータリブロッ
ク（ＴＢ）では、上記の高速回線側と同様なリング構成
や現用(Work)／予備(Protection)系の１＋１冗長構成等
の多様なアプリケーションに対応することができるよう
になっている。このため、ＴＢは、各種伝送レベル（容
量）に対応するインタフェース（ＩＦ）ユニットの収容
互換やアプリケーションを満足することを目的とした各
種機能盤（ユニット）間インタフェースを考慮した構成
になっている。

【０００６】即ち、例えば図５１に示すように、ＴＢ２
００は、低速側回線となる各種伝送レベル（ＯＣ−ｎ：
ｎ＜ＮでＮ＝１９２のとき例えばｎ＝４８／１２／３
等）に対応したＯＣ−ｎ伝送フレームの生成／終端処理
を施すＩＦユニット（ＩＦ盤）３００を複数有してお
り、これらの各ＩＦ盤３００が、１＋１冗長構成の低速
回線（低速ネットワーク）を収容する場合はワーク（現
用回線）ユニット／プロテクト（予備回線）ユニットと
して使用され、リング構成の低速回線を収容する場合は
ＥＡＳＴ／ＷＥＳＴ側伝送ユニットとして使用される。

【０００７】各ＩＦ盤３００は、それぞれ、伝送路（ラ
イン：ＯＣ−ｎレベル）入力信号に対し、Ｏ／Ｅ（光／
電気）変換部３０１やフレーム同期保護部３０２，デス
クランブル部３０３，ＳＯＨ受信処理部３０４，バイト
分離化部３０５，ＡＩＳ等の各種アラームの監視部３０
６等をそなえるものであって、後段に位置する低速側回
線設定を担うルーティングブロック（ＲＢ）４００に対
して受信したＯＣ−ｎ伝送フレームから分離化した信号
を転送するようになっている。

【０００８】また、逆に、ＲＢ４００で低速側回線設定
（Ａｄｄ設定）されて転送されてくる信号に対し、バイ
ト多重化部３０７，ＳＯＨ挿入部３０８，スクランブル
部３０９，Ｅ／Ｏ変換部３１０，ＢＩＰ(Bit Interleav
ed Parity)処理部３１１等をそなえ、上記のＡｄｄ設定
された信号を伝送フレーム（ＯＣ−ｎレベル）に多重化
した後、ＳＯＨを付加してスクランブル符号化，Ｅ／Ｏ
変換等を施すことにより伝送路（ＯＣ−ｎレベル）出力
信号を生成するようになっている。

【０００９】なお、ＲＢ４００は、前記の各種アプリケ
ーションに対応した低速側回線の切り替え動作（スイッ
チ／ブリッジ等）を行なうもので、例えば、前記ＯＣ−
ｎ上で１＋１冗長構成時には伝送路（ライン）に対する
ＡＰＳ(Automatic Protection Switch) プロトコルに従
ったライン切り替え（回線選択）処理を行ない、リング
（ＵＰＳＲ）構成時にはＥＡＳＴ／ＷＥＳＴ方向の信号
の選択処理を行なう機能４０ａを具備している。また、
低速側回線の回線設定（Add/Drop/Through：ＴＳＡ) 機
能４０ｂも有しており、これにより、低速側回線の多彩
なアプリケーションに対応するとともに、高速側回線
（ハイスピードブロック５００）への接続が可能になっ
ている。

【００１０】そして、ハイスピードブロック（ＨＢ）５
００は、高速回線側（高速回線信号）とのインタフェー
スをとるインタフェース部５０１と、高速回線側の回線
設定(Add/Drop/Through)を行なうＴＳＡ機能５０２とを
有し、低速側回線をＴＢ２００（ＲＢ４００）によって
収容するが、１つのＴＢ２００（ＲＢ４００）に収容可
能な低速側回線（ＯＣ−ｎ）用のＩＦ盤３００の収容ス
ロット数（枚数）に物理的制約条件があるため、例えば
図５２に示すように、高速側回線容量（Ｎチャンネル）
に対して複数（ｍ系）のＲＢ４００を収容し、全ＲＢ４
００で高速側回線（Ｎチャンネル分）を全て収容するこ
とになる。

【００１１】例えば、高速側回線がＯＣ−１９２（１０
Ｇｂ／ｓ）レベルの信号（伝送フレーム）を扱うリング
（ＵＰＳＲ）であった場合、図５３に示すように、ＨＢ
５００は、ＯＣ−１９２（１０Ｇｂ／ｓ）容量の信号処
理能力を有して構成され、このＨＢ５００に例えばＯＣ
−４８（２．４Ｇｂ／ｓ）レベルの信号処理能力をもつ
ＲＢ４００が４枚収容され、さらに、各ＲＢ４００にそ
れぞれＯＣ−１２（６００Ｍｂ／ｓレベルのＩＦ盤３０
０であれば４枚、ＯＣ−４８（２．４Ｇｂ／ｓ）レベル
のＩＦ盤３００であれば１／４の１枚が収容されること
になる。

【００１２】つまり、ＴＢ２００（ＲＢ４００）には、
低速側回線に適用される伝送レベルに応じたＩＦ盤３０
０が、その処理能力（容量）に見合うスロット分だけ割
り当てられるようになっており、ＯＣ−ｎレベルのＩＦ
盤３００をフルスロット収容した時の全信号容量をＴＢ
２００の処理容量とすると、ＯＣ−（ｎ×４）レベルの
ＩＦ盤３００収容時には収容スロット数を１／４にする
ことで各種ＩＦ盤３００の実装に互換性をもたせるよう
になっている。

【００１３】即ち、上記のＡＤＭ装置１００は、ＯＣ−
ｎレベルを基本伝送レベルとして、ＴＢ２００内での各
種伝送レベル用のＩＦ盤３００の収容互換並びに高速側
回線（ＨＢ５００）に対する信号容量（ＴＢ２００内処
理容量）の面を考慮して設計されているのである。

【００１４】

【発明が解決しようとする課題】しかしながら、上述し
たＡＤＭ装置１００では、基本伝送容量ＯＣ−ｎよりも
容量の小さいＩＦ盤３００（例えば、ＯＣ−ｎ／４等）
をＴＢ２００に収容すると、そのままＴＢ２００の処理
容量の縮小化につながってしまうという課題が生じる。

【００１５】例えば図５４に示すように、低速側回線が
冗長構成（現用回線／予備回線をもった１＋１構成）
で、フルスロット収容時、各ＴＢ２００（図５４では２
枚分のみ図示）にそれぞれ現用回線／予備回線用（リン
グ構成時にはＥＡＳＴ／ＷＥＳＴ用として使用される）
のＯＣ−ｎのＩＦ盤３００がＬ枚収容（実装）される場
合を考える。

【００１６】この場合、１つのＲＢ４００に入力されて
くる信号の合計容量はＯＣ−ｎ×Ｌ×２（図５３の場合
ｎ＝１２，Ｌ＝４で４．８Ｇｂ／ｓ）となるが、現用／
予備選択（ＡＰＳ：Automatic Protection Switch)機能
により、その半分の伝送容量（ＯＣ−ｎ×Ｌ：図５３の
場合２．４Ｇｂ／ｓ）がＲＢ４００で選択されてハイス
ピードブロック５００とインタフェースされることにな
る。つまり、１つのＲＢ４００がＨＢ５００とインタフ
ェース(Add/Drop/Through 処理）する信号容量はＯＣ−
ｎ×Ｌ（図５３の場合２．４Ｇｂ／ｓ）となる（フル状
態）。

【００１７】このようなＴＢ２００の構成において、例
えば、各ＩＦ盤３００を１／４の伝送容量のＯＣ−ｎ／
４〔図５３においてＯＣ−３（１５０Ｍｂ／ｓ）〕用の
ものにすると、１つのＲＢ４００に入力されてくる信号
の合計容量はＯＣ−ｎ／４×Ｌ×２（図５３では１．２
Ｇｂ／ｓ）となり、ＨＢ５００とインタフェースされる
信号容量はその半分のＯＣ−ｎ／４×Ｌ（６００Ｍｂ／
ｓ）となる。つまり、この場合、１つのＲＢ４００がＨ
Ｂ５００とインタフェースする信号容量は上記のフル状
態（２．４Ｇｂ／ｓ）から単純に１／４（６００Ｍｂ／
ｓ）に減少してしまう。

【００１８】即ち、上記のＲＢ２００では、既存の配線
接続を流用して各種伝送容量のＩＦユニット３００に対
応すると（各種ＩＦ盤３００の互換性を損なわないよう
にすると）、基本伝送容量ＯＣ−ｎよりも伝送容量の小
さいＩＦ盤３００に対応してゆけばしてゆくほど、１つ
のＲＢ４００がＨＢ５００とインタフェースする処理容
量が少なくなってしまう〔ＲＢ４００がＨＢ５００とイ
ンタフェースできる処理能力（キャパシティ）に対し
て、実際にインタフェースする処理容量の密度が低下し
てしまう〕のである。

【００１９】ここで、上記のようなＲＢ４００の処理容
量の縮小化を防止するには、ＲＢ４００とＩＦ盤３００
との接続数を単純に増やせば（例えば、ＯＣ−ｎ／４の
場合だと、４倍の数のＩＦ盤３００を接続すれば）よい
が、それでは、装置規模が非常に大きくなってしまうば
かりでなく、収容互換性も損なわれてしまう（実際に
は、先にも述べたように、１つのＲＢ４００の収容スロ
ット数には物理的制約があるので、このような対処は実
質不可能である）。

【００２０】本発明は、このような課題に鑑み創案され
たもので、基本伝送容量よりも小さい伝送（信号）容量
のＩＦユニット（低速回線信号）との収容互換性を保ち
つつ、ハイスピードブロックとインタフェースする信号
容量の縮小化を抑制することのできる、ＳＤＨ伝送装置
を提供することを目的とする。

【００２１】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図で、この図１に示すＳＤＨ伝送方式に準拠したネ
ットワークに使用されるＳＤＨ伝送装置１は、所定の高
速回線信号を収容するハイスピードブロック２と、低速
ネットワークが扱う上記の高速回線信号よりも低伝送容
量の低速回線信号をハイスピードブロック２の伝送容量
に応じた容量分だけ収容してハイスピードブロック２と
の間のインタフェースをとるトリビュータリブロック３
とをそなえている。

【００２２】さらに、トリビュータリブロック３は、こ
の図１に示すように、それぞれ、所定容量分の低速回線
信号を収容し上記の低速ネットワークの形態に応じてハ
イスピードブロック２とインタフェースをとるべき低速
回線信号についての回線選択処理を行なう複数のルーテ
ィングブロック４をそなえている。そして、これらのル
ーティングブロック４のうちの一部のルーティングブロ
ック４は、収容低速回線信号が上記の所定容量分に満た
ない場合にマスターブロック４Ｍとして、他のルーティ
ングブロック４が収容する低速回線信号を収容すべく、
他のルーティングブロック４をスレーブブロック４Ｓと
して収容している。

【００２３】上述のごとく構成された本発明のＳＤＨ伝
送装置１では、トリビュータリブロック３において、マ
スターブロック（ルーティングブロック）４Ｍが、自己
以外のルーティングブロック（スレーブブロック）４Ｓ
を収容することにより、スレーブブロック４Ｓの収容す
る低速回線信号を収容しているので、上記の所定容量分
に満たない容量分をスレーブブロック４Ｓの収容する低
速回線信号で補うことができる（請求項１）。

【００２４】ここで、上記のスレーブブロック４Ｓに
は、自己が収容する低速回線信号をマスターブロック４
Ｍの空き容量部分に折り返し収容させる第１折り返し部
を設けてもよい。これにより、スレーブブロック４Ｓ
は、通常のルーティングブロックに大きな変更を施すこ
となく、マスターブロック４Ｍとの接続を実現すること
ができる（請求項２）。

【００２５】また、上記のマスターブロック４Ｍには、
スレーブブロックとなったときに自己が収容される他の
マスターブロックの空き容量部分に自己が収容する低速
回線信号を折り返し収容させる第２折り返し部を設けて
もよい。これにより、マスターブロックは、スレーブブ
ロックとして代替使用（流用）することができるように
なる（請求項３）。

【００２６】さらに、上記のマスターブロック４Ｍ及び
スレーブブロック４Ｓは、それぞれ、上記の低速ネット
ワークの形態に応じた回線選択処理によりマスターブロ
ック４Ｍ及びスレーブブロック４Ｓ間で未使用となる信
号ラインについてマスク処理を施すマスク処理部をそな
えていてもよい。これにより、各ブロック４Ｍ，４Ｓ間
で未使用となる信号ラインについてはマスク処理が施さ
れるので、未使用の信号ラインを通じて無駄な電力が消
費されることを防止することができる（請求項４）。

【００２７】また、上記の各ブロック４Ｍ，４Ｓは、そ
れぞれ、１スロット当たり複数チャンネル分の低速回線
信号を収容する複数スロット分のインタフェース部と、
これらの各インタフェース部からの低速回線信号に対し
て各チャンネル単位で時分割に上記の低速ネットワーク
の形態に応じた回線選択処理を施す時分割回線選択処理
部とをそなえていてもよい。これにより、各ブロック４
Ｍ，４Ｓは、１スロット（インタフェース部）で複数チ
ャンネル分の低速回線信号を収容しても、時分割回線選
択処理部により、各チャンネル単位で正常な回線選択処
理を施すことができる（請求項５）。

【００２８】ここで、上記の時分割回線選択処理部は、
上記の各インタフェース部からの各低速回線信号を保持
するメモリ部と、このメモリ部からの各低速回線信号の
読み出しタイミングを上記の各インタフェース部への装
置内フレーム出力タイミングに同期したタイミングで制
御することにより各低速回線信号のフレーム先頭位置を
揃えて各低速回線信号を読み出す読み出し制御部とをそ
なえ、この読み出し制御部によるフレーム先頭位置が揃
った状態で低速回線信号に対してチャンネル単位の時分
割回線選択処理を行なうように構成されていてもよい。

【００２９】これにより、時分割回線選択処理部では、
上記の読み出し制御部による読み出し制御によって各イ
ンタフェース部からの各低速回線信号のフレーム先頭位
置が揃うので、各チャンネル単位の時分割回線選択処理
を容易に行なうことができる（請求項６）。なお、上記
の読み出し制御部は、上記の読み出しタイミングを任意
に変更しうるように構成されていてもよく、これによ
り、装置設計段階から緻密なタイミング（位相）調整を
考慮する必要が無くなる（請求項７）。ただし、この読
み出し制御部は、上記の読み出しタイミングを各インタ
フェース部への装置内フレーム出力タイミングに基づく
固定タイミングで制御しうるように構成してもよい。こ
の場合は、一部のインタフェース部の挿抜等により生じ
るフレーム位相の不定動作の時分割回線選択処理への影
響を防止することができる（請求項８）。

【００３０】また、上記の各ブロック４Ｍ，４Ｓは、そ
れぞれ、上記のインタフェース部についての障害を検出
する複数の障害検出部と、これらの障害検出部で障害が
検出されると警報信号を上記の低速回線信号として発生
する複数の警報信号発生部をそなえ、上記の時分割回線
選択処理部が、全障害検出部で障害が検出されている場
合は装置内フレームタイミングに従って警報信号の時分
割送出処理を行なう一方、一部の障害検出部で障害が検
出されていない場合はその障害が検出されていないイン
タフェース部からの低速回線信号のフレームタイミング
に従って警報信号の時分割送出処理を行なうように構成
されていてもよい。

【００３１】これにより、時分割回線選択処理部は、警
報信号の送出を各チャンネル単位で行なうことができる
とともに、一部のインタフェース部に障害が発生してい
ないときのそのインタフェース部からのフレームタイミ
ングと装置内フレームタイミングとの衝突による警報信
号送出時の誤動作を防止することができる（請求項
９）。

【００３２】さらに、上記の時分割回線選択処理部は、
上記の低速ネットワークの形態が現用系及び予備系を有
する冗長形態である場合は現用系及び予備系の各低速回
線信号のいずれかを時分割に選択する一方、上記の低速
ネットワークの形態がリング形態である場合はそのリン
グ形態における各伝送方向用の各低速回線信号をそれぞ
れ時分割に選択するように構成されていてもよい。これ
により、時分割回線選択処理部は、冗長形態及びリング
形態のいずれにも対応して正常な回線選択処理を実施す
ることができる（請求項１０）。

【００３３】また、上記のインタフェース部は、上記の
低速回線信号にダミー信号を付加することにより低速回
線信号の伝送容量を、上記の所定容量分の低速回線信号
を収容したときの基準伝送容量に変換するように構成し
てもよく、この場合、上記の時分割回線選択処理部は、
上記基準伝送容量の低速回線信号を収容したときの基準
処理速度で上記の回線選択処理を行なうように構成され
る。

【００３４】これにより、時分割回線選択処理部は、各
ブロック４Ｍ，４Ｓの収容低速回線信号の伝送容量が上
記の所定容量分に満たない場合でも、入力信号は上記の
ダミー信号により基準伝送容量となっているので、上記
の基準処理速度のまま上記の回線選択処理を正常に実施
することができる（請求項１１）。

【００３５】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。 （Ａ）基本概念の説明 図２は本発明の一実施形態としてのＡＤＭ装置（ＳＤＨ
伝送装置）の構成を示すブロック図で、この図２に示す
ＡＤＭ装置１も、所定の高速回線（ＯＣ−Ｎ）信号を収
容するハイスピードブロック（ＨＢ）２と、低速ネット
ワーク（アプリケーション：１＋１冗長構成やリング構
成等）が扱う上記のＯＣ−Ｎ信号よりも低伝送容量の低
速回線（ＯＣ−ｎレベル）信号をＨＢ２の伝送容量に応
じた容量分だけ収容してＨＢ２との間のインタフェース
をとるトリビュータリブロック（ＴＢ）３とをそなえて
いる。

【００３６】そして、このＴＢ３は、マスターブロック
（ルーティングブロック：ＲＢ）４−１とこのマスター
ブロック４−１に従属してそれぞれ接続（収容）された
スレーブブロック（ＲＢ）４−２〜４−４とをそなえて
おり、各ルーティングブロック４−ｉ（ただし、１〜
４）の規定スロット〔収容（実装）位置〕に、それぞ
れ、基本伝送容量ＯＣ−ｎの１／４の伝送容量の信号を
収容するＯＣ−ｎ／４用のインタフェース（ＩＦ）ユニ
ット（ＩＦ盤）５が図２に示すように１＋１冗長構成時
の現用回線／予備回線用（リング構成時はＥＡＳＴ回線
／ＷＥＳＴ回線用として使用される）にそれぞれＬ枚ず
つ実装されている。

【００３７】なお、以下、現用（ＥＡＳＴ）回線用のＩ
Ｆ盤５と予備（ＷＥＳＴ）回線用のＩＦ盤５とを区別す
る場合は、現用（ＥＡＳＴ）回線用のＩＦ盤５を５Ｗ
（５ＥＡ) と表記し、予備（ＷＥＳＴ）回線用のＩＦ盤
５を５Ｐ（５ＷＥ）と表記する。つまり、本実施形態の
ＴＢ３は、それぞれ所定容量（ＯＣ−ｎ×Ｌ×２）分の
ＯＣ−ｎ信号を収容し上記の低速ネットワークの形態に
応じてＨＢ２とインタフェースをとるべきＯＣ−ｎ信号
についてのルーティング（回線選択）処理を行なう複数
のＲＢ４−ｉをそなえ、各ＲＢ４−ｉのうちの一部のＲ
Ｂ４−１が、収容信号が所定容量分（ＯＣ−ｎ×Ｌ×
２）に満たない（図２ではＯＣ−ｎ／４×Ｌ×２となる
ので１／４）場合にマスターブロック（ＭＢ）として、
自己以外の他のＲＢ４−２〜４−４が収容するＯＣ−ｎ
／４信号を収容すべく、他のＲＢ４−２〜４−４をスレ
ーブブロック（ＳＢ）として収容しているのである。

【００３８】このような構成により、１つのＳＢ４−２
〜４−４の処理容量はＯＣ−ｎ／４×Ｌとなり、１つの
ＲＢ（ＭＢ）４−１とＨＢ２との間のインタフェース
（Add/Drop/Through処理）容量はＭＢ４−１の処理容量
（ＯＣ−ｎ／４×Ｌ）と３つ分のＳＢ４−２〜４−４の
処理容量（ＯＣ−ｎ／４×Ｌ×３）との合計（＝ＯＣ−
ｎ×Ｌ）となり、ＯＣ−ｎ用のＩＦ盤をフル実装した時
のインタフェース容量と同等になる。

【００３９】つまり、本ＡＤＭ装置１では、ＴＢ３にお
いて、ＭＢ４−１が、自己以外の他のＲＢ４−２〜４−
４をＳＢとして収容することにより、ＳＢ４−２〜４−
４の収容するＯＣ−ｎ／４信号を収容して、上記の所定
容量分に満たない容量分をＳＢ４−２〜４−４の収容す
るＯＣ−ｎ／４信号で補うのである。従って、１つのＲ
Ｂ４−ｉが収容する信号の容量には柔軟性（互換性）を
もたせながら、１つのＲＢ４−ｉの信号の収容量が所定
容量分に満たない場合でも、ＨＢ２とインタフェースす
る信号の容量（インタフェース容量）の縮小化を防止す
ることができる。即ち、既存のＴＢ３内のＢＷＢ配線
（ユニット間配線）接続をそのまま流用しても、基本伝
送容量ＯＣ−ｎよりも伝送容量の小さいＩＦ盤５に対す
る収容互換性をＴＢ３（ＲＢ４−ｉ）にもたせて、ＲＢ
４−ｉとＨＢ２との間の処理容量の縮小化を最小限に抑
えることができるのである。

【００４０】ただし、本実施形態では、ＲＢ４−ｉの集
積度の限界から、ＭＢ４−１に３つのＳＢ４−２〜４−
４との接続インタフェースをもたせることが現状では困
難なため、例えば図３に示すように、ＲＢ４−１とＲＢ
４−３とをそれぞれＭＢとして各ＭＢ４−１，４−３が
それぞれ１つのＳＢ４−２，４−４を収容する構造にな
っている。

【００４１】この場合は、ＯＣ−ｎ／４〔例えば、ＯＣ
−３ｃ（約１５０Ｍｂ／ｓ）〕用のＩＦ盤５を上記のよ
うにフル実装すると、ＭＢ４−１，４−３がＨＢ２とイ
ンタフェースする信号容量はＯＣ−ｎ〔ＯＣ−１２ｃ
（約６００Ｍｂ／ｓ）〕用のＩＦ盤をフル実装した場合
（６００Ｍｂ／ｓ×４＝２．４Ｇｂ／ｓ）の１／２（１
５０Ｍｂ／ｓ×４×２＝１．２Ｇｂ／ｓ）にまでしかＨ
Ｂ２とのインタフェース容量を上げられないが、単純に
１／４（１５０Ｍｂ／ｓ×４＝６００Ｍｂ／ｓ）に縮小
してしまうよりはましである。

【００４２】以下、このような機能を実現するＭＢ４−
１及びＳＢ４−２〜４−４の詳細について説明する。ま
ず、ＭＢ４−１（４−３も同様）には、例えば図４及び
図６に示すように、ラインスイッチ部４１Ｍ，ラインブ
リッジ部４２Ｍ，ＴＳＡ処理部４３Ｍ，受信側スレーブ
インタフェース（ＳＩＦ）部４４Ｍ，送信側スレーブイ
ンタフェース（ＳＩＦ）部４５Ｍ及び切替部４６Ｍが設
けられており、さらに、ラインブリッジ部４２Ｍに、イ
ンヒビット（ＩＮＨ）処理部４７Ｍが設けられている。

【００４３】ここで、ラインスイッチ部４１Ｍは、基本
的に、１＋１冗長構成〔１＋１(APS) モード〕時には現
用／予備回線用の各ＩＦ盤５から送られてくる同じ信号
のいずれかを選択してＴＳＡ処理部４３へ送出する一
方、リング（ＵＰＳＲ）モード時にはＥＡＳＴ／ＷＥＳ
Ｔ回線用の各ＩＦ盤５から送られてくるＥＡＳＴ／ＷＥ
ＳＴ回線信号をそれぞれＴＳＡ処理部４３へ送出すると
いったラインスイッチ処理を行なうものであるが、本実
施形態では、ＩＦ盤５側からの信号と受信側ＳＩＦ部４
４Ｍを通じてＳＢ４−２（４−４）から送られてくる信
号とのいずれかを選択する信号選択スイッチ４８Ｍによ
って、ＳＢ４−２（４−４）から送られてくる信号をＴ
ＳＡ処理部４３へ入力させることができるようになって
いる。

【００４４】また、ＴＳＡ処理部４３は、入力信号に対
してAdd/Drop/Through処理を施すもので、例えば、１＋
１モード時にラインスイッチ部４−１で選択された現用
回線もしくは予備回線信号をハイスピードブロック２側
へドロップしたり、リングモード時にＥＡＳＴ（ＷＥＳ
Ｔ）回線信号をＷＥＳＴ（ＥＡＳＴ）回線へ伝送すべく
ラインブリッジ部４２Ｍ側へスルーしたりするようにな
っている。

【００４５】ただし、このＴＳＡ処理部４３Ｍで処理さ
れた信号のうちＳＢ４−２（４−４）用の信号について
は、送信側ＳＩＦ部４５Ｍを通じてＳＢ４−２（４−
４）へ出力されるようになっている。さらに、ラインブ
リッジ部４２Ｍは、１＋１モード時にはＴＳＡ処理部４
２Ｍで処理された信号を２分岐して現用回線／予備回線
用の各ＩＦ盤５（５Ｗ，５Ｐ）に同一の信号を配信する
一方、リングモード時にはＴＳＡ処理部４２Ｍで処理さ
れたＥＡＳＴ回線信号／ＷＥＳＴ回線信号をそれぞれＥ
ＡＳＴ回線／ＷＥＳＴ回線用の各ＩＦ盤５（５ＥＡ，５
ＷＥ）に配信するためのラインブリッジ処理を行なうも
のである。

【００４６】また、受信側ＳＩＦ部４４Ｍは、ＳＢ４−
２（４−４）からの信号を受信するための入力ポート
（端子）を形成するものであり、送信側ＳＩＦ部４５Ｍ
は、ＴＳＡ処理部４３でＴＳＡ処理された信号のうちＳ
Ｂ４−２（４−４）用の信号をＳＢ４−２（４−４）へ
出力するための出力ポート（端子）を形成するものであ
る。

【００４７】さらに、切替部（第２折り返し部）４６Ｍ
は、本ＭＢ４−１（４−３）をＳＢとして代替使用でき
るようにすべく、後述するようにしてＴＳＡ処理部４３
ＭからのＥＡＳＴ回線信号，ＷＥＳＴ回線信号の接続先
をＳＢ４−２（４−４）の折り返し接続部４３Ｓ（図５
及び図７により後述）での折り返し接続と同様に切り替
えることにより、ＭＢ４−１（４−３）がＳＢとなった
ときにそのＭＢ４−１（４−３）が収容される他のＭＢ
の空き容量部分（具体例は後述）に自己が収容するＯＣ
−ｎ／４信号を折り返し収容させるためのものである。

【００４８】また、ＩＮＨ処理部４７Ｍは、ＳＢ４−２
（４−４）への信号ライン（配線）のうち未使用となる
信号ライン、例えば、１＋１モード時にはＷＥＳＴ回線
は未使用となるので、ＷＥＳＴ回線信号用のＳＢ４−２
（４−４）への信号ライン（出力）に対してＡＮＤゲー
ト等を用いてインヒビット（マスク）処理を施すもので
ある。

【００４９】一方、ＳＢ４−２（４−４）には、例えば
図５及び図７に示すように、ＭＢ４−１（４−３）にお
けるものと同様のラインスイッチ部４１Ｓ及びラインブ
リッジ部４２Ｓが設けられるほか、折り返し接続部４３
Ｓ，受信側マスターインタフェース（ＭＩＦ）部４４
Ｓ，送信側マスターインタフェース（ＭＩＦ）部４５Ｓ
が設けられており、さらに、ラインブリッジ部４２Ｓ
に、インビット（ＩＮＨ）処理部４７Ｓが設けられてい
る。

【００５０】ここで、ラインスイッチ部４１Ｓは、基本
的に、１＋１構成（１＋１モード）時には現用／予備回
線用の各ＩＦ盤５から送られてくる同じ信号のいずれか
を選択して折り返し接続部４３Ｓへ送出する一方、リン
グ（ＵＰＳＲ）モード時にはＥＡＳＴ／ＷＥＳＴ回線用
の各ＩＦ盤５から送られてくるＥＡＳＴ／ＷＥＳＴ回線
信号をそれぞれ折り返し接続部４３Ｓへ送出するといっ
たラインスイッチ処理を行なうものであるが、本実施形
態では、ＩＦ盤５側からの信号と受信側ＭＩＦ部４４Ｓ
を通じてＭＢ４−１（４−３）から送られてくる信号と
のいずれかを選択する信号選択スイッチ４８Ｓによっ
て、ＭＢ４−１（４−３）から送られてくる信号を折り
返し接続部４３Ｓへ入力させることができるようになっ
ている。

【００５１】また、折り返し接続部（第１折り返し部）
４３Ｓは、ラインスイッチ部４１Ｓから入力された各Ｉ
Ｆ盤５からの信号をラインブリッジ部４２Ｓ側へ折り返
し出力するものであるが、ＭＢ４−１（４−３）のＴＳ
Ａ処理部４３ＭのＴＳＡ処理（スルー処理）とは異な
り、ＥＡＳＴ回線信号はＥＡＳＴ回線信号としてＷＥＳ
Ｔ回線信号はＷＥＳＴ回線信号として出力するようにな
っている。

【００５２】そして、１＋１モード時には、ラインスイ
ッチ部４１Ｓで選択された各ＩＦ盤５からの信号はＥＡ
ＳＴ回線用の信号ライン（送信側ＭＩＦ部４５ＳのＥＡ
ＳＴ側）を通じてＭＢ４−１（４−３）へ出力され、Ｍ
Ｂ４−１（４−３）からの信号〔ＳＢ４−２（４−４）
が収容する各ＩＦ盤５に配信すべき信号〕はラインブリ
ッジ部４２Ｓへ出力されるようになっている。

【００５３】一方、リングモード時には、ラインスイッ
チ部４１ＳからのＥＡＳＴ／ＷＥＳＴ回線信号はそれぞ
れＥＡＳＴ／ＷＥＳＴ回線信号用の信号ライン（送信側
ＭＩＦ部４５ＳのＥＡＳＴ／ＷＥＳＴ側）を通じてＭＢ
４−１（４−３）へ出力され、ＭＢ４−１（４−３）か
らのＥＡＳＴ／ＷＥＳＴ回線信号〔ＳＢ４−２（４−
４）が収容する各ＩＦ盤５に配信すべき信号〕はそれぞ
れラインブリッジ部４２Ｓへ出力されるようになってい
る。

【００５４】つまり、上記の折り返し接続部４３Ｓは、
自己が収容するＯＣ−ｎ／４信号をＭＢ４−１（４−
３）の空き容量部分（具体例は後述）に折り返し収容さ
せるための第１折り返し部としての機能を果たしている
のである。さらに、ラインブリッジ部４２Ｓは、１＋１
モード時には折り返し接続部４３Ｓにて折り返された信
号〔ただし、ＭＢ４−１（４−３）からの信号〕を２分
岐して現用回線／予備回線用の各ＩＦ盤５に同一の信号
を配信する一方、リングモード時には折り返し接続部４
３Ｓで折り返されたＥＡＳＴ回線信号／ＷＥＳＴ回線信
号〔ただし、ＭＢ４−１（４−３）からの信号〕をそれ
ぞれＥＡＳＴ回線／ＷＥＳＴ回線用の各ＩＦ盤５に配信
するためのラインブリッジ処理を行なうものである。

【００５５】また、受信側ＭＩＦ部４４Ｓは、ＭＢ４−
１（４−３）からの信号を受信するための入力ポート
（端子）を形成するものであり、送信側ＭＩＦ部４５Ｓ
は、折り返し接続部４３Ｓで折り返された信号のうちＭ
Ｂ４−１（４−３）用の信号〔ＳＢ４−２（４−４）が
収容している各ＩＦ盤５からの信号）をＭＢ４−１（４
−３）へ出力するための出力ポート（端子）を形成する
ものである。

【００５６】さらに、ＩＮＨ処理部４７Ｓは、ＭＢ４−
１（４−３）におけるものと同様に、ＭＢ４−１（４−
３）への信号ラインのうち未使用となる信号ライン、例
えば、１＋１モード時にはＷＥＳＴ回線は未使用となる
ので、ＷＥＳＴ回線信号用のＭＢ４−１（４−３）への
信号ライン（出力）に対してＡＮＤゲート等を用いてイ
ンヒビット（マスク）処理を施すものである。

【００５７】上述のごとく構成されたＭＢ４−１（４−
３）及びＳＢ４−２（４−４）の基本動作について説明
すると、まず、１＋１モード時、ＳＢ４−２（４−４）
では、図５中の実線６に示すように、各ＩＦ盤５からの
信号が、ラインスイッチ部４１Ｓで所定のラインスイッ
チ処理〔信号の多重化（後述）等も含む〕を施された
後、折り返し接続部６で折り返され、送信側ＭＩＦ部４
５ＳのＥＡＳＴ側を通り、ＭＢ４−１（４−３）へと送
信される。

【００５８】なお、このとき（１＋１モード時）、送信
側ＭＩＦ部４５ＳのＷＥＳＴ側については未使用（接
続）となるので、ＩＮＨ処理部４７ＳによってＷＥＳＴ
側の接続（出力：信号ライン）に対してマスク処理が施
されている。これにより、ＭＢ４−１（４−３），ＳＢ
４−２（４−４）での無駄な電力の消費が防止されて本
ＡＤＭ装置１の消費電力の低減化が図られている。

【００５９】次に、ＭＢ４−１（４−３）では、図４中
に実線７，９で示すように、自己が収容している各ＩＦ
盤５からの信号及び信号選択スイッチ４８Ｍで選択され
た受信側ＳＩＦ部４４Ｍ〔ＳＢ４−１（４−４）〕から
の信号については、ラインスイッチ部４１Ｍでのライン
スイッチ処理を通じて、ＴＳＡ処理部４３Ｍへ入力され
ＴＳＡ処理部４３ＭにてＴＳＡ処理が行なわれ、ＨＢ２
に対してインタフェースがとられる。

【００６０】一方、ＨＢ２からの入力信号はＴＳＡ処理
部４３ＭにおいてＴＳＡ処理が行なわれ、自己が収容し
ているＩＦ盤５用の信号についてはラインブリッジ部４
２Ｓへ（図４中の実線１０参照）、ＳＢ４−２（４−
４）が収容しているＩＦ盤５用の信号については送信側
ＳＩＦ部４５ＭのＥＡＳＴ側に送信される（図４中の実
線１１参照）。

【００６１】なお、この場合も、送信側ＳＩＦ部４５Ｍ
のＷＥＳＴ側については未使用（接続）となるので、Ｉ
ＮＨ処理部４７ＭによってＷＥＳＴ側の接続（出力：信
号ライン）に対してマスク処理が施されており、これに
より、ＭＢ４−１（４−３），ＳＢ４−２（４−４）で
の無駄な電力の消費が防止されて本ＡＤＭ装置１の消費
電力の低減化が図られている。

【００６２】そして、ラインブリッジ部４２Ｍでは、ラ
インスイッチ部４１Ｓでのラインスイッチ処理に応じた
ラインブリッジ処理（信号の２分岐等）が行なわれ、処
理後の信号が現用／予備回線用の各ＩＦ盤５に配信され
る。一方、送信側ＳＩＦ部４５ＭのＥＡＳＴ側に送信さ
れた信号は、そのままＳＢ４−２（４−４）へ送信さ
れ、ＳＢ４−２（４−４）の受信側ＭＩＦ部４４ＳのＥ
ＡＳＴ側で受信され、図５中の実線８に示すように、信
号選択スイッチ４８Ｓを通り、折り返し接続部４３Ｓで
折り返された後、ラインブリッジ部４２Ｓに入力され
る。

【００６３】ラインスイッチ部４２Ｓは、この入力信号
についてラインスイッチ部４１Ｓでのラインスイッチ処
理に応じたブリッジ処理（信号の２分岐等）を行なって
処理後の信号を自己〔ＳＢ４−２（４−４）〕が収容し
ている各ＩＦ盤５に配信する。一方、リングモード時、
ＳＢ４−２（４−４）では、図７中の実線６で示すよう
に、自己が収容しているＥＡＳＴ／ＷＥＳＴ回線用の各
ＩＦ盤５からの各信号（ＥＡＳＴ回線信号及びＷＥＳＴ
回線信号）のそれぞれについては、ラインスイッチ部４
１Ｓでのラインスイッチ処理が施されて、ＥＡＳＴ／Ｗ
ＥＳＴ回線信号はそれぞれ送信側ＭＩＦ部４５ＳのＥＡ
ＳＴ側／ＷＥＳＴ側へそれぞれ出力されてＭＢ４−１
（４−３）へ送信される（ＩＮＨ処理部４７Ｓはマスク
処理は行なわない）。

【００６４】ＭＢ４−１（４−３）では、自己が収容し
ているＥＡＳＴ／ＷＥＳＴ回線用の各ＩＦ盤５からの各
信号（ＥＡＳＴ回線信号及びＷＥＳＴ回線信号）につい
ては、図６中の実線７で示すように、ラインスイッチ部
４１Ｍを通りそれぞれＴＳＡ処理部４３Ｍへ出力され、
ＳＢ４−２（４−４）からのＥＡＳＴ回線信号及びＷＥ
ＳＴ回線信号については、図６中の実線９で示すよう
に、それぞれ受信側ＳＩＦ部４４ＭのＥＡＳＴ側／ＷＥ
ＳＴ側を通ってＴＳＡ処理部４３へ出力される。そし
て、ＴＳＡ処理部４３は、上記の各入力信号についてＴ
ＳＡ処理を行なった後、各信号をＨＢ２に出力してＨＢ
２とのインタフェースをとる。

【００６５】一方、ＴＳＡ処理部４３ＭによるＴＳＡ処
理後の信号のうち、自己〔ＭＢ４−１（４−３）〕が収
容しているＩＦ盤５用の信号についてはラインブリッジ
部４２Ｍへ出力され（図６中の実線１０参照）、ＳＢ４
−２（４−４）が収容しているＩＦ盤５用の信号につい
ては送信側ＳＩＦ部４５ＭのＥＡＳＴ側／ＷＥＳＴ側に
出力されてＳＢ４−２（４−４）へ送信される（図６中
の実線１１参照）。なお、ＩＮＨ処理部４７Ｍはマスク
処理は行なっていない。

【００６６】そして、ＭＢ４−１（４−３）のラインブ
リッジ部４２Ｍではラインスイッチ部４１Ｍでのライン
スイッチ処理に応じたラインブリッジ処理が行なわれ
て、ＭＢ４−１（４−３）が収容しているＥＡＳＴ／Ｗ
ＥＳＴ回線用の各ＩＦ盤５にＥＡＳＴ回線信号／ＷＥＳ
Ｔ回線信号がそれぞれ送信される。また、送信側ＳＩＦ
部４５ＭのＥＡＳＴ側／ＷＥＳＴ側に送信されたＥＡＳ
Ｔ回線信号／ＷＥＳＴ回線信号は、それぞれ、そのまま
ＳＢ４−２（４−４）へ送信されて、図７中に実線８で
示すように、受信側ＭＩＦ部４４ＳのＥＡＳＴ側／ＷＥ
ＳＴ側，信号選択スイッチ４８Ｓを通り、折り返し接続
部４３Ｓにて折り返された後、ラインブリッジ部４２Ｓ
へ入力される。

【００６７】ラインブリッジ部４２Ｓは、ＥＡＳＴ回線
信号／ＷＥＳＴ回線信号についてラインスイッチ部４１
Ｓでのラインスイッチ処理に応じたブリッジ処理を行な
い、各信号を対応するＥＡＳＴ／ＷＥＳＴ回線用の各Ｉ
Ｆ盤５に送信する。以上のようなＭＢ４−１（４−３）
とＳＢ４−２（４−４）との間の信号の送受信〔ＳＢ４
−２（４−４）からＭＢ４−１（４−３）への折り返し
接続）が行なわれることにより、前述したように、ＭＢ
４−１（４−３）は、自己以外の他のＲＢ４−２（４−
４）が収容するＯＣ−ｎ／４信号を収容してＨＢ２との
インタフェースをとることが可能になっている。

【００６８】ところで、上記のＭＢ４−１（４−３）
は、例えば図８に模式的に示すように、ＴＳＡ処理部４
３Ｍにおいて全信号をスルー処理させて折り返し（この
時点ではＥＡＳＴ回線信号はＷＥＳＴ側へＷＥＳＴ回線
信号はＥＡＳＴ側へ出力される）、切替部４６Ｍにライ
ンブリッジ部４２Ｍとの接続がＳＢ４−２（４−４）で
の接続と同等になるように切り替え設定することによっ
て、ＳＢ４−２（４−４）として代替使用（流用）する
ことが可能である。

【００６９】なお、図４，図６及び図８では、切替部４
６Ｍがラインブリッジ部４２ＭとＴＳＡ処理部４３Ｍと
の間に設けられているが、ＴＳＡ処理部４３ＭとＨＢ２
との間に設けられていてもよいし、ＴＳＡ処理部４３Ｍ
内に設けられていてもよい。また、このような切り替え
は、ＴＳＡ処理部４３Ｍのスルー処理を利用せずに、例
えば図９に模式的に示すように、ＴＳＡ処理部４３の前
段に、ＳＢ４−２（４−４）での折り返し接続と全く同
様の折り返し接続が可能な専用の切替部４６Ｍ′を設け
ることでも実現することが可能である。ただし、この場
合の切替部４６Ｍ′は、上記の切替部４６Ｍに比して回
路規模が大きくなるので、実装面積（集積度）の点から
考えても、図４，図６及び図８に示すように、ＴＳＡ処
理部４３のスルー処理を利用して切替部４６Ｍを設ける
方が有利である。

【００７０】次に、上記のＭＢ４−１（４−３）及びＳ
Ｂ４−２（４−４）のさらに詳細な例について図１０〜
図１３を用いて説明する。まず、ＭＢ４−１（４−３）
及びＳＢ４−２（４−４）のＯＣ−ｎ用ＩＦ盤の各スロ
ット（計８スロット）のそれぞれに、現用回線用のＯＣ
−ｎ／４用ＩＦ盤５が４枚、予備回線用のＯＣ−ｎ／４
用ＩＦ盤５が４枚ずつ（計８枚）が実装される場合を考
える。

【００７１】即ち、この場合は、図１２及び図１３に示
すように、ＭＢ４−１（４−３）には、現用回線（ＥＡ
ＳＴ回線）“１”〜“４”用のＩＦ盤５Ｗ−１〜５Ｗ−
４と、予備回線（ＷＥＳＴ回線）“１”〜“４”用のＩ
Ｆ盤５Ｐ−１〜５Ｐ−４とが接続され、ＳＢ４−２（４
−４）には、現用回線（ＥＡＳＴ回線）“５”〜“８”
用のＩＦ盤５Ｗ−５〜５Ｗ−８と、予備回線（ＷＥＳＴ
回線）“５”〜“８”用のＩＦ盤５Ｐ−５〜５Ｐ−８と
が接続される。

【００７２】なお、図１０及び図１１ではＳＢ４−２
（４−４）が収容しているＩＦ盤５Ｗ（Ｐ）−５〜５Ｗ
（Ｐ）−８，ＭＢ４−１（４−３）内の送信側／受信側
ＳＩＦ部４４Ｍ，４５Ｍ及び切替部４６Ｍについてはそ
れぞれ図示を省略している。また、上記の各ＩＦ盤５Ｗ
−ｊ，５Ｐ−ｊ（ただし、ｊ＝１〜８）はその伝送容量
がＯＣ−ｎよりも小さいＯＣ−ｎ／４であるが、本実施
形態では、２チャンネル（ＯＣ−ｎ／４×２）分の信号
をＲＢ４−ｉとの間のインタフェースに合うように多重
分離できる機能をもった「２ch/Sheet構成」（詳細につ
いては後述）をとっており、その伝送容量をＯＣ−ｎ／
２にしているものとする。

【００７３】そして、図１０〜図１３に示すように、Ｍ
Ｂ４−１（４−３）のラインスイッチ部４１Ｍには、Ａ
ＰＳスイッチ４０１〜４０４，ＥＡＳＴ／ＷＥＳＴ側の
信号選択スイッチ(OC-n SEL)４０５〜４１２，リングイ
ンヒビットスイッチ(Ring INH)４１３〜４１６及びスイ
ッチコントローラ４１７が設けられており、ラインブリ
ッジ部４２Ｍには、前述したＩＮＨ処理部４７Ｍのほ
か、ブリッジスイッチ(OC-n BR) ４１８〜４２１，リン
グブリッジスイッチ(Ring BR) ４２２〜４２５及びブリ
ッジコントローラ４２６が設けられている。

【００７４】なお、ＩＮＨ処理部４７Ｍは、各配線
（“１”〜“４”）毎にインヒビット（マスク）処理を
行なえるように各配線用のインビットスイッチ４７１Ｍ
〜４７４Ｍをそなえて構成されている。一方、ＳＢ４−
２（４−４）は、上記のＭＢ４−１（４−３）と略同様
の構成を有しており、図１２及び図１３に示すように、
ラインスイッチ部４１Ｓに、ＡＰＳスイッチ４３１〜４
３４，信号選択スイッチ(OC-n SEL)４３５〜４４２，リ
ングインヒビットスイッチ(Ring INH)４４３〜４４６及
びスイッチコントローラ４４７が設けられており、ライ
ンブリッジ部４２Ｍには、前述したＩＮＨ処理部４７Ｓ
のほか、ブリッジスイッチ(OC-n BR) ４４８〜４５１，
リングブリッジスイッチ(Ring BR) ４５２〜４５５及び
ブリッジコントローラ４５６が設けられている。

【００７５】なお、ＩＮＨ処理部４７Ｓについても、各
配線（“１”〜“４”）毎にインヒビット（マスク）処
理を行なえるように各配線用のインビットスイッチ４７
１Ｓ〜４７４Ｓをそなえて構成されている。ここで、Ｍ
Ｂ４−１（４−３）のラインスイッチ部４１Ｍにおい
て、ＡＰＳスイッチ４０１〜４０４は、ＩＦ盤５Ｗ−１
〜５Ｗ−４からの信号とＩＦ盤５Ｐ−１〜５Ｐ−４から
の信号との選択切替えをスイッチコントローラ４１７か
らの制御信号（APSSW CNT1-4) に従って行なうもので、
１＋１モード時には上記の各信号のいずれか一方（例え
ば、制御信号(APSSW CNT1-4)がＬレベルでＩＦ盤５Ｗ−
１〜５Ｗ−４からの信号を選択し、ＨレベルでＩＦ盤５
Ｐ−１〜５−４からの信号）を選択し、リングモード時
には制御信号(APSSW CNT1-4)がＬレベル固定となり、Ｉ
Ｆ盤５Ｗ−１〜５Ｗ−４からの信号（ＥＡＳＴ側）を固
定的に選択するように制御される。

【００７６】また、ＥＡＳＴ側の信号選択スイッチ４０
５は、スイッチコントローラ４１７からの制御信号（OC
-n SEL_(EAST)1)により、ＡＰＳスイッチ４０１の出力信
号及びＡＰＳスイッチ４０１，４０２の各出力を足し合
わせた（多重化した）信号のいずれかをＥＡＳＴ１へ流
す信号として選択するもので、例えば、制御信号（OC-n
SEL_(EAST)1)がＬレベルで前者の信号を、Ｈレベルで後
者の信号を選択するようになっている。ただし、本実施
形態では、ＯＣ−ｎよりも伝送容量の小さいＯＣ−ｎ／
４×２容量のＩＦ盤５Ｗ（Ｐ）−１〜５Ｗ（Ｐ）−４が
実装されているので、制御信号（OC-n SEL_(EAST)1)をＨ
レベル固定として、後者の信号が固定的に選択される。

【００７７】さらに、ＥＡＳＴ側の信号選択スイッチ４
０６は、スイッチコントローラ４１７からの制御信号
（OC-n SEL_(EAST)2)により、ＡＰＳスイッチ４０２の出
力信号及びＳＢ４−２（４−４）からの信号のいずれか
をＥＡＳＴ２に流す信号として選択するもので、例え
ば、制御信号（OC-n SEL_(EAST)2)がＬレベルで前者の信
号を、Ｈレベルで後者の信号を選択するようになってい
る。ただし、ここでは、ＯＣ−ｎよりも伝送容量の小さ
いＩＦ盤５Ｗ（Ｐ）−１〜５Ｗ（Ｐ）−４が実装されて
いるので、制御信号（OC-n SEL_(EAST)2)をＨレベル固定
として後者の信号〔ＳＢ４−２（４−４）からの信号〕
が固定的に選択されてＥＡＳＴ２に流すように制御され
る。

【００７８】また、ＥＡＳＴ側の信号選択スイッチ４０
７は、スイッチコントローラ４１７からの制御信号（OC
-n SEL_(EAST)3)により、上記の信号選択スイッチ４０５
と同様に、ＡＰＳスイッチ４０３の出力信号及びＡＰＳ
スイッチ４０３，４０４の各出力を足し合わせた（多重
化した）信号のいずれかをＥＡＳＴ３に流す信号として
選択するものであるが、ここでは、後者の信号が固定的
に選択されるように制御される。

【００７９】さらに、ＥＡＳＴ側の信号選択スイッチ４
０８は、スイッチコントローラ４１７からの制御信号
（OC-n SEL_(EAST)4)により、上記の信号選択スイッチ４
０６と同様に、ＡＰＳスイッチ４０４の出力信号及びＳ
Ｂ４−２（４−４）からの信号のいずれかをＥＡＳＴ４
に流す信号として選択するものであるが、ここでは、後
者のＳＢ４−２（４−４）からの信号が固定的に選択さ
れるように制御される。

【００８０】つまり、上記の信号選択スイッチ４０６及
び４０８は、図４（図６）により前述した信号選択スイ
ッチ４８Ｍとして機能しているのである。これにより、
ラインスイッチ部４１Ｍは、１＋１モード時には、ＴＳ
Ａ処理部４３ＭへのＥＡＳＴ側配線（ＥＡＳＴ１〜４）
のうちＥＡＳＴ１，３のみを使用して各ＩＦ盤５Ｗ−１
〜５Ｗ−４（５Ｐ−１〜５Ｐ−４）からの信号をＨＢ２
とインタフェースし、空き（容量）となるＥＡＳＴ２，
４を使用してＳＢ４−２（４−４）からの信号をＨＢ２
とインタフェースする。

【００８１】一方、リングモード時には、ＴＳＡ処理部
４３ＭへのＥＡＳＴ側配線（ＥＡＳＴ１〜４）及びＷＥ
ＳＴ側配線（ＷＥＳＴ１〜４）のうちＥＡＳＴ１，３，
ＷＥＳＴ１，３をそれぞれ使用して各ＩＦ盤５Ｗ−１〜
５Ｗ−４，５Ｐ−１〜５Ｐ−４からの信号（ＥＡＳＴ／
ＷＥＳＴ回線信号）をＨＢ２とインタフェースし、空き
となるＥＡＳＴ２，４，ＷＥＳＴ２，４を使用してＳＢ
４−２（４−４）からの信号（ＥＡＳＴ／ＷＥＳＴ回線
信号）をＨＢ２とインタフェースする。

【００８２】このように、自己〔ＭＢ４−１（４−
３）〕が収容している、ＯＣ−ｎよりも小さいＯＣ−ｎ
／４容量のＩＦ盤５Ｗ（Ｐ）−１〜５Ｗ（Ｐ）−４から
の信号を処理するにあたって、ＥＡＳＴ／ＷＥＳＴ側配
線の一部のみを使用して空き配線を生じさせ、この空き
配線を使用してＳＢ４−２（４−４）が収容しているＩ
Ｆ盤５Ｗ（Ｐ）−５〜５Ｗ（Ｐ）−８からの信号を処理
することにより、既存の配線接続をそのまま流用するこ
とができる。

【００８３】また、ＷＥＳＴ側の信号選択スイッチ４０
９〜４１２は、いずれも、リングモード時に予備回線用
のＩＦ盤５Ｐ−１〜５Ｐ−４がそれぞれＷＥＳＴ回線用
として使用されＷＥＳＴ回線信号が送受される場合に機
能するもので、信号選択スイッチ４０９は、スイッチコ
ントローラ４１７からの制御信号（OC-n SEL_(WEST)1)に
より、ＩＦ盤５Ｐ−１からの信号及びＩＦ盤５Ｐ−１，
５Ｐ−２からの各信号を足し合わせた（多重化した）信
号のいずれかをＷＥＳＴ１へ流す信号として選択するも
ので、リングモード時には例えば制御信号（OC-n SEL
_(WEST)1)がＨレベル固定となり、後者の信号が固定的に
選択されるよう制御される。

【００８４】さらに、ＷＥＳＴ側の信号選択スイッチ４
１０は、ＥＡＳＴ側の信号選択スイッチ４０６と同様
に、スイッチコントローラ４１７からの制御信号（OC-n
SEL_{(W EST)}2)により、ＩＦ盤５Ｐ−２からの信号及びＳ
Ｂ４−２（４−４）からの信号のいずれかをＷＥＳＴ２
へ流す信号として選択するもので、ここでは、後者の信
号が固定的に選択されるように制御される。

【００８５】さらに、ＷＥＳＴ側の信号選択スイッチ４
１１は、スイッチコントローラ４１７からの制御信号
（OC-n SEL_(WEST)3)により、上記の信号選択スイッチ４
０９と同様に、ＩＦ盤５Ｐ−３からの信号及びＩＦ盤５
Ｐ−３，５Ｐ−４の各出力を足し合わせた（多重化し
た）信号のいずれかをＷＥＳＴ３へ流す信号として選択
するもので、ここでは、後者の信号が固定的に選択され
るように制御される。

【００８６】また、ＷＥＳＴ側の信号選択スイッチ４１
２は、スイッチコントローラ４１７からの制御信号（OC
-n SEL_(WEST)4)により、上記の信号選択スイッチ４１０
と同様に、ＩＦ盤５Ｐ−４からの信号及びＳＢ４−２
（４−４）からの信号のいずれかをＷＥＳＴ４に流す信
号として選択するもので、ここでは、後者の信号が固定
的に選択されるように制御される。

【００８７】さらに、リングインヒビットスイッチ４１
３〜４１６は、それぞれ、１＋１モード時にはＷＥＳＴ
側配線が未使用となるので、スイッチコントローラ４１
７からの制御信号(RingINH CNT1-4)（例えば、Ｈレベ
ル）により、その出力をマスクするためのものである
（リングモード時にはＬレベルとなり導通状態に制御さ
れる）。

【００８８】そして、スイッチコントローラ４１７は、
１＋１モード，リングモードに応じて上記の各スイッチ
４０１〜４１６用の各種制御信号(APSSW CNT1-4,RingIN
H CNT1-4 ,OC-n SEL_(EAST)1-4,OC-n SEL_(WEST)1-4)を生
成して各スイッチ４０１〜４１６の切り替え（選択）状
態を上述したように制御するものである。なお、このラ
インスイッチ部４１Ｍにおける上記の１＋１モード，リ
ングモードの設定は制御ユニット１５から与えられる。

【００８９】一方、ラインブリッジ部４２Ｍにおいて、
ＥＡＳＴ側のブリッジスイッチ４１８は、ブリッジコン
トローラ４２６からの制御信号(OC-nBR CNT _(EAST)2)に
より、ＴＳＡ処理部４３ＭからＥＡＳＴ側配線（ＥＡＳ
Ｔ１）から送られてくる信号とＥＡＳＴ２から送られて
くる信号のいずれかをＩＦ盤５Ｗ−２へ送信すべき信号
として選択するもので、例えば、制御信号(OC-nBR CNT
_(EAST)2)がＨレベルで前者の信号を選択（ブリッジ）
し、Ｌレベルで後者の信号を選択するようになってい
る。

【００９０】ただし、ここでは、ＯＣ−ｎよりも小さい
伝送容量のＩＦ盤５Ｗ（Ｐ）−１〜５Ｗ（Ｐ）−４が実
装されているので、制御信号(Ring BR CNT2)はＨレベル
固定になっており、ＥＡＳＴ１からの信号をブリッジし
た信号がＩＦ盤５Ｗ−２への信号として固定的に選択さ
れる。さらに、ＥＡＳＴ側のブリッジスイッチ４１９
は、上記のブリッジスイッチ４１８と同様に、ブリッジ
コントローラ４２６からの制御信号(OC-nBR CNT _(EAST)
4)により、ＴＳＡ処理部４３ＭからＥＡＳＴ側配線（Ｅ
ＡＳＴ３）を通じて送られてくる信号をブリッジした信
号をＩＦ盤５Ｗ−４へ送信すべき信号として選択するも
のである。

【００９１】また、ＷＥＳＴ側のブリッジスイッチ４２
０は、リングモード時にブリッジコントローラ４２６か
らの制御信号(OC-nBR CNT _(WEST)2)により、ＴＳＡ処理
部４３ＭからＷＥＳＴ側配線（ＷＥＳＴ１）を通じて送
られてくる信号をブリッジした信号をＩＦ盤５Ｐ−２へ
送信すべき信号として選択するものであり、ＷＥＳＴ側
のブリッジスイッチ４２１は、同じくリングモード時に
ブリッジコントローラ４２６からの制御信号(OC-nBR CN
T _(WEST)4)により、ＴＳＡ処理部４３ＭからＷＥＳＴ側
配線（ＷＥＳＴ３）を通じて送られてくる信号をブリッ
ジした信号をＩＦ盤５Ｐ−４へ送信すべき信号として選
択するものである。

【００９２】なお、ＴＳＡ処理部４３Ｍから残りのＥＡ
ＳＴ側配線（ＥＡＳＴ２，４），ＷＥＳＴ側配線（ＷＥ
ＳＴ２，４）を通じて送られてくる信号については、本
実施形態では、ＳＢ４−２（４−４）が収容しているＩ
Ｆ盤５Ｗ（Ｐ）−５〜５Ｗ（Ｐ）−８へ送信すべき信号
であるため、ＩＮＨ処理部４７Ｍを介してＳＢ４−２
（４−４）へ送出される。

【００９３】さらに、リングブリッジスイッチ４２２
は、ブリッジコントローラ４２６からの制御信号(RingB
R CNT1) により、ＥＡＳＴ側配線（ＥＡＳＴ１）を通じ
て送られてくる信号及びＷＥＳＴ側配線（ＷＥＳＴ１）
を通じて送られてくる信号のいずれかをＩＦ盤５Ｐ−１
に送信すべき信号を選択するもので、１＋１モード時
〔例えば、制御信号(RingBR CNT1) ＝Ｈレベル〕には前
者の信号を選択して現用回線“１”（ＩＦ盤５Ｗ−１）
への信号と同じ信号を送出し、リングモード時〔制御信
号(RingBR CNT1) ＝Ｌレベル〕には後者の信号（ＷＥＳ
Ｔ回線信号）を選択してＩＦ盤５Ｐ−１に送出するよう
に制御される。

【００９４】同様に、リングブリッジスイッチ４２３
は、ブリッジコントローラ４２６からの制御信号(RingB
R CNT2) により、１＋１モード時にはブリッジスイッチ
４１８の出力を選択してＩＦ盤５Ｐ−２へＩＦ盤５Ｗ−
２への信号と同じ信号を送出し、リングモード時にはブ
リッジスイッチ４２０の出力を選択してＩＦ盤５Ｐ−２
へＷＥＳＴ回線信号を送出するものである。

【００９５】また、リングブリッジスイッチ４２４は、
ブリッジコントローラ４２６からの制御信号(RingBR CN
T3) により、ＥＡＳＴ側配線（ＥＡＳＴ３）を通じて送
られてくる信号及びＷＥＳＴ側配線（ＷＥＳＴ３）を通
じて送られてくる信号のいずれかを選択するもので、１
＋１モード時には前者の信号を選択してＩＦ盤５Ｐ−３
へＩＦ盤５Ｗ−３への信号と同じ信号を送出し、リング
モード時には後者の信号を選択してＩＦ盤５Ｐ−３へＷ
ＥＳＴ回線信号を送出するように制御される。

【００９６】さらに、リングブリッジスイッチ４２５
は、ブリッジコントローラ４２６からの制御信号(RingB
R CNT4) により、１＋１モード時には信号選択スイッチ
４１９の出力を選択してＩＦ盤５Ｐ−４へＩＦ盤５Ｗ−
４への信号と同じ信号を送出し、リングモード時には信
号選択スイッチ４２１の出力を選択してＩＦ盤５Ｐ−４
へＷＥＳＴ回線信号を送出するものである。

【００９７】また、インヒビットスイッチ４７１Ｍ〜４
７４Ｍは、ブリッジコントローラ４２６からの制御信号
(INH CNT1-4)により、それぞれ、未使用配線をマスク処
理するもので、例えば、この制御信号(INH CNT1-4)がＬ
レベルのとき信号はスルーされ、Ｈレベルのときその出
力がインヒビット（マスク）されるようになっている。

【００９８】そして、ブリッジコントローラ４２６は、
１＋１モード，リングモードに応じて上記の各スイッチ
４１８〜４２５，４７１Ｍ〜４７４Ｍ用の各種制御信号
(RingBR CNT1-4, OC-nBR_(EAST)2,4,OC-nBR_(WEST)2,4,IN
H CNT1-4) を生成して各スイッチ４１８〜４２５，４７
１Ｍ〜４７４Ｍの切り替え（選択）状態を上述したよう
に制御するものである。なお、このラインブリッジ部４
２Ｍにおける上記の１＋１モード，リングモードの設定
も制御ユニット１５から与えられる。

【００９９】次に、ＳＢ４−２（４−４）のラインスイ
ッチ部４１Ｓ及びラインブリッジ部４２Ｓの各構成要素
の機能は、上述したＭＢ４−１（４−３）におけるもの
（図１０及び図１１に示す構成）と略同様であるが、こ
こでは、敢えてその説明を省略しないことにする。即
ち、ラインスイッチ部４１Ｓ（図１２参照）において、
ＡＰＳスイッチ４３１〜４３４は、ＩＦ盤５Ｗ−５〜５
Ｗ−８からの信号とＩＦ盤５Ｐ−５〜５Ｐ−８からの信
号との選択切替えをスイッチコントローラ４４７からの
制御信号（APSSW CNT1-4) に従って行なうもので、１＋
１モード時には上記の各信号のいずれか一方（例えば、
制御信号(APSSW CNT1-4)がＬレベルでＩＦ盤５Ｗ−５〜
５Ｗ−８からの信号を選択し、ＨレベルでＩＦ盤５Ｐ−
５〜５−８からの信号）を選択し、リングモード時には
制御信号(APSSW CNT1-4)がＬレベル固定となり、ＩＦ盤
５Ｗ−５〜５Ｗ−８からの信号（ＥＡＳＴ側）を固定的
に選択するように制御される。

【０１００】また、ＥＡＳＴ側の信号選択スイッチ４３
５は、スイッチコントローラ４４７からの制御信号（OC
-n SEL_(EAST)1)により、ＡＰＳスイッチ４３１の出力信
号及びＡＰＳスイッチ４３１，４３２の各出力を足し合
わせた（多重化した）信号のいずれかをＥＡＳＴ１へ流
す信号として選択するもので、例えば、制御信号（OC-n
SEL_(EAST)1)がＬレベルで前者の信号を、Ｈレベルで後
者の信号を選択するようになっている。ただし、本実施
形態では、ＯＣ−ｎよりも伝送容量の小さいＯＣ−ｎ／
４×２容量のＩＦ盤５Ｗ（Ｐ）−５〜５Ｗ（Ｐ）−８が
実装されているので、制御信号（OC-n SEL_(EAST)1)をＨ
レベル固定として、後者の信号が固定的に選択される。

【０１０１】さらに、ＥＡＳＴ側の信号選択スイッチ４
３６は、スイッチコントローラ４４７からの制御信号
（OC-n SEL_(EAST)2)により、ＡＰＳスイッチ４３２の出
力信号及びＭＢ４−１（４−３）からの信号のいずれか
をＥＡＳＴ２に流す信号として選択するもので、例え
ば、制御信号（OC-n SEL_(EAST)2)がＬレベルで前者の信
号を、Ｈレベルで後者の信号を選択するようになってい
る。ただし、ここでは、ＯＣ−ｎよりも伝送容量の小さ
いＩＦ盤５Ｗ（Ｐ）−５〜５Ｗ（Ｐ）−８が実装されて
いるので、制御信号（OC-n SEL_(EAST)2)をＨレベル固定
として後者の信号〔ＭＢ４−１（４−３）からの信号〕
が固定的に選択されてＥＡＳＴ２に流すように制御され
る。

【０１０２】また、ＥＡＳＴ側の信号選択スイッチ４３
７は、スイッチコントローラ４４７からの制御信号（OC
-n SEL_(EAST)3)により、上記の信号選択スイッチ４３５
と同様に、ＡＰＳスイッチ４３３の出力信号及びＡＰＳ
スイッチ４３３，４３４の各出力を足し合わせた（多重
化した）信号のいずれかをＥＡＳＴ３に流す信号として
選択するものであるが、ここでは、後者の信号が固定的
に選択されるように制御される。

【０１０３】さらに、ＥＡＳＴ側の信号選択スイッチ４
３８は、スイッチコントローラ４４７からの制御信号
（OC-n SEL_(EAST)4)により、上記の信号選択スイッチ４
３６と同様に、ＡＰＳスイッチ４３４の出力信号及びＭ
Ｂ４−１（４−３）からの信号のいずれかをＥＡＳＴ４
に流す信号として選択するものであるが、ここでは、後
者のＭＢ４−１（４−３）からの信号が固定的に選択さ
れるよう制御される。

【０１０４】つまり、上記の信号選択スイッチ４３６及
び４３８は、図５（図７）により前述した信号選択スイ
ッチ４８Ｓとして機能しているのである。これにより、
ラインスイッチ部４１Ｓは、１＋１モード時には、ＥＡ
ＳＴ側配線（ＥＡＳＴ１〜４）のうちＥＡＳＴ１，３の
みを使用して各ＩＦ盤５Ｗ−５〜５Ｗ−８（５Ｐ−５〜
５Ｐ−８）からの信号を折り返し接続部４３Ｓ（切替部
４３１Ｓ）にてラインブリッジ部４３ＳのＥＡＳＴ側配
線（ＥＡＳＴ２，４）に折り返してＭＢ４−１（４−
３）のＥＡＳＴ側配線（ＥＡＳＴ２，４）へ送出する。
なお、ラインスイッチ部４１Ｓで空きとなるＥＡＳＴ
２，４はＭＢ４−１（４−３）から送られてくる信号の
ラインブリッジ部４２Ｓへの折り返し接続に使用され
る。

【０１０５】一方、リングモード時には、ＥＡＳＴ側配
線（ＥＡＳＴ１〜４）及びＷＥＳＴ側配線（ＷＥＳＴ１
〜４）のうちＥＡＳＴ１，３，ＷＥＳＴ１，３をそれぞ
れ使用して各ＩＦ盤５Ｗ−５〜５Ｗ−８，５Ｐ−５〜５
Ｐ−８からの信号（ＥＡＳＴ／ＷＥＳＴ回線信号）を折
り返し接続部４３Ｓ（切替部４３１Ｓ）にてそれぞれラ
インブリッジ部４３ＳのＥＡＳＴ２，４，ＷＥＳＴ２，
４に折り返してＭＢ４−１（４−３）のＥＡＳＴ２，
４，ＷＥＳＴ２，４へ送出する。なお、この場合も、ラ
インスイッチ部４１Ｓで空きとなるＥＡＳＴ２，４，Ｗ
ＥＳＴ２，４はＭＢ４−１（４−３）から送られてくる
ＥＡＳＴ／ＷＥＳＴ回線信号のラインブリッジ部４２Ｓ
への折り返し接続に使用される。

【０１０６】このように、ＳＢ４−２（４−４）におい
ても、自己が収容している、基本伝送容量ＯＣ−ｎより
も小さいＯＣ−ｎ／４容量のＩＦ盤５Ｗ−５〜５Ｗ−
８，５Ｐ−５〜５Ｐ−８からの信号を処理するにあたっ
て、ＥＡＳＴ／ＷＥＳＴ側配線の一部のみを使用して空
き配線を生じさせ、この空き配線を使用してＭＢ４−１
（４−２）が収容しているＩＦ盤５Ｗ−１〜５Ｗ−４，
５Ｐ−１〜５Ｐ−４からの信号を処理することにより、
既存の配線をそのまま流用することができるので、装置
構成に大幅な変更を施す必要がない。

【０１０７】また、上記の切替部４３１Ｓは、ＭＢ４−
１（４−３）の切替部４６Ｍと同様の回路で構成されて
おり、ＭＢ４−１（４−３）の切替部４６Ｍの切り替え
設定をこのＳＢ４−２（４−４）の切替部４３１Ｓの切
り替え設定と同一にすることで、前述したようにＭＢ４
−１（４−３）をＳＢ４−２（４−４）として代替使用
することが可能になる。

【０１０８】また、ＷＥＳＴ側の信号選択スイッチ４３
９〜４４２は、いずれも、リングモード時に予備回線用
のＩＦ盤５Ｐ−５〜５Ｐ−８がそれぞれＷＥＳＴ回線用
として使用されＷＥＳＴ回線信号が送受される場合に機
能するもので、信号選択スイッチ４３９は、スイッチコ
ントローラ４４７からの制御信号（OC-n SEL_(WEST)1)に
より、ＩＦ盤５Ｐ−５からの信号及びＩＦ盤５Ｐ−５，
５Ｐ−６からの各信号を足し合わせた（多重化した）信
号のいずれかをＷＥＳＴ１へ流す信号として選択するも
ので、リングモード時には例えば制御信号（OC-n SEL
_(WEST)1)がＨレベル固定となり、後者の信号が固定的に
選択されるよう制御される。

【０１０９】さらに、ＷＥＳＴ側の信号選択スイッチ４
４０は、ＥＡＳＴ側の信号選択スイッチ４３６と同様
に、スイッチコントローラ４４７からの制御信号（OC-n
SEL_{(W EST)}2)により、ＩＦ盤５Ｐ−６からの信号及びＭ
Ｂ４−１（４−３）からの信号のいずれかをＷＥＳＴ２
へ流す信号として選択するもので、ここでは、後者の信
号が固定的に選択されるように制御される。

【０１１０】また、ＷＥＳＴ側の信号選択スイッチ４４
１は、スイッチコントローラ４４７からの制御信号（OC
-n SEL_(WEST)3)により、上記の信号選択スイッチ４３９
と同様に、ＩＦ盤５Ｐ−７からの信号及びＩＦ盤５Ｐ−
７，５Ｐ−８の各出力を足し合わせた（多重化した）信
号のいずれかをＷＥＳＴ３へ流す信号として選択するも
ので、ここでは、後者の信号が固定的に選択されるよう
に制御される。

【０１１１】さらに、ＷＥＳＴ側の信号選択スイッチ４
４２は、スイッチコントローラ４４７からの制御信号
（OC-n SEL_(WEST)4)により、上記の信号選択スイッチ４
４０と同様に、ＩＦ盤５Ｐ−８からの信号及びＭＢ４−
１（４−３）からの信号のいずれかをＷＥＳＴ４に流す
信号として選択するもので、ここでは、後者の信号が固
定的に選択されるように制御される。

【０１１２】また、リングインヒビットスイッチ４４３
〜４４６は、それぞれ、ＭＢ４−１（４−３）の４１３
〜４１６と同様に、１＋１モード時にはＷＥＳＴ側配線
が未使用となるので、スイッチコントローラ４４７から
の制御信号(RingINH CNT1-4)（例えば、Ｈレベル）によ
り、その出力をマスクするためのものである（リングモ
ード時にはＬレベルとなり導通状態に制御される）。

【０１１３】そして、スイッチコントローラ４４７は、
１＋１モード，リングモードに応じて上記の各スイッチ
４３１〜４４６用の各種制御信号(APSSW CNT1-4,RingIN
H CNT1-4 ,OC-n SEL_(EAST)1-4,OC-n SEL_(WEST)1-4)を生
成して各スイッチ４３１〜４４６の切り替え（選択）状
態を上述したように制御するものである。なお、このラ
インスイッチ部４１Ｓにおける上記の１＋１モード，リ
ングモードの設定も制御ユニット１５から与えられる。

【０１１４】一方、ラインブリッジ部４２Ｓにおいて、
ブリッジスイッチ４４８は、ブリッジコントローラ４５
６からの制御信号(OC-nBR CNT _(EAST)2)により、折り返
し接続部４３Ｓで折り返されてＥＡＳＴ側配線（ＥＡＳ
Ｔ１）を通じて送られてくる信号をブリッジしてＩＦ盤
５Ｗ−６へ送信すべき信号を選択するものであり、ＥＡ
ＳＴ側のブリッジスイッチ４４８は、ブリッジコントロ
ーラ４５６からの制御信号(OC-nBR CNT _(EAST)2)によ
り、折り返し接続部４３ＳからＥＡＳＴ側配線（ＥＡＳ
Ｔ１，２）から送られてくる各信号のいずれかをＩＦ盤
５Ｗ−６へ送信すべき信号として選択するもので、例え
ば、制御信号(OC-nBR CNT _(EAST)2)がＨレベルで前者の
信号を選択（ブリッジ）し、Ｌレベルで後者の信号を選
択するようになっている。

【０１１５】ただし、ここでは、ＯＣ−ｎよりも小さい
伝送容量のＩＦ盤５Ｗ（Ｐ）−５〜５Ｗ（Ｐ）−８が実
装されているので、制御信号(Ring BR CNT2)はＨレベル
固定になっており、ＥＡＳＴ１からの信号をブリッジし
た信号がＩＦ盤５Ｗ−６への信号として固定的に選択さ
れる。さらに、ＥＡＳＴ側のブリッジスイッチ４４９
は、上記のブリッジスイッチ４４８と同様に、ブリッジ
コントローラ４５６からの制御信号(OC-nBR CNT _(EAST)
4)により、折り返し接続部４３ＳからＥＡＳＴ側配線
（ＥＡＳＴ３）を通じて送られてくる信号をブリッジし
た信号をＩＦ盤５Ｗ−８へ送信すべき信号として選択す
るものである。

【０１１６】また、ＷＥＳＴ側のブリッジスイッチ４５
０は、リングモード時にブリッジコントローラ４５６か
らの制御信号(OC-nBR CNT _(WEST)2)により、折り返し接
続部４３ＳからＷＥＳＴ側配線（ＷＥＳＴ１）を通じて
送られてくる信号をブリッジした信号をＩＦ盤５Ｐ−６
へ送信すべき信号として選択するものであり、ＷＥＳＴ
側のブリッジスイッチ４５１は、同じくリングモード時
にブリッジコントローラ４５６からの制御信号(OC-nBR
CNT _(WEST)4)により、折り返し接続部４３ＳからＷＥＳ
Ｔ側配線（ＷＥＳＴ３）を通じて送られてくる信号をブ
リッジした信号をＩＦ盤５Ｐ−８へ送信すべき信号とし
て選択するものである。

【０１１７】なお、折り返し接続部４３Ｓから残りのＥ
ＡＳＴ側配線（ＥＡＳＴ２，４），ＷＥＳＴ側配線（Ｗ
ＥＳＴ２，４）を通じて送られてくる信号についてはＭ
Ｂ４−１（４−３）用の信号であるため、ＩＮＨ処理部
４７Ｓを介してＭＢ４−１（４−４）へ送出される。さ
らに、リングブリッジスイッチ４５２は、ブリッジコン
トローラ４５６からの制御信号(RingBR CNT1) により、
ＥＡＳＴ側配線（ＥＡＳＴ１）を通じて送られてくる信
号及びＷＥＳＴ側配線（ＷＥＳＴ１）を通じて送られて
くる信号のいずれかをＩＦ盤５Ｐ−５に送信すべき信号
を選択するもので、１＋１モード時〔例えば、制御信号
(RingBR CNT1) ＝Ｈレベル〕には前者の信号を選択して
現用回線“１”（ＩＦ盤５Ｗ−５）への信号と同じ信号
を送出し、リングモード時〔制御信号(RingBR CNT1) ＝
Ｌレベル〕には後者の信号（ＷＥＳＴ回線信号）を選択
してＩＦ盤５Ｐ−５に送出するように制御される。

【０１１８】同様に、リングブリッジスイッチ４５３
は、ブリッジコントローラ４５６からの制御信号(RingB
R CNT2) により、１＋１モード時にはブリッジスイッチ
４４８の出力を選択してＩＦ盤５Ｐ−６へＩＦ盤５Ｗ−
６への信号と同じ信号を送出し、リングモード時にはブ
リッジスイッチ４５０の出力を選択してＩＦ盤５Ｐ−６
へＷＥＳＴ回線信号を送出するものである。

【０１１９】また、リングブリッジスイッチ４５４は、
ブリッジコントローラ４５６からの制御信号(RingBR CN
T3) により、ＥＡＳＴ側配線（ＥＡＳＴ３）を通じて送
られてくる信号及びＷＥＳＴ側配線（ＷＥＳＴ３）を通
じて送られてくる信号のいずれかを選択するもので、１
＋１モード時には前者の信号を選択してＩＦ盤５Ｐ−７
へＩＦ盤５Ｗ−７への信号と同じ信号を送出し、リング
モード時には後者の信号を選択してＩＦ盤５Ｐ−７へＷ
ＥＳＴ回線信号を送出するように制御される。

【０１２０】さらに、リングブリッジスイッチ４５５
は、ブリッジコントローラ４５６からの制御信号(RingB
R CNT4) により、１＋１モード時にはブリッジスイッチ
４４９の出力を選択してＩＦ盤５Ｐ−８へＩＦ盤５Ｗ−
８への信号と同じ信号を送出し、リングモード時にはブ
リッジスイッチ４５１の出力を選択してＩＦ盤５Ｐ−８
へＷＥＳＴ回線信号を送出するものである。

【０１２１】また、インヒビットスイッチ４７１Ｓ〜４
７４Ｓは、ＭＢ４−１（４−３）のインヒビットスイッ
チ４７１Ｍ〜４７４Ｍと同様に、ブリッジコントローラ
４５６からの制御信号(INH CNT1-4)により、それぞれ、
未使用配線をマスク処理するもので、例えば、この制御
信号(INH CNT1-4)がＬレベルのとき信号はスルーされ、
Ｈレベルのときその出力がインヒビット（マスク）され
るようになっている。

【０１２２】そして、ブリッジコントローラ４５６は、
１＋１モード，リングモードに応じて上記の各スイッチ
４４８〜４５５，４７１Ｓ〜４７４Ｓ用の各種制御信号
(RingBR CNT1-4, OC-nBR_(EAST)2,4,OC-nBR_(WEST)2,4,IN
H CNT1-4) を生成して各スイッチ４４８〜４５５，４７
１Ｓ〜４７４Ｓの切り替え（選択）状態を上述したよう
に制御するものである。なお、このラインブリッジ部４
２Ｓにおける上記の１＋１モード，リングモードの設定
も制御ユニット１５から与えられる。

【０１２３】以下、上述のごとく構成されたＭＢ４−１
（４−３）及びＳＢ４−２（４−４）の詳細動作につい
て、図１２及び図１３を用いて説明する。 （１）１＋１モード時の詳細動作説明 まず、１＋１モード時、ＭＢ４−１（４−３）及びＳＢ
４−２（４−４）では、図１２中に太実線矢印で示すよ
うな経路をとって信号が伝送される。即ち、まず、ＳＢ
４−２（４−４）では、信号選択スイッチ４３５におい
て、ＡＰＳスイッチ４３１からの信号と、ＡＰＳスイッ
チ４３１，４３２の各出力（例えば、ＩＦ盤５Ｗ−５，
５Ｗ−６からの各信号）が多重化された信号（信号容量
はＯＣ−ｎ／２×２＝ＯＣ−ｎであり、以降、Ｗ５＋Ｗ
６と表記する）のうち後者の信号Ｗ５＋Ｗ６が選択され
る。この信号Ｗ５＋Ｗ６は、折り返し接続部４３Ｓ（切
替部４３１Ｓ）にてラインスイッチ部４１ＳのＥＡＳＴ
１からラインブリッジ部４２ＳのＥＡＳＴ２へ折り返さ
れる。

【０１２４】同様に、信号選択スイッチ４３７におい
て、ＡＰＳスイッチ４３３からの信号とＡＰＳスイッチ
４３３，４３４の各出力（例えば、ＩＦ盤５Ｗ−７，５
Ｗ−８からの各信号）が多重化された信号（信号容量は
ＯＣ−ｎであり、以降、Ｗ７＋Ｗ８と表記する）のうち
後者の信号Ｗ７＋Ｗ８が選択される。この信号Ｗ７＋Ｗ
８は、折り返し接続部４３Ｓ（切替部４３１Ｓ）にてラ
インスイッチ部４１ＳのＥＡＳＴ３からラインブリッジ
部４２ＳのＥＡＳＴ４へ折り返される。

【０１２５】そして、これらの信号Ｗ５＋Ｗ６，Ｗ７＋
Ｗ８のうちＥＡＳＴ２からの信号Ｗ５＋Ｗ６は、ライン
ブリッジ部４２Ｓのインヒビットスイッチ４７１Ｓを介
して送信側ＭＩＦ部４５Ｓから出力され、ＭＢ４−１
（４−３）の受信側ＳＩＦ部４４Ｍへ送られる。一方、
ＥＡＳＴ４からの信号Ｗ７＋Ｗ８も、同様に、ラインブ
リッジ部４２Ｓのインヒビットスイッチ４７２Ｓを介し
て送信側ＭＩＦ部４５Ｓから出力されて、ＭＢ４−１
（４−３）の受信側ＳＩＦ部４４Ｍへ送られる。

【０１２６】このようにして、ＳＢ４−２（４−４）
は、ＯＣ−ｎ／２の容量の信号を２チャンネル分多重化
してＯＣ−ｎ容量の信号としてＭＢ４−１（４−３）へ
送信する。一方、ＭＢ４−１（４−３）では、接続され
た現用回線用のＩＦ盤５Ｗ−１〜５Ｗ−４からの信号及
び予備回線用のＩＦ盤５Ｐ−１〜５Ｐ−４からの信号の
いずれかをラインスイッチ部４１ＭのＡＰＳスイッチ４
０１〜４０４でそれぞれ選択する。そして、信号選択ス
イッチ４０５において、ＡＰＳスイッチ４０１からの信
号と、ＡＰＳスイッチ４０１，４０２の各出力（例え
ば、ＩＦ盤５Ｗ−１，５Ｗ−２からの各信号）が多重化
された信号（信号容量はＯＣ−ｎであり、以降、Ｗ１＋
Ｗ２と表記する）のうち、後者の信号Ｗ１＋Ｗ２が選択
される。

【０１２７】同様に、信号選択スイッチ４０７におい
て、ＡＰＳスイッチ４０３からの信号と、ＡＰＳスイッ
チ４０３，４０４の各出力（例えば、ＩＦ盤５Ｗ−３，
５Ｗ−４からの各信号）が多重化された信号（信号容量
はＯＣ−ｎであり、以降、Ｗ３＋Ｗ４と表記する）のう
ち、後者の信号Ｗ３＋Ｗ４が選択される。このとき、信
号選択スイッチ４０６，４０８では、それぞれ、ＡＰＳ
スイッチ４０２，４０４からの信号と、ＳＢ４−２（４
−４）から受信側ＳＩＦ部４４Ｍに送られてきた信号
（Ｗ５＋Ｗ６及びＷ７＋Ｗ８）のうち、後者のＳＢ４−
２（４−４）からの信号（Ｗ５＋Ｗ６及びＷ７＋Ｗ８）
を選択する。

【０１２８】これにより、自ブロック４−１（４−３）
のラインスイッチ部４１Ｍにて切り替え等の処理を行な
うことにより信号選択スイッチ４０５，４０７で選択さ
れたＯＣ−ｎ×２容量の信号（Ｗ１＋Ｗ２及びＷ３＋Ｗ
４）と、信号選択スイッチ４０６，４０８で選択された
ＳＢ４−２（４−４）からのＯＣ−ｎ×２容量の信号
（Ｗ５＋Ｗ６及びＷ７＋Ｗ８）を合わせた合計ＯＣ−ｎ
×４容量の信号とが、それぞれ、ＥＡＳＴ側配線（ＥＡ
ＳＴ１〜４）を通じてＴＳＡ処理部４３Ｍへ送られてＨ
Ｂ２とインタフェースされる。

【０１２９】一方、ＨＢ２からのＯＣ−ｎ×４容量の信
号については、現用回線“１”，“２”に送信すべき信
号がＥＡＳＴ１、現用回線“５”，“６”に送信すべき
信号がＥＡＳＴ２、現用回線“３”，“４”に送信すべ
き信号がＥＡＳＴ３、現用回線“７”，“８”に送信す
べき信号がＥＡＳＴ４に、それぞれ、ＴＳＡ処理部４３
ＭにてＴＳＡ処理されて切替部４６Ｍを介してラインブ
リッジ部４２Ｍに入力されてくる。ただし、このとき、
切替部４６Ｍでは前述したような切り替え（折り返し接
続）は行なわれず、各信号はそのままラインブリッジ部
４２ＭのＥＡＳＴ１〜４へ出力される。

【０１３０】ここで、１＋１モード時では予備系には現
用系と同じ信号を送信する必要があるため、ＥＡＳＴ１
からの信号は現用回線“１”，“２”の予備である予備
回線“１”，“２”への信号でもある。このため、現用
回線“２”に送信すべき信号はブリッジスイッチ４１８
に分岐（ブリッジ）されてＩＦ盤５Ｗ−２に送信され、
現用回線“１”に送信すべき信号はそのままＩＦ盤５Ｗ
−１に送信される。そして、リングブリッジスイッチ４
２２において、現用回線“１”の信号がブリッジされる
ことにより、ＩＦ盤５Ｗ−１に送信する信号と全く同じ
信号が予備回線“１”（ＩＦ盤５Ｐ−１）にも送信され
る。

【０１３１】同様にして、ＥＡＳＴ３からの信号のう
ち、現用回線“４”（ＩＦ盤５Ｗ−４）に送信すべき信
号は信号選択スイッチ４１９に分岐（ブリッジ）されて
ＩＦ盤５Ｗ−４に送信され、現用回線“３”（ＩＦ盤５
Ｗ−３）に送信すべき信号はそのままＩＦ盤５Ｗ−３に
送信される。そして、リングブリッジスイッチ４２４に
おいて、ＩＦ盤５Ｗ−３に送信する信号がブリッジされ
ることにより、ＩＦ盤５Ｗ−３に送信する信号と全く同
じ信号がＩＦ盤５Ｐ−３（予備回線“３”）にも送信さ
れる。

【０１３２】さらに、ＥＡＳＴ２，４からの各信号は、
ＳＢ４−２（４−４）が収容しているＩＦ盤５Ｗ−５〜
５Ｗ−８（現用回線“５”〜“８”）用の信号であり、
それぞれ、送信側ＳＩＦ部４５Ｍから出力されて、ＳＢ
４−２（４−４）の受信側ＭＩＦ部４４Ｓへ送信され
る。ＳＢ４−２（４−４）では、ラインスイッチ部４１
Ｓの信号選択スイッチ４３６において、ＡＰＳスイッチ
４３１からの信号と受信側ＭＩＦ部４４Ｓからの信号の
うち後者の信号が選択されて、ラインスイッチ部４１Ｓ
のＥＡＳＴ２から折り返し接続部４３Ｓ（切替部４３１
Ｓ）での折り返し接続によりラインブリッジ部４２Ｓの
ＥＡＳＴ１に送られる。

【０１３３】同様に、信号選択スイッチ４３８におい
て、ＡＰＳスイッチ４３４からの信号と受信側ＭＩＦ部
４４Ｓからの信号うち後者の信号が選択されて、ライン
スイッチ部４１ＳのＥＡＳＴ４から折り返し接続部４３
Ｓ（切替部４３１Ｓ）での折り返し接続によりラインブ
リッジ部４２ＳのＥＡＳＴ３に送られる。そして、ライ
ンブリッジ部４２Ｓでは、ＥＡＳＴ１からの信号のうち
現用回線“６”（ＩＦ盤５Ｗ−６）へ送信すべき信号が
ブリッジスイッチ４４８に分岐（ブリッジ）され、現用
回線“５”（ＩＦ盤５Ｗ−５）へ送信すべき信号はその
ままＩＦ盤５Ｗ−５へ送信される。このとき、リングブ
リッジスイッチ４５２において、ＩＦ盤５Ｗ−５へ送信
される信号がブリッジされて、ＩＦ盤５Ｗ−５へ送信さ
れる信号と全く同じ信号がＩＦ盤５Ｐ−５（予備回線
“５”）にも送信される。

【０１３４】また、ブリッジスイッチ４４８にブリッジ
された現用回線“６”（ＩＦ盤５Ｗ−６）に送信すべき
信号はそのままＩＦ盤５Ｗ−６に送信され、このとき、
リングブリッジスイッチ４５３において、このＩＦ盤５
Ｗ−６へ送信される信号がブリッジされることにより、
ＩＦ盤５Ｗ−６へ送信される信号と全く同じ信号がＩＦ
盤５Ｐ−６（予備回線“６”）にも送信される。

【０１３５】さらに、ラインブリッジ部４２ＳのＥＡＳ
Ｔ３からの信号のうち現用回線“８”（ＩＦ盤５Ｗ−
８）に送信すべき信号は、ブリッジスイッチ４４９に分
岐（ブリッジ）され、現用回線“７”（ＩＦ盤５Ｗ−
７）に送信すべき信号はそのままＩＦ盤５Ｗ−７に送信
される。このとき、リングブリッジスイッチ４５４にお
いて、ＩＦ盤５Ｗ−７に送信される信号がブリッジされ
ることにより、ＩＦ盤５Ｗ−７に送信される信号と全く
同じ信号がＩＦ盤５Ｐ−７（予備回線“７）にも送信さ
れる。

【０１３６】また、ブリッジスイッチ４４９にブリッジ
された現用回線“８”（ＩＦ盤５Ｗ−８）に送信すべき
信号はそのままＩＦ盤５Ｗ−８に送信され、このとき、
リングブリッジスイッチ４５５において、このＩＦ盤５
Ｗ−８に送信される信号がブリッジされることにより、
ＩＦ盤５Ｗ−８に送信される信号と全く同じ信号がＩＦ
盤５Ｐ−８（予備回線“８”）にも送信される。

【０１３７】なお、上記の１＋１モード時は、ＭＢ４−
１（４−３）の送信側ＳＩＦ部４５Ｍ及びＳＢ４−２
（４−４）の送信側ＭＩＦ部４５Ｓの各配線“３”，
“４”は全て使用しないため、インヒビットスイッチ４
７３Ｍ，４７４Ｍ，４７３Ｓ，４７４Ｓによって各出力
がインヒビット（マスク）処理されている。また、１＋
１モード時はラインスイッチ部４２Ｍ，４２ＳのＷＥＳ
Ｔ１〜４も使用しないため、リングインヒビットスイッ
チ４１３〜４１６，４４３〜４４６によって、ＴＳＡ処
理部４３Ｍ，折り返し接続部４３Ｓ（切替部４３１Ｓ）
への各出力がインヒビットされている。

【０１３８】（２）リングモード時の詳細動作説明 次に、リングモード時の詳細動作について説明する。リ
ングモード時は、ＭＢ４−１（４−３）及びＳＢ４−２
（４−４）では、図１３中に太実線矢印で示すような経
路をとって信号が伝送される。即ち、まず、ＳＢ４−２
（４−４）では、ラインスイッチ部４１ＳのＡＰＳスイ
ッチ４３１〜４３４において、ＥＡＳＴ側／ＷＥＳＴ側
（ＩＦ盤５Ｗ−５〜５Ｗ〜８／５Ｐ−５〜５Ｐ〜８から
の各信号）のうちＥＡＳＴ側（ＩＦ盤５Ｗ−５〜５Ｗ〜
８からの信号）が固定選択されている。

【０１３９】そして、信号選択スイッチ４３５では、Ａ
ＰＳスイッチ４３１からの信号とＡＰＳスイッチ４３
１，４３２からの各出力〔ＩＦ盤５Ｗ−５，５Ｗ−６
（ＥＡＳＴ回線“５”，“６”）からの各ＥＡＳＴ回線
信号〕が多重化された信号（信号容量はＯＣ−ｎであ
り、以降、ＥＡ５＋ＥＡ６と表記する）のうち後者の信
号ＥＡ５＋ＥＡ６を選択する。

【０１４０】同様に、信号選択スイッチ４３７では、Ａ
ＰＳスイッチ４３３からの信号とＡＳスイッチ４３３，
４３４の各出力〔ＩＦ盤５Ｗ−７，５Ｗ−８（ＥＡＳＴ
回線“７”，“８”）からの各ＥＡＳＴ回線信号〕が多
重化された信号（信号容量はＯＣ−ｎであり、以降、Ｅ
Ａ７＋ＥＡ８と表記する）のうち後者の信号ＥＡ７＋Ｅ
Ａ８を選択する。

【０１４１】これらの各ＥＡＳＴ回線信号（ＥＡ５＋Ｅ
Ａ６，ＥＡ７＋ＥＡ８）は、折り返し接続部４３Ｓ（切
替部４３１Ｓ）にてラインスイッチ部４１ＳのＥＡＳＴ
１，３からラインブリッジ部４２ＳのＥＡＳＴ２，４へ
それぞれ折り返される。そして、これらの各ＥＡＳＴ回
線信号のうちＥＡＳＴ２からの信号は、インヒビットス
イッチ４７１Ｓを介して送信側ＭＩＦ部４５Ｓの配線
“１”から出力されて、ＭＢ４−１（４−３）の受信側
ＳＩＦ部４４Ｍへ出力され、同様に、ＥＡＳＴ４からの
信号はインヒビットスイッチ４７２Ｓを介して送信側Ｍ
ＩＦ部４５Ｓの配線“２”から出力されて、ＭＢ４−１
（４−３）の受信側ＳＩＦ部４４Ｍへ出力される。

【０１４２】また、ＷＥＳＴ回線“５”〜“８”用のＩ
Ｆ盤５Ｐ−５〜５Ｐ−８からの各ＷＥＳＴ回線信号は、
ＷＥＳＴ側の信号選択スイッチ４３９〜４４２へ出力さ
れ、信号選択スイッチ４３９では、ＩＦ盤５Ｐ−５から
の信号とＩＦ盤５Ｐ−５，５Ｐ−６からの各信号が多重
化された信号（信号容量はＯＣ−ｎであり、以降、ＷＥ
５＋ＷＥ６と表記する）のうち後者の信号ＷＥ５＋ＷＥ
６を選択する。この信号ＷＥ５＋ＷＥ６は、折り返し接
続部４３Ｓ（切替部４３１Ｓ）にてラインスイッチ部の
ＷＥＳＴ１からラインブリッジ部４２ＳのＷＥＳＴ２へ
折り返される。

【０１４３】同様に、信号選択スイッチ４４１におい
て、ＩＦ盤５Ｐ−７からの信号とＩＦ盤５Ｐ−７，５Ｐ
−８からの各信号が多重化された信号（信号容量はＯＣ
−ｎであり、以降、ＷＥ７＋ＷＥ８と表記する）のうち
後者の信号ＷＥ７＋ＷＥ８が選択され、この信号ＷＥ７
＋ＷＥ８が、折り返し接続部４３Ｓ（切替部４３１Ｓ）
にてラインスイッチ部４１ＳのＷＥＳＴ３からラインブ
リッジ部４２ＳのＷＥＳＴ４へ折り返される。

【０１４４】ラインブリッジ部４２Ｓでは、これらの各
ＷＥＳＴ回線信号（ＷＥ５＋ＷＥ６，ＷＥ７＋ＷＥ８）
のうち、ＷＥＳＴ２からの信号ＷＥ５＋ＷＥ６がインヒ
ビットスイッチ４７３Ｓを介して送信側ＭＩＦ部４５Ｓ
の配線“３”から出力されて、ＭＢ４−１（４−３）の
受信側ＳＩＦ部４４Ｍへ出力され、ＷＥＳＴ４からの信
号ＷＥ７＋ＷＥ８は、同様に、インヒビットスイッチ４
７４Ｓを介して送信側ＭＩＦ部４５Ｓの配線“４”から
出力されて、ＭＢ４−１（４−３）の受信側ＳＩＦ部４
４Ｍへ出力される。

【０１４５】一方、ＭＢ４−１（４−３）では、このと
き、ラインスイッチ部４１Ｍにおいて、ＡＰＳスイッチ
４０１〜４０４がそれぞれＥＡＳＴ側／ＷＥＳＴ側（Ｉ
Ｆ盤５Ｗ−１〜５Ｗ〜４／５Ｐ−１〜５Ｐ〜４からの各
信号）のうちＥＡＳＴ側（ＩＦ盤５Ｗ−１〜５Ｗ〜４か
らの信号）が固定選択されている。そして、信号選択ス
イッチ４０５では、ＡＰＳスイッチ４０１からの信号と
ＡＰＳスイッチ４０１，４０２の各出力（ＩＦ盤５Ｗ−
１，５Ｗ−２からの各ＥＡＳＴ回線信号）が多重化され
た信号（信号容量はＯＣ−ｎであり、以降、ＥＡ１＋Ｅ
Ａ２と表記する）のうち後者の信号ＥＡ１＋ＥＡ２を選
択する。

【０１４６】同様に、信号選択スイッチ４０７では、Ａ
ＰＳスイッチ４０３からの信号とＡＰＳスイッチ４０
３，４０４の各出力（ＩＦ盤５Ｗ−３，５Ｗ−４からの
各ＥＡＳＴ回線信号）が多重化された信号（信号容量は
ＯＣ−ｎであり、以降、ＥＡ３＋ＥＡ４と表記する）の
うち後者の信号ＥＡ３＋ＥＡ４を選択している。また、
残りの信号選択スイッチ４０６，４０８では、それぞ
れ、ＡＰＳスイッチ４０２，４０４からの信号とＳＢ４
−２（４−４）からの信号のうち後者のＳＢ４−２（４
−４）からの信号を選択する。

【０１４７】さらに、ＷＥＳＴ回線“１”〜“４”（Ｉ
Ｆ盤５Ｐ−１〜５Ｐ−４）からの各ＷＥＳＴ回線信号
は、ＷＥＳＴ側の信号選択スイッチ４０９〜４１２に出
力され、信号選択スイッチ４０９では、ＩＦ盤５Ｐ−１
からの信号とＩＦ盤５Ｐ−１，５Ｐ−２からの各信号が
多重化された信号（信号容量はＯＣ−ｎであり、以降、
ＷＥ１＋ＷＥ２と表記する）のうち後者の信号ＷＥ１＋
ＷＥ２を選択する。

【０１４８】同様に、信号選択スイッチ４１１では、Ｉ
Ｆ盤５Ｐ−３からの信号とＩＦ盤５Ｐ−３，５Ｐ−４か
らの各信号が多重化された信号（信号容量はＯＣ−ｎで
あり、以降、ＷＥ３＋ＷＥ４と表記する）のうち後者の
信号ＷＥ３＋ＷＥ４を選択する。また、残りの信号選択
スイッチ４１０，４１２では、それぞれ、ＷＥＳＴ回線
“２”，“４”（ＩＦ盤５Ｐ−２，５Ｐ−４）からの信
号のうち後者のＳＢ４−２（４−４）からの信号を選択
する。

【０１４９】このようにして、ＭＢ４−１（４−３）が
収容しているＥＡＳＴ回線“１”〜“４”，ＷＥＳＴ回
線“１”〜“４”の各回線信号と、ＳＢ４−２（４−
４）が収容しているＥＡＳＴ回線“５”〜“８”，ＷＥ
ＳＴ回線“５”〜“８”とが全てＴＳＡ処理部４３Ｍに
送られ、ＨＢ２とインタフェース（ドロップ処理）もし
くはラインブリッジ部４２Ｍ側に折り返される（スルー
処理）。

【０１５０】なお、ラインブリッジ部４２Ｓ側への折り
返しはＥＡＳＴ→ＷＥＳＴ，ＷＥＳＴ→ＥＡＳＴと折り
返される。また、この折り返された信号（一部はＨＢ２
からのアッド処理された信号）のうち、ＥＡＳＴ１〜
４，ＷＥＳＴ１〜４の各信号については、切替部４６Ｍ
では前述したような切り替え（折り返し接続）は行なわ
れずに、そのままラインブリッジ部４２Ｍへ入力され
る。

【０１５１】これらの各信号のうちＥＡＳＴ１の信号
は、ＥＡＳＴ回線“１”，“２”（ＩＦ盤５Ｗ−１，５
Ｗ−２）に送信すべき信号であり、ＩＦ盤５Ｗ−２に送
信すべき信号はブリッジスイッチ４１８に分岐（ブリッ
ジ）され、ＩＦ盤５Ｗ−１に送信すべき信号はそのまま
ＩＦ盤５Ｗ−１に送信される。そして、信号選択スイッ
チ４１８では、ＥＡＳＴ２からの信号とＥＡＳＴ１から
分岐されたＩＦ盤５Ｗ−２に送信すべき信号のうち後者
の信号を選択しＩＦ盤５Ｗ−２にその信号が送信され
る。

【０１５２】また、同様に、ＥＡＳＴ３からの信号はＥ
ＡＳＴ回線“３”，“４”（ＩＦ盤５Ｗ−３，５Ｗ−
４）に送信すべき信号であり、ＩＦ盤５Ｗ−４に送信す
べき信号はＥＡＳＴ側のブリッジスイッチ４１９に分岐
され、ＩＦ盤５Ｗ−３に送信すべき信号はそのままＩＦ
盤５Ｗ−３に送信される。そして、ブリッジスイッチ４
１９では、ＥＡＳＴ４からの信号とＥＡＳＴ３から分岐
されたＩＦ盤５Ｗ−４に送信すべき信号のうち後者の信
号を選択し、ＩＦ盤５Ｗ−４にその信号が送信される。

【０１５３】また、ＷＥＳＴ１からの信号はＷＥＳＴ回
線“１”，“２”（ＩＦ盤５Ｐ−１，５Ｐ−２）に送信
すべき信号であり、ＷＥＳＴ回線“２”に送信すべき信
号はＷＥＳＴ側のブリッジスイッチ４２０に分岐され、
ＷＥＳＴ回線“１”に送信すべき信号はリングブリッジ
スイッチ４２２に送信され、このリングブリッジスイッ
チ４２２において、ＥＡＳＴ１からの信号とＩＦ盤５Ｐ
−１に送信すべき信号のうち後者のＩＦ盤５Ｐ−１に送
信すべき信号が選択されてＩＦ盤５Ｐ−１に送信され
る。

【０１５４】また、このとき、ＷＥＳＴ側のブリッジス
イッチ４２０では、ＷＥＳＴ２からの信号とＷＥＳＴ１
から分岐されたＩＦ盤５Ｐ−２に送信すべき信号のうち
後者のＩＦ盤５Ｐ−２に送信すべき信号が選択され、さ
らにリングブリッジスイッチ４２３において、ＥＡＳＴ
２からの信号とＩＦ盤５Ｐ−２に送信すべき信号のうち
後者のＩＦ盤５Ｐ−２に送信すべき信号が選択されて、
ＩＦ盤５Ｐ−２にその信号が送信される。

【０１５５】また、同様に、ＷＥＳＴ３からの信号はＷ
ＥＳＴ回線“３”，“４”（ＩＦ盤５Ｐ−３，５Ｐ−
４）に送信すべき信号であり、ＩＦ盤５Ｐ−４に送信す
べき信号はＷＥＳＴ側のブリッジスイッチ４２１に分岐
され、ＩＦ盤５Ｐ−３に送信すべき信号はリングブリッ
ジスイッチ４２４に送信され、リングブリッジスイッチ
４２４において、ＥＡＳＴ３からの信号とＩＦ盤５Ｐ−
３に送信すべき信号のうち後者のＩＦ盤５Ｐ−３に送信
すべき信号が選択されてこの信号がＩＦ盤５Ｐ−３に送
信される。

【０１５６】さらに、このとき、ＷＥＳＴ側のブリッジ
スイッチ４２１では、ＷＥＳＴ４からの信号とＷＥＳＴ
３から分岐されたＩＦ盤５Ｐ−４に送信すべき信号のう
ち、後者のＩＦ盤５Ｐ−４に送信すべき信号が選択さ
れ、さらに、リングブリッジスイッチ４２５において、
ＥＡＳＴ４からの信号とＩＦ盤５Ｐ−４に送信すべき信
号のうち後者のＩＦ盤５Ｐ−４に送信すべき信号が選択
されてＩＦ盤５Ｐ−４にその信号が送信される。

【０１５７】また、ラインブリッジ部４２ＭのＥＡＳＴ
２，ＥＡＳＴ４，ＷＥＳＴ２，ＷＥＳＴ４に送られてき
た各信号はそれぞれＳＢ４−２（４−４）に接続されて
いるＩＦ盤５Ｗ−５〜５Ｗ−８，５Ｐ−５〜５Ｐ−８に
送信すべき信号で、ＭＢ４−１（４−３）の送信側ＳＩ
Ｆ部４５Ｍの配線“１”〜“４”から出力されて、ＳＢ
４−２（４−４）の受信側ＭＩＦ部４４Ｓの配線“１”
〜“４”に送られる。

【０１５８】そして、この受信側ＭＩＦ部４４Ｓの配線
“１”に送られてきた信号は、ラインスイッチ部４１Ｓ
のＥＡＳＴ側の信号選択スイッチ４３６に送られ、信号
選択スイッチ４３６では、ＡＰＳスイッチ４３２からの
信号と、受信側ＭＩＦ部４４Ｓの配線“１”からの信号
うち、後者の信号を選択する。選択された信号は、折り
返し接続部４３Ｓ（切替部４３１Ｓ）によってラインス
イッチ部４１ＳのＥＡＳＴ２からラインブリッジ部４２
ＳのＥＡＳＴ１へ折り返される。

【０１５９】また、受信側ＭＩＦ部４４Ｓの配線“２”
に送られてきた信号は、ラインスイッチ部４１ＳのＥＡ
ＳＴ側の信号選択スイッチ４３８に送られ、信号選択ス
イッチ４３８では、ＡＰＳスイッチ４３４からの信号
と、受信側ＭＩＦ部４４Ｓの配線“２”からの信号う
ち、後者の信号を選択する。選択された信号は、折り返
し接続部４３Ｓ（切替部４３１Ｓ）によってラインスイ
ッチ部４１ＳのＥＡＳＴ４からラインブリッジ部４２Ｓ
のＥＡＳＴ３へ折り返される。

【０１６０】同様に、受信側ＭＩＦ部４４Ｓの配線
“３”に送られてきた信号は、ラインスイッチ部４１Ｓ
のＷＥＳＴ側の信号選択スイッチ４４０に送られ、この
信号選択スイッチ４４０では、ＷＥＳＴ回線“６”（Ｉ
Ｆ盤５Ｐ−６）からの信号と、受信側ＭＩＦ部４４Ｓの
配線“３”からの信号うち、後者の信号を選択する。選
択された信号は、折り返し接続部４３Ｓ（切替部４３１
Ｓ）によってラインスイッチ部４１ＳのＷＥＳＴ２から
ラインブリッジ部４２ＳのＷＥＳＴ１へ折り返される。

【０１６１】さらに、受信側ＭＩＦ部４４Ｓの配線
“４”に送られてきた信号は、ラインスイッチ部４１Ｓ
のＷＥＳＴ側の信号選択スイッチ４４２に送られ、この
信号選択スイッチ４４２では、ＷＥＳＴ回線“８”（Ｉ
Ｆ盤５Ｐ−８）からの信号と、受信側ＭＩＦ部４４Ｓの
配線“４”からの信号うち、後者の信号を選択する。そ
して、選択された信号は、折り返し接続部４３Ｓ（切替
部４３１Ｓ）によって、ラインスイッチ部４１ＳのＷＥ
ＳＴ４からラインブリッジ部４２ＳのＷＥＳＴ３へ折り
返される。

【０１６２】次に、ラインブリッジ部４２Ｓにおいて、
ＥＡＳＴ１に送られてきた信号はＥＡＳＴ回線“５”，
“６”（ＩＦ盤５Ｗ−５，５Ｗ−６）に送信すべきＥＡ
ＳＴ回線信号で、ＩＦ盤５Ｗ−６に送信すべき信号はＥ
ＡＳＴ側のブリッジスイッチ４４８に分岐され、ＩＦ盤
５Ｗ−５に送信すべき信号はそのままＩＦ盤５Ｗ−５に
送信される。そして、ブリッジスイッチ４４８では、Ｅ
ＡＳＴ２からの信号とＥＡＳＴ１から分岐されたＩＦ盤
５Ｗ−６に送信すべき信号のうち、後者の信号が選択さ
れてＩＦ盤５Ｗ−６にその信号が送信される。

【０１６３】また、ＥＡＳＴ３に送られてきた信号はＥ
ＡＳＴ回線“７”，“８”（ＩＦ盤５Ｗ−７，５Ｗ−
８）に送信すべきＥＡＳＴ回線信号で、ＩＦ盤５Ｗ−８
に送信すべき信号はＥＡＳＴ側のブリッジスイッチ４４
９に分岐され、ＩＦ盤５Ｗ−７に送信すべき信号はその
ままＩＦ盤５Ｗ−７に送信される。そして、ブリッジス
イッチ４４９では、ＥＡＳＴ４からの信号とＥＡＳＴ３
から分岐されたＩＦ盤５Ｗ−８に送信すべき信号のう
ち、後者の信号を選択し、ＩＦ盤５Ｗ−８にその信号が
送信される。

【０１６４】さらに、ＷＥＳＴ１に送られてきた信号は
ＷＥＳＴ回線“５”，“６”（ＩＦ盤５Ｐ−５，５Ｐ−
６）に送信すべき信号で、ＩＦ盤５Ｐ−６に送信すべき
信号はＷＥＳＴ側のブリッジスイッチ４５０に分岐さ
れ、ＩＦ盤５Ｐ−５に送信すべき信号はリングブリッジ
スイッチ４５２に送信され、そのリングブリッジスイッ
チにおいて、ＥＡＳＴ１からの信号とＩＦ盤５Ｐ−５に
送信すべき信号のうち、後者の信号が選択されてＩＦ盤
５Ｐ−５にその信号が送信される。

【０１６５】このとき、上記のブリッジスイッチ４５０
では、ＷＥＳＴ２からの信号とＷＥＳＴ１から分岐され
たＩＦ盤５Ｐ−６に送信すべき信号のうち、後者のＩＦ
盤５Ｐ−６に送信すべき信号を選択し、さらに、リング
ブリッジスイッチ４５３において、ＥＡＳＴ２からの信
号とＩＦ盤５Ｐ−６に送信すべき信号のうち、後者の信
号が選択されてＩＦ盤５Ｐ−６にその信号が送信され
る。

【０１６６】また、ＷＥＳＴ３に送られてきた信号はＷ
ＥＳＴ回線“７”，“８”（ＩＦ盤５Ｐ−７，５Ｐ−
８）に送信すべき信号で、ＩＦ盤５Ｐ−８に送信すべき
信号はＷＥＳＴ側のブリッジスイッチ４５１に分岐さ
れ、ＩＦ盤５Ｐ−７に送信すべき信号はリングブリッジ
スイッチ４５４に送信され、そのリングブリッジスイッ
チ４５４において、ＥＡＳＴ３からの信号とＩＦ盤５Ｐ
−７に送信すべき信号のうち、後者の信号が選択されて
ＩＦ盤５Ｐ−７にその信号が送信される。

【０１６７】このとき、ブリッジスイッチ４５１では、
ＷＥＳＴ４からの信号とＷＥＳＴ３から分岐されたＩＦ
盤５Ｐ−８に送信すべき信号のうち、後者のＩＦ盤５Ｐ
−８に送信すべき信号が選択され、さらに、リングブリ
ッジスイッチ４５５において、ＥＡＳＴ４からの信号と
ＩＦ盤５Ｐ−８に送信すべき信号のうち後者の信号が選
択されてＩＦ盤５Ｐ−８にその信号が送信される。

【０１６８】なお、このリングモード時は、ＭＢ４−１
（４−３）の送信ＳＩＦ部４５Ｍの配線“１”〜“４”
及びＳＢ４−２（４−４）の送信側ＭＩＦ部４５Ｓの配
線“１”〜“４”の全て使用する必要があるので、ＩＮ
Ｈ処理部４７Ｍ，４７Ｓの各インヒビットスイッチ４７
１Ｍ〜４７４Ｍ，４７１Ｓ〜４７４Ｓは全て動作せず
（導通状態に制御され）、その出力をインヒビット（マ
スク）処理しない。次表１に、ＩＮＨ処理部４７Ｍ，４
７Ｓの動作を示す。

【０１６９】

【表１】

【０１７０】以上のように、本実施形態のＡＤＭ装置１
では、伝送容量がＯＣ−ｎ／４のＩＦ盤５Ｗ（Ｐ）−１
〜５Ｗ（Ｐ）−８を既存のスロットに実装した場合で
も、前述したように１つのＲＢ４−ｉが収容する信号の
容量には柔軟性（互換性）をもたせ、且つ、信号処理容
量（ＨＢ２とのインタフェース容量）の縮小化を最小限
に抑えながら、１＋１冗長構成における現用回線／予備
回線の切り替え、リング（ＵＰＳＲ）構成におけるＥＡ
ＳＴ回線／ＷＥＳＴ回線についての処理の双方を正常に
行なうことができる。

【０１７１】従って、既存／新規ユーザ側で既存の低速
側装置（低速ネットワーク用の伝送装置）と本ＡＤＭ装
置１とを接続するために新たに別の装置を購入する必要
が無くなり、これにより、ユーザ側にて既存装置との間
で容易、且つ、柔軟にネットワークを構築することが可
能となり、ひいては、ネットワーク全体の制御・監視に
かかる負荷を軽減することができる。

【０１７２】また、ＭＢ４−１（４−３）に、受信側／
送信側ＳＩＦ部４４Ｍ，４５Ｍを設けるとともに、及び
ＳＢ４−２（４−４）に、受信側／送信側ＭＩＦ部４４
Ｓ，４５Ｓを設けることで、ＭＢ４−１（４−３）のラ
インスイッチ部４１Ｍ及びラインブリッジ部４２Ｍと、
ＳＢ４−２（４−４）のラインスイッチ部４１Ｓ及びラ
インブリッジ部４２Ｓをそれぞれ同一の構成にすること
ができるので、装置開発のコストの低減に大いに寄与す
る。

【０１７３】さらに、本実施形態のＲＢ４−ｉは、ＯＣ
−ｎよりも小さいＯＣ−ｎ／４のＩＦ盤５Ｗ（Ｐ）−ｊ
が実装される場合でも、既存の（ＯＣ−ｎを基本処理単
位とした）ＲＢの配線接続をそのまま流用して対応する
ことができるので、既存の装置構成に大幅な変更を施す
必要が無く、装置設計（開発）の単純化及びコストの低
減を図ることができる。

【０１７４】また、ＭＢ４−１（４−２）に切替部４６
Ｍ（４６Ｍ′）を設けることで、本ＭＢ４−１（４−
３）をＳＢ４−２（４−４）として代替使用することが
できるので、管理ユニット数が削減され、ＴＢ３の既存
ユーザ側において、そのアプリケーションをより伝送容
量の小さいＩＦ盤対応のものに変更する際に、新たにＳ
Ｂ４−２（４−４）を購入する必要が無く、また、新規
ユーザにとってもその要求に柔軟に対応することができ
る。さらに、このように、管理ユニット数が削減される
ことで、ユーザ側での保守等にかかるコストの削減も可
能になる。

【０１７５】（Ｂ）具体例の説明 次に、以下では、上記のＩＦ盤５Ｗ−ｊ，５Ｐ−ｊ（ｊ
＝１〜８）として、それぞれ、図１４〜図１７に示すよ
うに、基本伝送容量ＯＣ−１２ｃ（６００Ｍｂ／ｓ）の
１／４のＯＣ−３ｃ（１５０Ｍｂ／ｓ）容量のＩＦ盤が
ＭＢ４−１（４−３），ＳＢ４−２（４−４）に実装さ
れる場合を例にして、より詳細な説明を行なう。

【０１７６】ただし、ここでは、図１４〜図１７に示す
ように、２チャンネル分のＯＣ−３ｃ信号を多重分離で
きる機能（多重化部５１及び分離部５２）をもった「２
ch/Sheet構成」のＩＦ盤５Ｗ−ｊ，５Ｐ−ｊを使用し、
１つのＩＦ盤５Ｗ−ｊ，５Ｐ−ｊの信号処理容量は１５
０Ｍｂ／ｓ×２＝３００Ｍｂ／ｓになっている。つま
り、本実施形態のＭＢ４−１（４−３）及びＳＢ４−２
（４−４）は、それぞれ、１スロット当たり複数（２）
チャンネル分の低速回線信号を収容する複数（８）スロ
ット分のＩＦ盤（インタフェース部）５Ｗ−ｊ，５Ｐ−
ｊを有しているのである。これにより、同じスロット数
でもより多くのチャンネル分の信号容量を収容すること
が可能になり、さらに、ＨＢ２とのインタフェース容量
の縮小化を抑制することができる。

【０１７７】なお、各図１４〜図１７のうち、図１４及
び図１５には、１＋１モード時の信号伝送経路（使用配
線）が実線矢印で表されており、図１６及び図１７に
は、リング（ＵＰＳＲ）モード時の信号伝送経路（使用
配線）が実線矢印で表されている。また、各図１４〜図
１７において既述の符号と同一の符号を付した部分につ
いてはそれぞれ既述のものであるので、ここでは、その
詳細な説明は省略する。

【０１７８】まず、各ＩＦ盤５Ｗ−ｊ，５Ｐ−ｊにおい
て、多重化部５１は、それぞれ、低速側装置（低速ネッ
トワーク用の伝送装置）５Ａ，５Ｂからの各ＯＣ−３ｃ
信号〔１５０Ｍｂ／ｓの信号（図１９（Ａ）参照）２チ
ャンネル分）を多重化するものであるが、単純に多重化
すると伝送速度が３００Ｍｂ／ｓとなり、本来、ＭＢ４
−１（４−３）〔例えば、ポインタ処理部（タイミング
乗り換え部）２６Ａ〜２６Ｃ〕はＯＣ−１２ｃ（６００
Ｍｂ／ｓ）単位で動作する（選択部２５がＯＣ−１２ｃ
単位に信号を選択する）ことから、どこかでＯＣ−１２
ｃ容量の信号に速度変換を行なう必要がある。

【０１７９】そこで、本実施形態では、各ＩＦ盤５Ｗ−
ｊ，５Ｐ−ｊの多重化部５１において、ＯＣ−３ｃ（以
下、単に「ＯＣ−３」と表記することもある）信号の多
重化時にデータ信号にダミー信号（ダミーバイト）を付
加することによって、ＯＣ−３容量の信号を基本伝送容
量であるＯＣ−１２ｃ（以下、単に「ＯＣ−１２」と表
記することもある）容量の信号に変換する。

【０１８０】例えば、ＩＦ盤５Ｗ（Ｐ）−１，５Ｗ
（Ｐ）−３，５Ｗ（Ｐ）−５，５Ｗ（Ｐ）−７の多重化
部５１では、図１９（Ｂ）に示すように、データ信号
（ＣＨ１），データ信号（ＣＨ２），ダミー信号（Ｄｕ
ｍ），ダミー信号（Ｄｕｍ）の繰り返し信号を送出する
ことにより、ＯＣ−３容量の信号を、ＴＢ３が２．４Ｇ
ｂ／容量分の低速回線信号（ＯＣ−１２）を収容したと
きの基本伝送容量（ＯＣ−１２）の信号に速度変換して
送出する。

【０１８１】一方、残りのＩＦ盤５Ｗ（Ｐ）−２，５Ｗ
（Ｐ）−４，５Ｗ（Ｐ）−６，５Ｗ（Ｐ）−８の多重化
部５１では、図１９（Ｃ）に示すように、上記とは逆
に、ダミー信号（Ｄｕｍ），ダミー信号（Ｄｕｍ），デ
ータ信号（ＣＨ３），データ信号（ＣＨ４）の繰り返し
信号を送出することにより、同様に、ＯＣ−３容量の信
号をＯＣ−１２容量の信号に速度変換して送出する。

【０１８２】より具体的には、ＣＨ１及びＣＨ２の信号
を扱うＩＦ盤５Ｗ（Ｐ）−１，５Ｗ（Ｐ）−３，５Ｗ
（Ｐ）−５，５Ｗ（Ｐ）−７では、図２０（Ａ）に示す
ように、最初の＃１，＃４（ＳＴＳチャンネル）部分が
実際のデータ信号であるので、次に続く＃１，＃４〔６
００Ｍｂ／ｓ（ＯＣ−１２ｃ）では図２１に示すように
＃７，＃１０に相当する〕部分にダミー信号を挿入する
（他のＳＴＳチャンネルについても同様）ことで、約３
００Ｍｂ／ｓ×２＝６００Ｍｂ／ｓ容量の信号を得る。

【０１８３】一方、ＣＨ３及びＣＨ４の信号を扱うＩＦ
盤５Ｗ（Ｐ）−２，５Ｗ（Ｐ）−４，５Ｗ（Ｐ）−６，
５Ｗ（Ｐ）−８では、図２０（Ｂ）に示すように、２番
目の＃７，＃１０部分が実際のデータ信号であるので、
最初の＃７，＃１０部分にダミー信号を挿入する（他の
ＳＴＳチャンネルについても同様）ことで、約３００Ｍ
ｂ／ｓ×２の６００Ｍｂ／ｓ容量の信号を得る。

【０１８４】そして、ＭＢ４−１（４−３），ＳＢ４−
２（４−４）では、図２０（Ａ），図２０（Ｂ）に示す
各信号のうち、後述するようにダミー信号以外の信号を
順次時分割に選択してゆくことで、速度変換処理（フォ
ーマット変換処理）を行なうことなく、図２０（Ｃ）に
示すような６００Ｍｂ／ｓ（ＯＣ−１２ｃ）容量の信号
を得ることができる。従って、各ＩＦ盤５Ｗ−ｊ，５Ｐ
−ｊとの間の配線やＭＢ４−１（４−３），ＳＢ４−２
（４−４）側の構成に大幅な変更を施す必要が無い。ま
た、ＭＢ４−１（４−３），ＳＢ４−２（４−４）側の
回路規模や処理負荷も低減される。

【０１８５】一方、ＭＢ４−１（４−３），ＳＢ４−２
（４−４）では、上記のように「２ch/Sheet構成」のＩ
Ｆ盤５Ｗ−ｊ，５Ｐ−ｊを使用するため、ＯＣ−１２
（６００Ｍｂ／ｓ）用のＩＦ盤を使用したときの単純な
１＋１切り替えではなく、２チャンネル分多重化されて
いるＯＣ−３信号（１５０Ｍｂ／ｓ）信号単位（チャン
ネル単位）で１＋１切り替えを行なう必要がある。

【０１８６】また、例えば図２２に示すように、ＯＣ−
ｎ（ＯＣ−１２）容量の現用／予備回線用のＩＦ盤５
Ｗ′，５Ｐ′を使用（実装）した場合は、各ＩＦ盤５
Ｗ′，５Ｐ′とＲＢ４−ｉ（ｉ＝１〜４）との物理的な
距離差や各ＩＦ盤５Ｗ′，５Ｐ′の出力タイミングの違
い（各ＩＦ盤５Ｗ′，５Ｐ′は任意のタイミングで信号
を出力する）により、各１＋１切替部２２に入力される
信号は、例えば図２３に示すように、そのフレーム先頭
位置がバラバラの状態で入力されるが、各１＋１切替部
２２ではそれぞれ各ＩＦ盤５Ｗ′，５Ｐ′からの信号の
いずれか一方（品質の良い方）を選択するだけであるの
で、このような入力信号のフレーム先頭位置のバラツキ
（スロット間スキュー）は問題にならない。

【０１８７】しかし、上記のように「２ch/Sheet構成」
のＩＦ盤５Ｗ−ｊ，５Ｐ−ｊを使用した場合、これらの
各ＩＦ盤５Ｗ−ｊ，５Ｐ−ｊが、上記のＯＣ−１２用の
各ＩＦ盤５Ｗ′，５Ｐ′と同様に任意のタイミングで信
号を出力すると、ＲＢ４−ｉでは、各ＩＦ盤５Ｗ−ｊ，
５Ｐ−ｊからの信号のフレーム乗り換え処理（メモリ等
を用いる）を行なってフレーム先頭位置を合わせてから
でないと、チャンネル単位の１＋１切り替え処理が行な
えなくなる。また、任意のタイミングで入力される信号
を単純にフレーム乗り換えするには回路（メモリ容量）
規模が大きくなり過ぎ、その結果、ＲＢ４−ｉの規模が
大きくなり過ぎてその開発の負担が大きくなってしま
う。

【０１８８】そこで、本実施形態のＲＢ〔ＭＢ４−１
（４−３），ＳＢ４−２（４−４）〕には、それぞれ、
図１４〜図１７及び図２４に示すように、ＯＣ−１２容
量のＩＦ盤５Ｗ′，５Ｐ′が実装されたときの通常の１
＋１切り替え処理を行なう１＋１切替部２２（図２４で
は図示省略）のほかに、「２ch/Sheet構成」のＩＦ盤５
Ｗ−ｊ，５Ｐ−ｊが実装されたときのフレーム乗り換え
処理及びチャンネル単位の１＋１切り替え（回線選択）
処理を行なうためのＥＳ(Elastic Store memory)部２３
Ａ及び時分割１＋１切替部２３Ｂを有する時分割１＋１
切替処理部（時分割回線選択処理部）２３が設けられて
いる。

【０１８９】また、ＥＳ部２３Ａの規模を最小限に抑え
るために、各ＩＦ盤５Ｗ−ｊ，５Ｐ−ｊは、ラインブリ
ッジ部４２Ｍ（４２Ｓ）から各ＩＦ盤５Ｗ−ｊ，５Ｐ−
ｊへ供給される装置内（システム）クロック（ＳＣ
Ｋ），システムフレームパルス（ＳＦＰ）に従って、Ｒ
Ｂ４−ｉへの信号出力タイミングを制御し、データ信号
とともにラインブリッジ部４２Ｍ（４２Ｓ）から受けた
ＳＣＫ及びＳＦＰを折り返し出力する。

【０１９０】なお、上記のＳＣＫは、図１４〜図１７中
に示すように、２．４Ｇｂ／ｓ用の発振器２８で生成さ
れるパルスを１／８分周器２９で分周することにより３
００ＭＨｚに分周したパルスとして得られ、ＳＦＰは、
１／８分周器２９の出力からフレームパルス（ＦＰ）制
御部３０により１２５μｓ周期のパルスとして生成され
る。

【０１９１】これにより、ＲＢ４−ｉでは、各ＩＦ盤５
Ｗ−ｊ，５Ｐ−ｊからの信号受信タイミング（受信信号
のフレーム先頭位置）のバラツキが主にスロット間の距
離差に応じた範囲内に収まるので、最小限の規模のＥＳ
部２３Ａで、各ＩＦ盤５Ｗ−ｊ，５Ｐ−ｊとＲＢ４−ｉ
との距離差，各ＩＦ盤５Ｗ−ｊ，５Ｐ−ｊの出力遅延の
バラツキ（スロット間スキュー）を吸収して、各ＩＦ盤
５Ｗ−ｊ，５Ｐ−ｊから入力される信号のフレーム先頭
位置を合わせることが可能となり〔図２５（Ａ），図２
５（Ｂ）参照〕、この結果、時分割１＋１切替部２３Ｂ
でのチャンネル単位の１＋１切り替えを容易に行なうこ
とが可能になる。

【０１９２】即ち、時分割１＋１切替部２３Ｂには、図
２５（Ｂ）に示すように、フレーム先頭位置が一致した
信号が入力されるので、例えば図２５（Ｃ）に示すよう
に、ＣＨ１，ＣＨ２はＩＦ盤５Ｗ−１，５Ｐ−１（５Ｗ
−５，５Ｐ−５）からの信号について１＋１切り替えを
行ない、ＣＨ３，ＣＨ４はＩＦ盤５Ｗ−２，５Ｐ−２
（５Ｗ−６，５Ｐ−６）からの信号について１＋１切り
替えを行なう。なお、他のＩＦ盤５Ｗ（Ｐ）−２〜４
（５Ｗ（Ｐ）−６〜８）からの信号の１＋１切り替えに
ついても同様である。

【０１９３】そして、ＣＨ１〜ＣＨ４の選択結果を時分
割多重化することにより、ＯＣ−１２容量の信号をＥＡ
ＳＴ（ＷＥＳＴ）側のタイミング乗り換え部２６Ａ（２
６Ｂ）へ出力する。なお、このとき、前述したように、
ＩＦ盤５Ｗ（Ｐ）−１，５Ｗ（Ｐ）−２〔ＩＦ盤５Ｗ
（Ｐ）−５，５Ｗ（Ｐ）−６〕からの信号についての多
重化信号はＥＡＳＴ１へ流す信号として信号選択スイッ
チ４０５（４３５）へ出力され、５Ｗ（Ｐ）−３，５Ｗ
（Ｐ）−４〔ＩＦ盤５Ｗ（Ｐ）−７，５Ｗ（Ｐ）−８〕
からの信号についての多重化信号はＥＡＳＴ３へ流す信
号として信号選択スイッチ４０７（４３７）へ出力され
る。

【０１９４】つまり、この時分割１＋１切替部２３Ｂ
は、前記のＡＰＳスイッチ４０１〜４０４（４３１〜４
３４）としての機能と、４系統のＡＰＳスイッチ４０１
〜４０４（４３１〜４３４）の出力を２系統に多重化す
る機能とを果たしていることになる。これにより、タイ
ミング乗り換え部２６Ａ（２６Ｂ）では、ＯＣ−１２容
量のＩＦ盤５Ｗ′，５Ｐ′を実装した場合と同様にＯＣ
−１２単位のタイミング乗り換えを行なえばよいことに
なる。

【０１９５】このような構成を採用することで、フレー
ム乗り換え処理（ＥＳ部２３Ａ）に必要な回路規模を最
小限に抑えることができるので、ＲＢ４−ｉ開発の負担
を大幅に軽減することができる。また、例えば図１８に
示すように、ＯＣ−１２用のＩＦ盤５Ｗ′，５Ｐ′から
の信号については１＋１切替部２２で通常の１＋１切り
替えを行ない、ＯＣ−３用のＩＦ盤５Ｗ−１，５Ｐ−２
（５Ｗ−２，５Ｐ−２）からの信号については時分割１
＋１切替処理部２３で時分割１＋１切り替えを行なうこ
とも可能である。

【０１９６】つまり、ＯＣ−１２用のＩＦ盤５Ｗ′，５
Ｐ′とＯＣ−３用のＩＦ盤５Ｗ−１，５Ｐ−２（５Ｗ−
２，５Ｐ−２）との混在が可能になり、例えば、既存の
スロットのうちの一部のスロットを低速側装置５Ａ，５
Ｂ用、残りのスロットを新規の低速側装置５Ｃ（ＯＣ−
１２）用として使用する顧客にも対応することが可能に
なる。

【０１９７】なお、例えば図２６（Ａ）に示すように、
ＯＣ−１２用のＩＦ盤５Ｗ′，５Ｐ′の実装時に通常の
１＋１切り替え処理後、１／４（ＯＣ−３）単位に信号
を分離（ＤＭＵＸ）することで、ＯＣ−３単位でタイミ
ング乗り換えを行なうようにすれば、ＯＣ−３用のＩＦ
盤５Ｗ（Ｐ）−ｊを実装する場合でも上記の時分割１＋
１切替処理部２３は必要無く、通常の１＋１切り替えを
行なうだけでよいが、この場合は、コンカチネーション
構成（例えば、ＳＴＳ−１２ｃ等）の信号については対
応することができなくなる。

【０１９８】また、図２６（Ａ）に示す構成の場合は、
分離後の信号毎にタイミング乗り換え回路が必要になる
ので、規模が大きくなってしまい技術的に困難である。
このため、本実施形態では、図２６（Ｂ）に示すよう
に、上述のごとく時分割１＋１切り替えを行なった後で
タイミング乗り換え処理をＯＣ−１２単位で行なうこと
により、装置開発工程を短縮することを可能にしてい
る。

【０１９９】さらに、図１４〜図１８において、２７は
ＯＣ−４８ｃ（２．４Ｇｂ／ｓ）用のＩＦ盤〔現用（Ｅ
ＡＳＴ）／予備（ＷＥＳＴ）用〕が実装（ただし、ＯＣ
−１２ｃ容量のときの枚数の１／４枚だけ実装）された
ときに機能するＯＣ−４８リング機能部で、そのＯＣ−
４８用のＩＦ盤からの信号に対して、１＋１モード時の
通常の１＋１切り替えを行なったり、リングモード時の
ＥＡＳＴ／ＷＥＳＴ回線信号の選択を行なったりするこ
とができるようになっている。

【０２００】また、図１４〜図１７において、３１はＨ
Ｂ２とのインタフェースをとるための高速側処理を行な
う高速側処理部であり、５Ｈは上記のリング等の高速側
ネットワークで用いられる高速側装置である。 （Ｂ１）ＥＳ部２３Ａの基本原理説明 次に、上記のＥＳ部２３Ａの基本原理について、図２
７，図２８（Ａ）〜図２８（Ｈ），図２９（Ａ）〜図２
９（Ｈ），図３０（Ａ）〜図３０（Ｈ）及び図３１
（Ａ）〜図３１（Ｈ）を用いて説明する。

【０２０１】図２７に示すように、ＥＳ部２３Ａを４ビ
ットＥＳとして考えた場合、図２８（Ａ）〜図２８
（Ｄ）及び図２９（Ａ）〜図２９（Ｄ）〔図３０（Ａ）
〜図３０（Ｄ）及び図３１（Ａ）〜図３１（Ｄ）〕に示
すように、ラインブリッジ部４２Ｍ（４２Ｓ）からＩＦ
盤５Ｗ（Ｐ）−ｊへ出力するＳＣＫ及びＳＦＰに同期し
たタイミングでＥＳ部２３ＡにＯＣ−３信号，ＦＰ及び
クロックが入力され、そのクロック及びＦＰに従って書
き込みカウンタ２３Ａ−１〜２３Ａ−４が動作し、ＲＡ
Ｍ（メモリ部）２３Ａ−５〜２３Ａ−８に順次信号が書
き込まれる（保持される）。

【０２０２】そして、ラインブリッジ部４２Ｍ（４２
Ｓ）からＩＦ盤５Ｗ（Ｐ）−ｊに出力されるＳＣＫ及び
ＳＦＰと同じクロック及びＦＰを用いてＲＡＭ２３Ａ−
５〜２３Ａ−８に対する読み出し制御を３２進カウンタ
２３Ａ−９によって行なうことで、図２８（Ｅ）及び図
２９（Ｅ）〔図３０（Ｅ）及び図３１（Ｅ）〕に示すよ
うに、各信号をそのフレーム先頭位置が揃った状態で読
み出す。

【０２０３】つまり、上記の３２進カウンタ２３Ａ−９
は、ＲＡＭ２３Ａ−５〜２３Ａ−８からの各ＯＣ−３信
号の読み出しタイミングを各ＩＦ盤５Ｗ（Ｐ）−ｊへの
装置内ＦＰ出力タイミングに同期したタイミングで制御
することにより各ＯＣ−３信号のフレーム先頭位置を揃
えて各ＯＣ−３信号を読み出す読み出し制御部としての
機能を果たしているのである。従って、後段の時分割１
＋１切替部２３Ｂでは、各チャンネル単位の時分割１＋
１切り替え処理を容易に行なうことができ、これによ
り、装置構成の簡素化を図ることができている。

【０２０４】ところで、このとき、３２進カウンタ２３
Ａ−９は書き込みカウンタ２３Ａ−１〜２３Ａ−４と同
期したタイミングで動作することになり、３２進カウン
タ２３Ａ−９のＦＰタイミング時のロード値を任意に設
定すれば、上記の読み出しタイミングを任意に変更する
ことが可能になる〔ただし、図２８（Ｅ）〜図３１
（Ｅ）ではロード値＝００（ｈｅｘ）とした場合を表し
ている）。

【０２０５】これにより、ＩＦ盤５Ｗ（Ｐ）−ｊがＦＰ
（ＳＦＰ）を取り込んでから信号を出力するまでの時間
を装置開発段階で考慮する必要が無くなる。即ち、開発
終了後にＲＢ４−ｉと各ＩＦ盤５Ｗ（Ｐ）−ｊとの間の
距離差やＩＦ盤５Ｗ（Ｐ）−ｊからＲＢ４−ｉにＦＰが
折り返されてくるまでの時間，ＩＦ盤５Ｗ（Ｐ）−ｊの
固体差による遅延量のバラツキ等を検証し、その検証結
果に応じてロード値を設定することにより、開発終了後
でもＩＦ盤５Ｗ（Ｐ）−ｊがＦＰを取り込んでから信号
を出力するまでの時間に応じて、信号読み出し開始（位
相バラツキ吸収）タイミングを任意に調整することがで
きる。

【０２０６】つまり、本実施形態のＲＢ４−ｉは、ＩＦ
盤５Ｗ（Ｐ）−ｊとＲＢ４−ｉとの間（ブロック間イン
タフェース）のＣＫ／ＦＰタイミングの同期化を図る上
で、ＩＦ盤５Ｗ（Ｐ）−ｊからの折り返しフレーム位置
を規定しない柔軟な対応が可能になっているのである。
従って、ＩＦ盤５Ｗ（Ｐ）−ｊとＲＢ４−ｉの開発段階
で、複雑な位相規定を設ける必要が無く、開発工程（装
置開発の手間）を大幅に軽減することができる。

【０２０７】そして、図２７に示す時分割１＋１切替部
２３Ｂでは、１＋１（ＡＰＳ）モードが設定されている
〔制御ユニット１５（スイッチコントローラ４１７（４
４７））から設定される〕場合は、図２８（Ｆ）及び図
２９（Ｆ）に示すように、イネーブル制御部２３Ｂ−２
からＷＥＳＴ側の多重化部２３Ｂ−４へのイネーブル信
号がＬレベル固定となるとともに、多重化部２３Ｂ−１
にてＣＨ１〜ＣＨ４の現用／予備系選択信号が生成され
る。

【０２０８】この現用／予備系選択信号によって、ＥＡ
ＳＴ側の多重化部２３Ｂ−３でのＥＡＳＴ側出力のチャ
ンネル単位の選択が制御されて、図２８（Ｇ）及び図２
９（Ｇ）に示すように、ＯＣ−１２信号に多重化された
信号がＥＡＳＴ側へ出力される。なお、このとき、イネ
ーブル制御部２３Ｂ−２からＷＥＳＴ側の多重化部２３
Ｂ−４へのイネーブル信号がＬレベル固定になっている
ので、図２８（Ｈ）及び図２９（Ｈ）に示すように、多
重化部２３Ｂ−４の出力（ＷＥＳＴ側出力）はインヒビ
ット（マスク）される。

【０２０９】一方、リング（ＵＰＳＲ）モード設定時
は、図３０（Ｆ）及び図３１（Ｆ）に示すように、イネ
ーブル制御部２３Ｂ−２からＷＥＳＴ側の多重化部２３
Ｂ−４へのイネーブル信号がＨレベル固定となるととも
に、多重化部２３Ｂ−１にてＣＨ１〜ＣＨ４の現用系選
択信号（Ｈレベル）が生成される。この現用系選択信号
によって、ＥＡＳＴ側の多重化部２３Ｂ−３でのＥＡＳ
Ｔ側出力のチャンネル単位の選択が制御されて、図３０
（Ｇ）及び図３１（Ｇ）に示すように、ＥＡＳＴ回線用
のＩＦ盤５Ｗ−１（５Ｗ−５）及びＩＦ盤５Ｗ−３（５
Ｗ−７）からの各信号が多重化されＥＡＳＴ側へ出力さ
れる。

【０２１０】また、このとき、イネーブル制御部２３Ｂ
−２からＷＥＳＴ側の多重化部２３Ｂ−４へのイネーブ
ル信号がＨレベル固定になっているので、ＷＥＳＴ側の
多重化部２３Ｂ−４に対するインヒビット制御が停止さ
れ、図３０（Ｈ）及び図３１（Ｈ）に示すように、ＷＥ
ＳＴ回線用のＩＦ盤５Ｐ−１（５Ｐ−５）及びＩＦ盤５
Ｐ−３（５Ｐ−７）からの各信号が多重化されＷＥＳＴ
側へ出力される。

【０２１１】このように、ＯＣ−３用のＩＦ盤５Ｗ
（Ｐ）−ｊが実装された場合でも、ＯＣ−１２用のＩＦ
盤５Ｗ′，５Ｐ′が実装されたときと同様に、１＋１モ
ード，リングモードのいずれのモードの動作も正常に行
なうことが可能である。なお、図２８（Ａ）〜図２８
（Ｈ），図２９（Ａ）〜図２９（Ｈ），図３０（Ａ）〜
図３０（Ｈ）及び図３１（Ａ）〜図３１（Ｈ）中に示す
丸付き数字は、それぞれ、図２７中に示す丸付き数字と
対応しており〔例えば、ＤＴ１はＩＦ盤５Ｗ−１（５
Ｗ−５）からのデータ信号であることを表す〕、「Ｄｕ
ｍ」は前記のダミー信号である。

【０２１２】（Ｂ２）ＡＩＳ信号発出処理についての原
理説明 次に、ＩＦ盤５Ｗ（Ｐ）−ｊからＲＢ４−ｉに入力され
るクロックが断状態となったときのＡＩＳ（警報）信号
（データ信号ＡＬＬ“Ｈ”）の発出処理の原理について
説明する。まず、例えば図３４に示すように、ＯＣ−１
２用のＩＦ盤５Ｗ′，５Ｐ′が実装される場合は、１＋
１切替部２２にて通常の１＋１切り替えが行なわれるの
で、各ＩＦ盤５Ｗ′，５Ｐ′からのクロックをクロック
断処理部２１のクロック断検出部（障害検出部）２１１
にて監視し、このクロック断検出部２１１でクロック断
（障害）の発生が検出されると、各ＡＩＳ発生部２１２
にて、発振器２８及びＦＰ制御部３０によって作成され
るＳＣＫ及びＳＦＰに従ってＡＩＳ信号をクロック断の
発生したチャンネルのＯＣ−１２信号として発生させれ
ば良い。

【０２１３】このＡＩＳ信号の発出処理動作タイミング
を図３５に示す。なお、この図３５中に示す，等の
丸付き数字はそれぞれ図３４中の丸付き数字と対応して
いる。しかし、ＯＣ−３用のＩＦ盤５Ｗ（Ｐ）−ｊが実
装された場合は、前述したように、ＲＢ４−ｉの時分割
１＋１切替処理部２３において時分割の１＋１切り替え
が行なわれるため、ＡＩＳ信号の発出処理についてもＯ
Ｃ−３信号（チャンネル）単位で行なえるようにする必
要がある。

【０２１４】即ち、例えば図３２において、各クロック
断検出部２１１のうち１つでもクロック断（障害）の検
出されていないクロック断検出部２１１があると、その
クロック断の検出されていないＩＦ盤５Ｗ（Ｐ）−ｊか
らのＦＰを基に時分割１＋１切り替えを行なって、クロ
ック断の発生しているチャンネルにＡＩＳ信号を挿入す
る必要があるのである。

【０２１５】なお、全クロック断処理部２１のクロック
断検出部２１１においてクロック断が検出された〔ＩＦ
盤５Ｗ（Ｐ）−ｊからのクロックが全て断になった〕場
合は、全ＡＩＳ発生部２１２にて発振器２８及びＦＰ制
御部３０からのＳＣＫ及びＳＦＰに従ってＡＩＳ信号が
ＯＣ−３信号の代わりにそれぞれ生成されて、ＥＳ部２
３Ａにて前述したごとく各ＡＩＳ信号のフレーム乗り換
えが行なわれることにより、時分割１＋１切替部２３Ｂ
への各ＡＩＳ信号のフレーム先頭位置が一致するので、
時分割１＋１切り替えが可能である。

【０２１６】このため、ＯＣ−３容量のＩＦ盤５Ｗ
（Ｐ）−ｊが実装される場合は、各クロック断検出部２
１１での検出結果に応じて図３２に示すフレームパルス
（ＦＰ）選択部２４及び選択部２３Ｃにて時分割１＋１
切替部２３Ｂ用のＦＰタイミングを選択する構成、即
ち、全クロック断検出部２１１でクロック断が検出され
ている場合はＳＦＰタイミングに従ってＡＩＳ信号の時
分割送出処理を行なう一方、一部のクロック断検出部２
１１でクロック断が検出されていない場合はそのクロッ
ク断が検出されていないＩＦ盤５Ｗ（Ｐ）−ｊからのＯ
Ｃ−３信号のＦＰタイミングに従ってＡＩＳ信号の時分
割送出処理を行なう構成になっている。なお、上記の選
択部２３Ｃは、本実施形態では、時分割１＋１切替処理
部２３の一構成要素になっている。

【０２１７】これにより、例えば図３３に示すように、
時点Ｔ１では全てのＩＦ盤５Ｗ（Ｐ）−ｊからのクロッ
クが正常に受信されているので、ＦＰ選択部２４及び選
択部２３ＣがいずれのＦＰを選択しても、時分割１＋１
切替部２３Ｂでは正常なＯＣ−３信号（チャンネル）単
位の時分割１＋１切り替えを行なうことが可能である。
なお、この図３３中に示す丸付き数字は図３２中に示す
丸付き数字と対応している。

【０２１８】次に、時点Ｔ２では、ＩＦ盤５Ｗ−１（５
Ｗ−５）からのクロックが断状態になっており、ＩＦ盤
５Ｗ−１（５Ｗ−５）用のクロック断検出部２１１がク
ロック断を検出しているので、ＦＰ選択部２４及び選択
部２３Ｃは、ＩＦ盤５Ｗ−１（５Ｗ−５）から既に受信
されているＦＰについては選択せず、時点Ｔ３におい
て、このＦＰ以外のＦＰを選択し、時分割１＋１切替部
２３Ｂでは、選択されたＦＰに従って時分割１＋１切り
替えを行なう。これにより、クロック断が発生したチャ
ンネルについてはＥＳ部２３ＡからのＡＩＳ発生部２１
２で発生されたＡＩＳ信号が選択されて送出される。

【０２１９】さらに、時点Ｔ４では、ＩＦ盤５Ｗ−１
（５Ｗ−５）からのクロックとＩＦ盤５Ｗ−２（５Ｗ−
６）からのクロックが断状態になっており、それぞれに
対応するクロック断検出部２１１においてクロック断が
検出されているので、ＦＰ選択部２４及び選択部２３Ｃ
は、クロック断が検出されていないＩＦ盤５Ｗ−３（５
Ｗ−７）及びＩＦ盤５Ｗ−４（５Ｗ−８）のＦＰを選択
することが可能である。

【０２２０】そして、この場合も、時分割１＋１切替部
２３Ｂでは、選択されたＦＰに従って時分割１＋１切り
替えを行なうことにより、クロック断が発生したチャン
ネルについてはＥＳ部２３Ａから出力されるＡＩＳ発生
部２１２で発生されたＡＩＳ信号が選択されて送出され
る。また、時点Ｔ５，Ｔ６では、全てのＩＦ盤５Ｗ
（Ｐ）−ｊからのクロックが断状態となっており、全て
のクロック断検出部２１１においてクロック断が検出さ
れているので、各ＡＩＳ処理部２１２がそれぞれＲＢ４
−ｉ内のタイミング（発振器２８及びＦＰ制御部３０か
らのＳＣＫ及びＳＦＰ）に従ってＡＩＳ信号を発生す
る。従って、選択部２３ＣがＥＳ部２３Ａから出力され
るＦＰのいずれを選択しても、時分割１＋１切替部２３
Ｂでは、ＥＳ部２３Ａからの各入力信号について時分割
１＋１切り替えを行なえば、ＡＩＳ信号のチャンネル単
位の送出が行なうことができる。

【０２２１】以上のような処理により、一部のＩＦ盤５
Ｗ（Ｐ）−ｊからのクロック断時に、各ＩＦ盤５Ｗ
（Ｐ）−ｊから入力されるＦＰタイミングと装置（ＲＢ
４−ｉ）内でのＦＰタイミング（ＦＰ制御部３０で生成
されるＳＦＰタイミング）との違いによって、時分割１
＋１切替部２３ＢでのＦＰタイミングの衝突を防止する
ことができ、常に、正常な時分割１＋１切り替え（ＡＩ
Ｓ信号の発出処理）を行なうことができる（ＡＩＳ信号
送出時の誤動作を防止することができる）。従って、Ａ
ＩＳ送出処理の信頼性の向上にも大いに寄与している。

【０２２２】（Ｂ３）クロック断処理部２１，ＥＳ部２
３Ａ及び時分割１＋１切替部２３Ｂの詳細説明 次に、図３６に、上記のクロック断処理部２１，ＥＳ部
２３Ａ及び時分割１＋１切替部２３Ｂに着目したＲＢ４
−ｉの詳細構成例を示す。この図３６に示すように、Ｅ
Ｓ部２３Ａは、４組のＩＦ盤５Ｗ（Ｐ）−１〜５Ｗ
（Ｐ）−４〔５Ｗ（Ｐ）−５〜５Ｗ（Ｐ）−８〕に対応
して、それぞれ４系統２枚ずつのシリアル／パラレル
（ＳＰ）変換処理部２３ａ−１〜２３ａ−４，２３ｂ−
１〜２３ｂ−４，フレームパルス（ＦＰ）選択部２３
２，パラレル／シリアル（ＰＳ）変換処理部２３ｃ−１
〜２３ｃ−４，２３ｄ−１〜２３ｄ−４をそなえるとと
もに、１／８カウンタ（ＣＴＲ）２３４をそなえて構成
されている。

【０２２３】一方、時分割１＋１切替部２３Ｂは、上記
４組のＩＦ盤５Ｗ（Ｐ）−１〜５Ｗ（Ｐ）−４〔５Ｗ
（Ｐ）−５〜５Ｗ（Ｐ）−８〕のうちの２組ずつで時分
割１＋１切り替え処理を行なうために、２系統の切り替
え処理部２３Ｅ，２３Ｆをそなえており、さらに、各切
り替え処理部２３Ｅ，２３Ｆが、それぞれ、ＡＮＤ回路
２４１〜２４６，ＯＲ回路２４７，２４８，ＥＡＳＴ用
のＦＰ選択部２４９，ＷＥＳＴ用のＦＰ選択部２５０，
ＥＡＳＴ用の１／１６カウンタ２５１，ＷＥＳＴ用の１
／１６カウンタ２５２及びＥＡＳＴ用の多重化部２５
３，ＷＥＳＴ用の多重化部２５４をそなえて構成されて
いる。

【０２２４】ここで、ＥＳ部２３Ａにおいて、ＳＰ変換
処理部２３ａ−ｋ，２３ｂ−ｋ（ｋ＝１〜４）は、それ
ぞれ、入力信号（データ）をＳＰ変換するものであり、
ＰＳ変換処理部２３ｃ−ｋ，２３ｄ−ｋは、それぞれ、
ＳＰ変換処理部２３ａ−ｋ，２３ｂ−ｋでＳＰ変換され
た信号をＰＳ変換することにより元の入力信号フォーマ
ットに戻すもので、ここでは、ＩＦ盤５Ｗ（Ｐ）−１〜
５Ｗ（Ｐ）−４〔５Ｗ（Ｐ）−５〜５Ｗ（Ｐ）−８〕か
らのＦＰ，ＣＫに従って１／８カウンタ２３１２が動作
して１：８ＳＰ変換部２３１１にて入力データが１：８
ＳＰ変換（８パラデータ）されたのち、８：１ＰＳ変換
部２３３１にて８：１ＰＳ変換されるようになってい
る。

【０２２５】また、ＦＰ選択部２３２は、ＩＦ盤５Ｗ
（Ｐ）−１〜５Ｗ（Ｐ）−４〔５Ｗ（Ｐ）−５〜５Ｗ
（Ｐ）−８〕が挿抜されたとき等に、ＩＦ盤５Ｗ（Ｐ）
−１〜５Ｗ（Ｐ）−４〔５Ｗ（Ｐ）−５〜５Ｗ（Ｐ）−
８〕からのＦＰではなく、ラインブリッジ部４２Ｍから
出力されるＦＰ（ＦＰ制御部３０で生成されるＳＦＰ）
に基づくマスターＦＰ（後述）を選択することにより、
ＩＦ盤挿抜時のＦＰの不定発生により、時分割１＋１切
替部２３Ｂでの時分割１＋１切り替えに悪影響を与える
ことを防止するためのもので、その詳細については後述
する。

【０２２６】一方、時分割１＋１切替部２３Ｂにおい
て、ＡＮＤ回路２４１は、ＦＰ選択部２４からの制御に
より、ＰＳ変換処理部２３ｃ−１（２３ｃ−３）からの
ＦＰ、つまり、ＩＦ盤５Ｗ−１（５Ｗ−５）〔ＩＦ盤５
Ｗ−３（５Ｗ−７）〕からのＦＰ(EAST-FP) をスルーも
しくはインヒビット（マスク）制御するものであり、Ａ
ＮＤ回路２４２及び２４３は、ＰＳ変換処理部２３ｄ−
１（２３ｄ−３）からのＦＰ、つまり、ＩＦ盤５Ｐ−１
（５Ｐ−５）〔ＩＦ盤５Ｐ−３（５Ｐ−７）〕からのＦ
Ｐ(WEST-FP) をスルーもしくはインヒビット（マスク）
制御するものである。

【０２２７】また、ＡＮＤ回路２４４は、ＦＰ選択部２
４からの制御により、ＰＳ変換処理部２３ｃ−２（２３
ｃ−４）からのＦＰ、つまり、ＩＦ盤５Ｗ−２（５Ｗ−
６）〔ＩＦ盤５Ｗ−４（５Ｗ−８）〕からのＦＰ(EAST-
FP) をスルーもしくはインヒビット（マスク）制御する
ものであり、ＡＮＤ回路２４５及び２４６は、ＰＳ変換
処理部２３ｄ−２（２３ｄ−４）からのＦＰ、つまり、
ＩＦ盤５Ｐ−４（５Ｐ−８）〔ＩＦ盤５Ｐ−４（５Ｐ−
８）〕からのＦＰ(WEST-FP) をスルーもしくはインヒビ
ット（マスク）制御するものである。

【０２２８】なお、ＦＰ選択部２４から各ＡＮＤ回路２
４１〜２４６に対する制御についての詳細は、表２〜表
９により後述する。また、ＯＲ回路２４７は、上記のＡ
ＮＤ回路２４１〜２４６のうちＡＮＤ回路２４１，２４
２，２４４，２４５の各出力のＯＲ論理をとるもので、
各ＩＦ盤５Ｗ（Ｐ）−１〔５Ｗ（Ｐ）−５〕，５Ｗ
（Ｐ）−２〔５Ｗ（Ｐ）−６〕〔ＩＦ盤５Ｗ（Ｐ）−３
〔５Ｗ（Ｐ）−７〕，５Ｗ（Ｐ）−４〔５Ｗ（Ｐ）−
８〕〕からの各ＦＰが全て断になった場合以外に、その
出力ＦＰが、ＥＡＳＴ〔Ｅ１（Ｅ３）〕側のＦＰとして
出力されるとともに、多重化部２５３での時分割多重
（時分割１＋１切り替え）処理に用いられるようになっ
ている。

【０２２９】さらに、ＯＲ回路２４８は、上記のＡＮＤ
回路２４１〜２４６のうち残りのＡＮＤ回路２４３及び
２４６の各出力のＯＲ論理をとるもので、リングモード
時に、その出力が有効となり、ＷＥＳＴ〔Ｗ１（Ｗ
３）〕側のＦＰとして出力されるとともに、多重化部２
５４での時分割多重処理（時分割１＋１切り替え）に用
いられるようになっている。

【０２３０】また、ＥＡＳＴ／ＷＥＳＴ用のＦＰ選択部
２４９，２５０は、それぞれ、図３２に示す選択部２３
Ｃに相当し、上記のＯＲ回路２４７，２４８から出力さ
れるＦＰ(EAST-FP,WEST-FP) と、ＦＰ制御部３０で生成
されるＳＦＰとのいずれかを選択するもので、各ＩＦ盤
５Ｗ（Ｐ）−１〔５Ｗ（Ｐ）−５〕，５Ｗ（Ｐ）−２
〔５Ｗ（Ｐ）−６〕〔ＩＦ盤５Ｗ（Ｐ）−３〔５Ｗ
（Ｐ）−７〕，５Ｗ（Ｐ）−４〔５Ｗ（Ｐ）−８〕〕か
らの各ＦＰが全て断になった場合（ＦＰ選択部２４から
ａｌｌ断信号が出力されると）、後者のＦＰ制御部３０
で生成されるＳＦＰを選択するようになっている。

【０２３１】さらに、１／１６カウンタ２５１，２５２
は、それぞれ、選択部２４９，２５０で選択されたＦＰ
を契機に多重化部２５３，２５４での時分割１＋１切り
替え用のカウント値を生成するものであり、多重化部２
５３，２５４は、この１／１６カウンタ２５１，２５２
からのカウント値に基づいてＥＳ部２３Ａからの入力信
号を時分割に選択してゆくことで、時分割１＋１切り替
え処理を行なうものである。

【０２３２】ただし、１＋１モード時は、ＷＥＳＴ側は
使用されない（ＷＥＳＴ回線信号は入力されてこない）
ので、ＡＮＤ回路２４３の出力がマスクされ、この結
果、１／１６カウンタ２５２が動作せず、これにより、
多重化部２５４は動作せず、多重化部２５３のみ動作す
る〔ＥＡＳＴ側（Ｅ１，Ｅ３）のみに信号が出力され
る〕。なお、このとき空きとなるＥ２，Ｅ４が前述した
他のＲＢ４−ｉとの間の信号の送受信に使用される。一
方、リングモード時は、ＥＡＳＴ／ＷＥＳＴ側〔Ｅ１
（Ｅ３），Ｗ１（Ｗ３）〕ともに使用されるので、多重
化部２５３，２５４はともに動作する。

【０２３３】つまり、これらのＥＡＳＴ／ＷＥＳＴ用の
多重化部２５３，２５４は、図２７により前述したＥＡ
ＳＴ側の多重化部２３Ｂ−３，ＷＥＳＴ側の多重化部２
３Ｂ−４にそれぞれ相当しているのである。以下、上述
のごとく構成されたＥＳ部２３Ａ及び時分割１＋１切替
部２３Ｂの動作について、図３７（Ａ），図３７（Ｂ）
及び図３８（Ａ）〜図３８（Ｅ）を用いて説明する。な
お、これらの各図３７（Ａ），図３７（Ｂ）及び図３８
（Ａ）〜図３８（Ｅ）の時間軸はそれぞれ時間Ｔ０にお
いて相互に一致しているものとする。

【０２３４】まず、ＥＳ部２３Ａでは、各ＳＰ変換処理
部２３ａ−１，２３ｂ−１，２３ａ−２，２３ｂ−２
（１：８ＳＰ変換部２３１１）にて、ＩＦ盤５Ｗ（Ｐ）
−１，５Ｗ（Ｐ）−２〔５Ｗ（Ｐ）−５，５Ｗ（Ｐ）−
６〕から送られるＦＰタイミングを契機に１／８カウン
タ２３１２が所定のロード値をロードしてカウント動作
することにより、ＩＦ盤５Ｗ（Ｐ）−１，５Ｗ（Ｐ）−
２〔５Ｗ（Ｐ）−５，５Ｗ（Ｐ）−６〕からの各信号を
それぞれ１：８ＳＰ変換する〔図３７（Ａ），図３７
（Ｂ）参照〕。

【０２３５】また、各ＳＰ変換処理部２３ａ−３，２３
ｂ−３，２３ａ−４，２３ｂ−４（１：８ＳＰ変換部２
３１１）でも、同様に、ＩＦ盤５Ｗ（Ｐ）−３，５Ｗ
（Ｐ）−４〔５Ｗ（Ｐ）−７，５Ｗ（Ｐ）−８〕から入
力されるＦＰタイミングを契機に１／８カウンタ２３１
２が所定のロード値をロードしてカウント動作すること
により、ＩＦ盤５Ｗ（Ｐ）−３，５Ｗ（Ｐ）−４〔５Ｗ
（Ｐ）−７，５Ｗ（Ｐ）−８〕からの各信号をそれぞれ
１：８ＳＰ変換して出力する〔図３８（Ａ）参照〕。

【０２３６】そして、ラインブリッジ部４２Ｍ（４２
Ｓ）から出力されるＳＦＰタイミングにより読み出し用
の１／８カウンタ２３４がロードされ〔図３８（Ｂ）で
はロード値＝０）、この１／８カウンタ２３４の制御
（カウント動作）により、ＳＰ変換処理部２３ａ−１，
２３ｂ−１，２３ａ−２，２３ｂ−２の１：８ＳＰ変換
部２３１１から出力される信号がそれぞれ対応するＰＳ
変換処理部２３ｃ−１，２３ｄ−１，２３ｃ−２，２３
ｄ−２の８：１ＰＳ変換部２３３１にてＰＳ変換され
る。

【０２３７】また、同様に、１／８カウンタ２３４の制
御により、ＳＰ変換処理部２３ａ−３，２３ｂ−３，２
３ａ−４，２３ｂ−４の１：８ＳＰ変換部２３１１から
出力される信号についても、それぞれ対応するＰＳ変換
処理部２３ｃ−３，２３ｄ−３，２３ｃ−４，２３ｄ−
４の８：１ＰＳ変換部２３３１にてＰＳ変換される。つ
まり、１／８カウンタ２３４は、前記の読み出し制御部
として機能する３２進カウンタ２３Ａ−９（図２７参
照）と同等の機能を果たすようになっている。

【０２３８】ここで、このＳＰ／ＰＳ変換処理につい
て、図４６（Ａ）〜図４６（Ｄ）を用いて、より詳細に
説明する。なお、図４６（Ａ）〜図４６（Ｃ）では、各
ＩＦ盤５Ｗ（Ｐ）−ｊ(IF Block(1)-(3)) から入力され
るデータ信号（ＤＡＴＡ）／ＦＰ／クロックに各スロッ
ト毎に１ビットのスキュー（バラツキ）が生じているよ
うに表記している。また、１：８ＳＰ変換部２３１１及
び８：１ＰＳ変換部２３３１に用いられるメモリ奥行き
は８ビット幅としている。

【０２３９】まず、各ＩＦ盤５Ｗ（Ｐ）−ｊからの各信
号（データ信号）が、それぞれ、１：８ＳＰ変換部２３
１１にてＳＰ変換されると、図４６（Ａ）〜図４６
（Ｃ）中に網かけ部で示すように、８ビット幅の信号に
変換（伸長）される。なお、このときＦＰについても同
様に８ビット幅に伸長されている。このように、データ
信号及びＦＰをそれぞれ８ビット幅に伸長することで、
図４６（Ｃ）に示すように、ＰＳタイミング幅（各ＦＰ
が時間的に重なっている部分）に余裕ができる。

【０２４０】一方、このとき、１／８カウンタ２３４で
は、図４６（Ｄ）に示すように、フレーム制御部３０で
生成されるＳＦＰ(Sync.frame)を契機にロード値“０”
をロードしてカウント動作を開始し、定期的に、イネー
ブル信号(P/S enable)を生成する。そして、ＰＳ変換部
２３３１では、上記のＰＳタイミング幅内にこの１／８
カウンタ２３４で生成されたイネーブル信号で上述のご
とく８ビット幅に伸長されたＦＰを打ち抜くことで、図
４６（Ｄ）中に示すように、ＰＳ変換後のＦＰ(P/S FP)
を生成し、このＦＰを契機に各データ信号を一括してＰ
Ｓ変換する。

【０２４１】この結果、図３８（Ｃ）に示すように、各
ＩＦ盤５Ｗ（Ｐ）−１，５Ｗ（Ｐ）−２〔５Ｗ（Ｐ）−
５，５Ｗ（Ｐ）−６〕から入力される信号のフレーム先
頭位置のバラツキが吸収される。なお、上記のＳＰ／Ｐ
Ｓ変換処理において、例えば図３８（Ｄ）に示すよう
に、上記の１／８カウンタ２３４のロード値を“２”に
設定すると、上記のイネーブル信号(P/S enable)が図４
６（Ｄ）において左方向に移動するので、図３８（Ｅ）
に示すように、図３８（Ｃ）に比して、ＰＳ変換タイミ
ング（読み出しタイミング）を早めることができる。

【０２４２】つまり、１／８カウンタ２３４のロード値
の設定を任意に変更することで、ＰＳ処理のイネーブル
タイミングを任意に変更することができるので、前述し
たように、ＥＳ部２３Ａでの信号の読み出しタイミング
を任意に調整することができ、開発段階での複雑な位相
規定による設定手番の増加を防止することができるので
ある。

【０２４３】ところで、このとき、ＦＰ選択部２４で
は、クロック断検出部２１１でのクロック断検出結果，
ＣＨ１〜４の現用／予備選択設定及びＳ−ＲＩＮＧ１
（ＵＰＳＲ）設定に基づいて、表２〜表９に示すＦＰ制
御設定に従って、ＡＮＤ回路２４１〜２４６を制御する
ことにより、ＥＳ部２３Ａから出力されるＦＰのスル
ー，マスク（インヒビット）処理を行なう。そして、Ｏ
Ｒ回路２４７，２４８にて、選択（スルーされてきた）
ＦＰのＯＲをとることで、時分割１＋１切り替えを行な
うタイミングを得る。

【０２４４】このＯＲ回路２４７，２４８から出力され
るＦＰを基準として、１／１６カウンタ２５１，２５２
が動作し、この１／１６カウンタ２５１，２５２のカウ
ント値に従って多重化部２５３及び２５４が入力信号の
多重化処理を行なうことで、各ＩＦ盤５Ｗ（Ｐ）−ｊ実
装時の時分割１＋１切り替え機能〔ＵＰＳＲ（ＲＩＮ
Ｇ）機能も含む〕が実現されている。

【０２４５】

【表２】

【０２４６】

【表３】

【０２４７】

【表４】

【０２４８】

【表５】

【０２４９】

【表６】

【０２５０】

【表７】

【０２５１】

【表８】

【０２５２】

【表９】

【０２５３】具体的には、上記表２の項目１〜３に示す
ように、１＋１モード時、切り替え処理部２３Ｅにおい
て、ＩＦ盤５Ｗ−１（５Ｗ−５）からの信号のうちＣＨ
１，ＣＨ２の現用系のいずれかが選択されている場合
は、そのＩＦ盤５Ｗ−１（５Ｗ−５）（ＥＡＳＴ側）か
らのＦＰ(EAST-FP) は時分割１＋１切り替え処理タイミ
ングに用いられる（スルーされる）が、項目４に示すよ
うに、ＣＨ１，ＣＨ２ともに選択されない場合は、その
ＩＦ盤５Ｗ−１（５Ｗ−５）から入力されるＦＰ(EAST-
FP) は時分割１＋１切り替えには用いられない（インヒ
ビットされる）。

【０２５４】また、同表２の項目５に示すように、ＩＦ
盤５Ｗ−１（５Ｗ−５）からＲＢ４−ｉに入力されるク
ロックにクロック断が検出された場合は、前述したよう
に、対応するＡＩＳ発生部２１２にてＦＰ制御部３０か
らのＳＦＰタイミングでＡＩＳ信号が発生し、ＩＦ盤５
Ｗ（Ｐ）−１，５Ｗ（Ｐ）−２のうちいずれか１つでも
クロック断が発生していなければ、そのＩＦ盤５Ｗ
（Ｐ）−１，５Ｗ（Ｐ）−２から入力されるＦＰタイミ
ングに従って時分割１＋１切り替え処理が行なわれるの
で、切り替え処理部２３Ｅにおいて、クロック断が発生
しているＩＦ盤５Ｗ（Ｐ）−１，５Ｗ（Ｐ）−２からの
ＦＰ(EAST-FP) は選択されない（表６も同様の内容であ
る）。

【０２５５】しかし、時分割１＋１切り替えで選択され
ているＩＦ盤５Ｗ（Ｐ）−１，５Ｗ（Ｐ）−２〔５Ｗ
（Ｐ）−５，５Ｗ（Ｐ）−６〕の全てについてクロック
断が検出された場合は、切り替え処理部２３Ｅでは、Ｆ
Ｐ選択部２４から出力されるａｌｌ断信号により、選択
部２４９にてＦＰ制御部３０からのＳＦＰが選択される
（表６も同様の処理内容を表す）。

【０２５６】上記に示す制御をＦＰ選択部２４からＡＮ
Ｄ回路２４１，２４２，２４４，２４５，選択部２４９
にかけることにより、図３３のタイムチャートに示した
ＦＰ制御を実現している。なお、１＋１モード時はＷ１
（ＷＥＳＴ側出力）を使用しないので、表４，表８に示
すように、切り替え処理部２３ＥのＡＮＤ回路２４３，
２４６でＷＥＳＴ側のＦＰ(WEST-FP) をマスク制御する
ことにより、Ｗ１（ＷＥＳＴ側出力）にＦＰ(WEST-FP)
は出力させない。

【０２５７】一方、ＵＰＳＲ（リング）モード時は、切
り替え処理部２３Ｅの多重化部２５３では、ＩＦ盤５Ｐ
−１，５Ｐ−２（５Ｐ−５，５Ｐ−６）からの信号は多
重化せず、ＩＦ盤５Ｗ−１，５Ｗ−２（５Ｗ−５，５Ｗ
−６）からの信号のみを多重化するので、表４，表８に
示す制御と同様に、ＡＮＤ回路２４２，２４５でＷＥＳ
Ｔ側のＦＰ(WEST-FP) をマスク制御する。

【０２５８】また、表３，表７に示すように、クロック
が正常な場合はＥＡＳＴ／ＷＥＳＴＡ側のＦＰ(EAST-F
P,WEST-FP) をともにスルー、クロックが断している場
合はＦＰ(EAST-FP,WEST-FP) をマスクするよう、切り替
え処理部２３ＥのＡＮＤ回路２４１，２４３を制御す
る。なお、ＩＦ盤５Ｗ−１，５Ｗ−２（５Ｗ−５，５Ｗ
−６）からのクロックが両方断状態になった場合は、１
＋１モード時と同様に、選択部２４９にて、ＦＰ制御部
３０からのＳＦＰが選択される。

【０２５９】切り替え処理部２３ＥのＡＮＤ回路２４
３，２４６でのＦＰ制御も同様の処理（表５，表９）を
行なうことで、ＷＥＳＴ用の１／１６カウンタ２５２及
び多重化部２５４を制御して、リングモード時のＷ１
（ＷＥＳＴ側）のＦＰ(WEST-FP)出力を実現している。
なお、ＩＦ盤５Ｗ（Ｐ）−３，５Ｗ（Ｐ）−４〔５Ｗ
（Ｐ）−７，５Ｗ（Ｐ）−８〕からの信号を処理する切
り替え処理部２３Ｆにおいても、上記と同様の制御が行
なわれる。

【０２６０】そして、上記の図３６に示す構成における
１＋１モード時での詳細動作は、図３９（Ａ），図３９
（Ｂ），図４０及び図４１（Ａ）〜図４１（Ｇ）に示す
ようになる。なお、各図３９（Ａ），図３９（Ｂ），図
４０及び図４１（Ａ）〜図４１（Ｇ）の時間軸は時間Ｔ
０においてそれぞれ相互に一致しているものとする。ま
ず、各ＩＦ盤５Ｗ−１（５Ｗ−５），５Ｐ−１（５Ｐ−
５），５Ｗ−２（５Ｗ−６），５Ｐ−２（５Ｐ−６）
〔もしくは、ＩＦ盤５Ｗ−３（５Ｗ−７），５Ｐ−３
（５Ｐ−７），５Ｗ−４（５Ｗ−８），５Ｐ−４（５Ｐ
−８）〕からの各信号（２並列）は、それぞれ、ＥＳ部
２３Ａにおいて、対応するＳＰ変換処理部２３ａ−１，
２３ｂ−１，２３ａ−２，２３ｂ−2 （もしくは、２３
ａ−３，２３ｂ−３，２３ａ−４，２３ｂ−４）の１：
８ＳＰ変換部２３１１にて、図３９（Ａ），図３９
（Ｂ）及び図４０に示すように、１：８ＳＰ変換されて
２×８＝１６並列の信号に変換される。

【０２６１】そして、これら１６並列の各信号は、それ
ぞれ、図４１（Ｃ），図４１（Ｄ）に示すように、対応
するＰＳ変換処理部２３ｃ−１，２３ｄ−１，２３ｃ−
２，２３ｄ−２（もしくは、２３ｃ−３，２３ｄ−３，
２３ｃ−４，２３ｄ−４）の８：１ＰＳ変換部２３３１
にて８：１ＰＳ変換されて元の２並列の信号に変換され
る。

【０２６２】このとき、８：１ＰＳ変換部２３３１は、
ＦＰ制御部３０で生成されるＦＰを契機に設定ロード値
〔図４１（Ａ）では“２”〕をロードしてカウント動作
する１／８カウンタ２３４からのカウント値に従って、
各信号をＰＳ変換することにより、各信号をそのフレー
ム先頭位置（ＦＰ）が揃った状態で時分割１＋１切替部
２３Ｂへ出力する。

【０２６３】時分割１＋１切替部２３Ｂでは、８：１Ｐ
Ｓ変換部２３３１から出力されるＦＰがＡＮＤ回路２４
１，２４４及びＯＲ回路２４７を通じてＥＡＳＴ用の１
／１６カウンタ２５１へ入力され、図４１（Ｂ）に示す
ように、このＦＰを契機に１／１６カウンタ２５１がロ
ード値“00" をロードして時分割１＋１切り替え用のチ
ャンネル選択タイミングを生成する。

【０２６４】そして、この１／１６カウンタ２５１から
出力されるカウント値（チャンネル選択タイミング）に
従って、ＥＡＳＴ用の多重化部２５３が、上述のごとく
８：１ＰＳ変換部２３３１でそれぞれＰＳ変換された各
信号を６００Ｍｂ／ｓ単位で時分割に選択してゆくこと
で、図４１（Ｆ）に示すように多重化してＥＡＳＴ側
〔Ｅ１（Ｅ３）〕へ出力する。なお、この図４１（Ｆ）
では、ＣＨ１，３は現用系，ＣＨ２，４は予備系が選択
されている場合を表している。

【０２６５】また、このとき（１＋１モード時）は、図
４１（Ｅ）に示すようにリングモード設定信号がＬレベ
ル固定になっているので、ＡＮＤ回路２４３及び２４６
の各出力がＦＰ選択部２４によってマスクされており、
同図４１（Ｂ）に示すようにＯＲ回路２４８の出力はＬ
レベル固定となっている。従って、ＷＥＳＴ用の１／１
６カウンタ２５２は動作せず、ＷＥＳＴ用の多重化部２
５４は動作しない〔図４１（Ｇ）に示すようにＷＥＳＴ
側（Ｗ１，Ｗ３）に多重化信号は出力されない〕。

【０２６６】一方、リングモード時の詳細動作は、図３
９（Ａ），図３９（Ｂ），図４０及び図４２（Ａ）〜図
４２（Ｇ）に示すようになる。なお、図４２（Ａ）〜図
４２（Ｇ）の時間軸も時間Ｔ０において図３９（Ａ）及
び図３９（Ｂ）の時間軸とそれぞれ一致しているものと
する。即ち、この場合も、各ＩＦ盤５Ｗ−１（５Ｗ−
５），５Ｐ−１（５Ｐ−５），５Ｗ−２（５Ｗ−６），
５Ｐ−２（５Ｐ−６）〔もしくは、ＩＦ盤５Ｗ−３（５
Ｗ−７），５Ｐ−３（５Ｐ−７），５Ｗ−４（５Ｗ−
８），５Ｐ−４（５Ｐ−８）〕からの各信号（２並列）
は、それぞれ、ＥＳ部２３Ａにおいて、対応するＳＰ変
換処理部２３ａ−１，２３ｂ−１，２３ａ−２，２３ｂ
−2 （もしくは、２３ａ−３，２３ｂ−３，２３ａ−
４，２３ｂ−４）の１：８ＳＰ変換部２３１１にて、図
３９（Ａ），図３９（Ｂ）及び図４０に示すように、
１：８ＳＰ変換されて２×８＝１６並列の信号に変換さ
れる。

【０２６７】そして、これら１６並列の各信号は、それ
ぞれ、図４２（Ｃ）及び図４２（Ｄ）に示すように、対
応するＰＳ変換処理部２３ｃ−１，２３ｄ−１，２３ｃ
−２，２３ｄ−２（もしくは、２３ｃ−３，２３ｄ−
３，２３ｃ−４，２３ｄ−４）の８：１ＰＳ変換部２３
３１にて、８：１ＰＳ変換されて元の２並列の各信号に
変換される。

【０２６８】このとき、８：１ＰＳ変換部２３３１は、
ＦＰ制御部３０で生成されるＦＰを契機に設定ロード値
〔図４２（Ａ）では“２”〕をロードしてカウント動作
する１／８カウンタ２３４からのカウント値に従って、
各信号をＰＳ変換することにより、各信号をそのフレー
ム先頭位置（ＦＰ）が揃った状態で時分割１＋１切替部
２３Ｂへ出力する。

【０２６９】時分割１＋１切替部２３Ｂでは、図４２
（Ｅ）に示すようにリングモード設定信号がＨレベルに
なっているので、ＡＮＤ回路２４１及び２４３の各出力
がＦＰ選択部２４によってスルー制御されており、これ
により、図４２（Ｂ）に示すように、各ＯＲ回路２４７
及び２４８を通じてＦＰがそれぞれＥＡＳＴ／ＷＥＳＴ
用の各１／１６カウンタ２４９，２５０へ出力される。

【０２７０】そして、各１／１６カウンタ２４９及び２
５０が、それぞれ、図４２（Ｂ）に示すように、入力Ｆ
Ｐを契機にロード値“00" をロードして時分割１＋１切
り替え用のチャンネル選択タイミングを生成する。これ
により、ＥＡＳＴ／ＷＥＳＴ用の各多重化部２５３及び
２５４が、それぞれ、各１／１６カウンタ２４９及び２
５０から入力されるチャンネル選択タイミングに従って
動作する。

【０２７１】この結果、ＥＡＳＴ用の多重化部２５３
は、図４２（Ｆ）に示すように、ＩＦ盤５Ｗ−１（５Ｗ
−５），５Ｗ−２（５Ｗ−６）〔もしくはＩＦ盤５Ｗ−
３（５Ｗ−７），５Ｗ−４（５Ｗ−８）〕からの各信号
（ＥＡＳＴ回線信号）を時分割に選択することで多重化
してＥＡＳＴ側（Ｅ１，Ｅ３）へ出力し、ＷＥＳＴ側の
多重化部２５４は、図４２（Ｇ）に示すように、他のＩ
Ｆ盤５Ｐ−１（５Ｐ−５），５Ｐ−２（５Ｐ−６）〔も
しくはＩＦ盤５Ｐ−３（５Ｐ−７），５Ｐ−４（５Ｐ−
８）〕からの各信号（ＷＥＳＴ回線信号）を時分割に選
択することで多重化してＷＥＳＴ側（Ｗ１，Ｗ３）へ出
力する。

【０２７２】つまり、ＥＡＳＴ用の多重化部２５３は、
１＋１モード時には現用／予備毎にそれぞれ２ポート分
の計４ポート分の入力信号を選択対象とする４：１セレ
クタとして機能し、リングモード時には現用（＝ＥＡＳ
Ｔ）回線の２ポート分を選択対象とする２：１セレクタ
として機能する一方、ＷＥＳＴ用の多重化部２５３は、
リングモード時に予備（＝ＷＥＳＴ）回線の２ポート分
を選択対象とする２：１セレクタとして機能するのであ
る。

【０２７３】このように、本実施形態の時分割１＋１切
替処理部２３（時分割１＋１切替部２３Ｂ）は、ＥＡＳ
Ｔ／ＷＥＳＴ用の多重化部２５３，２５４をそなえるこ
とで、１＋１モード時は現用系及び予備系の各ＯＣ−３
信号のいずれかを時分割に選択する一方、リングモード
時はリングにおける各伝送方向（ＥＡＳＴ／ＷＥＳＴ）
用の各ＯＣ−３信号をそれぞれ時分割に選択できるよう
になっているので、本ＡＤＭ装置１の低速ネットワーク
形態に対する汎用（互換）性も十分に確保することがで
きている。

【０２７４】（Ｂ４）ＦＰ選択部２３２の詳細説明 ところで、本実施形態のＲＢ４−ｉは、上述したよう
に、各ＩＦ盤５Ｗ（Ｐ）−ｊから折り返し入力されるＦ
Ｐを、そのバラツキ（スロット間スキュー）をデータ信
号と同様にＥＳ部２３Ａにて吸収した後、時分割１＋１
切替部２３Ａでの時分割１＋１切り替え処理のタイミン
グ制御に用いることで、各ＩＦ盤５Ｗ（Ｐ）−ｊからの
折り返しフレーム位置を規定しない柔軟な装置構成とな
っているが、このように、時分割１＋１切り替え処理の
タイミング制御に各ＩＦ盤５Ｗ（Ｐ）−ｊからの折り返
しＦＰを用いる場合、ＩＦ盤５Ｗ（Ｐ）−ｊの構成によ
っては次のような問題が生じる可能性がある。

【０２７５】即ち、例えば、ＩＦ盤５Ｗ（Ｐ）−ｊが、
ＲＢ４−ｉからのＦＰを契機に自走カウント動作を行な
う自走カウンタを用いて、データ信号，クロック及びＦ
Ｐを折り返し出力するような構成をとっている場合、図
４３に示すように、ＩＦ盤５Ｗ（Ｐ）−ｊ〔例えば、Ｉ
Ｆ盤５Ｗ（Ｐ）−１（IF Block(1) ）〕の挿抜が生じる
と、上記の自走カウンタにより、同図４３中の符号３２
に示すように、本来、ＦＰが受信されない期間にＦＰが
受信されることがある。

【０２７６】このＦＰ（不定ＦＰ）については、時分割
１＋１切替部２３Ｂでの時分割１＋１切り替え処理のタ
イミング制御に用いないようにすればよいのだが、上述
した例では、受信ＦＰについてＯＲ回路２４７，２４８
（図３６参照）にてＯＲ論理をとるだけの構成になって
いるので、当然、この不定ＦＰも時分割１＋１切り替え
処理のタイミング制御に用いられてしまい、この場合に
は、時分割１＋１切り替え処理を正常に行なえなくなっ
てしまう。

【０２７７】そこで、本実施形態では、ＩＦ盤５Ｗ
（Ｐ）−ｊが自走カウンタを用いた構成になっている場
合には、図３６及び図４４に示すように、各ＩＦ盤５Ｗ
（Ｐ）−ｊからの折り返しＦＰではなく、マスターカウ
ンタ３６（システムクロックに同期して動作する）から
のカウント値に同期して動作する１／Ｎカウンタ３３の
出力（マスターＦＰ）を選択するためのＦＰ選択部２３
２が、１：８ＳＰ変換部２３１１と８：１ＰＳ変換部２
３３１との間に介装されている。

【０２７８】なお、この図４４において、既述の符号と
同一符号を付したものはそれぞれ既述のものである。た
だし、この図４４において、３４は読み出し制御部で、
図３６に示す１／８カウンタ２３４に相当し、３５は時
分割１＋１切り替え処理のためのタイミング制御部で、
図３６に示す１／１６カウンタ２５１，２５２に相当す
る。

【０２７９】以下、このＦＰ選択部２３２に着目したＥ
Ｓ部２３Ａの動作について、図４５（Ａ）〜図４５
（Ｄ）に示すタイムチャートを用いて説明する。なお、
これらの図４５（Ａ）〜図４５（Ｄ）においても、各Ｉ
Ｆ盤５Ｗ（Ｐ）−ｊ(IF Block(1)-(3)) から入力される
データ信号（ＤＡＴＡ）／ＦＰ／クロックに各スロット
毎に１ビットのスキュー（バラツキ）が生じているよう
に表記しており、１：８ＳＰ変換部２３１１及び８：１
ＰＳ変換部２３３１に用いられるメモリ奥行きは８ビッ
ト幅としている。

【０２８０】まず、各ＩＦ盤５Ｗ（Ｐ）−ｊが自走カウ
ンタを用いた構成になっている場合、ＦＰ選択部２３２
は、上記のマスターＦＰ〔図４５（Ｄ）では"Master.fr
ame"と表記している〕を固定選択するように設定され
る。この結果、８：１ＰＳ変換部２３３１には、図４５
（Ａ）〜図４５（Ｄ）に示すＩＦ盤５Ｗ（Ｐ）−ｊから
のＦＰの代わりに、マスターＦＰが定期的に入力される
ことになる。

【０２８１】一方、このとき、読み出し制御部３４（１
／８カウンタ２３４）では、図４５（Ｄ）に示すよう
に、この場合も、フレーム制御部３０で生成されるＳＦ
Ｐ(Sync.frame)を契機にロード値“０”をロードしてカ
ウント動作を開始し、定期的に、イネーブル信号(P/S e
nable:読み出しタイミング）を生成する。そして、ＰＳ
変換部２３３１では、このイネーブル信号で上記のマス
ターＦＰをＦＰを打ち抜くことで、図４５（Ｄ）中に示
すように、固定位相でＦＰ(P/S FP)を生成し、このＦＰ
を契機に各データ信号を一括してＰＳ変換する。

【０２８２】つまり、上記の読み出し制御部３４は、上
記の読み出しタイミングを各ＩＦ盤５Ｗ（Ｐ）−ｊへの
装置内フレーム出力タイミングに基づく固定タイミング
で制御しうるようになっているのである。これにより、
上述したような不定ＦＰが入力されてきても、その不定
ＦＰは無視されるので、不定ＦＰによる時分割１＋１切
り替え処理への悪影響を防止することができ、時分割１
＋１切替部２３Ｂでの切り替え処理の信頼性を大きく向
上させることができる。

【０２８３】なお、上記のようにＦＰ選択部２３２を、
１：８ＳＰ変換部２３１１と８：１ＰＳ変換部２３３１
との間に介装している（１：８ＳＰ変換部２３１１の出
力側に設けている）のは、前述した読み出し制御部３４
（１／８カウンタ２３４）のロード値の変更によりＰＳ
タイミングを任意に変更できる（折り返しフレーム位置
を規定しない）機能を有効にしておくためである。

【０２８４】例えば、８：１ＰＳ変換部２３３１の出力
側で、ＩＦ盤５Ｗ（Ｐ）−ｊからのＦＰと上記のマスタ
ーＦＰとの切り替え（選択）を行なうようにしても、上
記と同様に、不定ＦＰの影響を防止することができる
が、この場合は、上記のロード値を変更してＰＳタイミ
ングを変更したとしても、８：１ＰＳ変換部２３３１の
出力側でマスターＦＰが固定的に選択されるので、その
変更は結果的に無効になってしまう。

【０２８５】そこで、本実施形態では、上記のようにＦ
Ｐ選択部２３２を、１：８ＳＰ変換部２３１１の出力側
に設けることで、ロード値の変更（ＰＳタイミング）の
変更機能を有効にしながら、不定ＦＰの影響も防止でき
るようにしている。 （Ｃ）その他 なお、上述した実施形態では、各ＩＦ盤５Ｗ（Ｐ）−ｊ
をそれぞれ２チャンネル分の低速回線信号を処理できる
ようにした「２ch/Sheet構成」にしているが、これは、
現状のＬＳＩ技術では、それ以上のチャンネル数分（例
えば、４チャンネル分）を１つのＩＦ盤で処理できるよ
うにするには、装置規模の点から非常に難しく、「２ch
/Sheet構成」が限界なためである。

【０２８６】ただし、ＬＳＩ技術の進歩により、例えば
「４ch/Sheet構成」のＩＦ盤が実現可能であれば、１ス
ロット当たりそれぞれＯＣ−ｎ／４×４＝ＯＣ−ｎ容量
の信号が得られるので、この場合は、上述した実施形態
のようにダミー信号を用いて速度変換を行なう必要は無
くなる。また、各ＩＦ盤５Ｗ（Ｐ）−ｊを「１ch/Sheet
構成」とした場合は、各ＩＦ盤５Ｗ（Ｐ）−ｊからＲＢ
４−ｉにはそれぞれ１チャンネル分ずつの低速回線信号
しか入力されてこないので、上述したような時分割１＋
１切り替え処理を行なう必要は無く、通常の（ＯＣ−ｎ
単位で処理を行なう場合と同様の）１＋１切り替え処理
を行なえば良いことになる。

【０２８７】さらに、上述した実施形態では、ＯＣ−ｎ
信号として主にＯＣ−１２ｃ信号を扱う場合を例にして
説明したが、勿論、それ以外の信号容量のＯＣ−ｎ信号
を扱う場合も、上述した実施形態と同様の作用効果が得
られる。そして、本発明は上述した実施形態に限定され
るものではなく、本発明の趣旨を逸脱しない範囲で種々
変形して実施することができる。

【０２８８】

【発明の効果】以上詳述したように、本発明のＳＤＨ伝
送装置によれば、トリビュータリブロックにおいて、マ
スターブロック（ルーティングブロック）が、自己以外
のルーティングブロック（スレーブブロック）を収容す
ることにより、所定容量分に満たない容量分をスレーブ
ブロックの収容する低速回線信号で補うことができるの
で、１つのルーティングブロックが収容する低速回線信
号の容量には柔軟性（互換性）をもたせながら、１つの
ルーティングブロックの低速回線信号の収容量が所定容
量分に満たない場合でも、ハイスピードブロックとイン
タフェースする低速回線信号の容量（以下、インタフェ
ース容量という）の縮小化を防止することができる（請
求項１）。

【０２８９】ここで、上記のスレーブブロックに、自己
が収容する低速回線信号をマスターブロックの空き容量
部分に折り返し収容させる第１折り返し部をそなえれ
ば、スレーブブロックは、既存のルーティングブロック
の構成に大きな変更を施すことなく、マスターブロック
との接続を実現することができるので、装置開発時の手
間を削減してその負担を大幅に軽減することができる
（請求項２）。

【０２９０】また、上記のマスターブロックに、自己が
スレーブブロックとなったときに自己が収容される他の
マスターブロックの空き容量部分に自己が収容する低速
回線信号を折り返し収容させる第２折り返し部をそなえ
れば、マスターブロックをスレーブブロックとして代替
使用（流用）することができるようになるので、トリビ
ュータリブロックの既存ユーザはスレーブブロックを新
たに購入する必要が無く、また、新規ユーザにとっても
その要求に柔軟に対応することができる（請求項３）。

【０２９１】さらに、上記のマスターブロック及びスレ
ーブブロックは、それぞれ、低速ネットワークの形態に
応じた回線選択処理によりマスターブロック及びスレー
ブブロック間で未使用となる信号ラインについてマスク
処理を施すマスク処理部をそなえれば、これらの各ブロ
ック間で未使用となる信号ラインについてはマスク処理
が施されるので、未使用の信号ラインを通じて無駄な電
力が消費されることを防止することができ、これにより
本装置の消費電力の低減に大いに寄与する（請求項
４）。

【０２９２】また、上記の各ブロックは、１スロット
（インタフェース部）で複数チャンネル分の低速回線信
号を収容しても、時分割回線選択処理により、各チャン
ネル単位で正常な回線選択処理を施すことができるの
で、同じスロット数でもより多くのチャンネル分の伝送
容量を収容することが可能になり、さらにハイスピード
ブロックとのインタフェース容量の縮小化を防止するこ
とができる（請求項５）。

【０２９３】ここで、上記の時分割回線選択処理では、
インタフェース部への装置内フレーム出力タイミングに
同期したタイミングでメモリに記憶された各低速回線信
号を読み出すことにより、各インタフェース部からの各
低速回線信号のフレーム先頭位置を揃えることができる
ので、各チャンネル単位の時分割回線選択処理を容易に
行なうことができ、これにより、装置構成の簡素化を図
ることができる（請求項６）。

【０２９４】なお、上記の読み出しタイミングを任意に
変更しうるようにすれば、装置設計段階から緻密なタイ
ミング（位相）調整を考慮する必要が無くなるので、装
置開発の手間を大幅に軽減することができる（請求項
７）。ただし、上記の読み出しタイミングを各インタフ
ェース部への装置内フレーム出力タイミングに基づく固
定タイミングで制御しうるようにすれば、一部のインタ
フェース部の挿抜等によって生じる不定フレーム位相に
よる時分割回線選択処理への影響を防止することができ
るので、時分割回線選択処理の信頼性を大幅に向上させ
ることが可能である（請求項８）。

【０２９５】また、上記の時分割回線選択処理では、警
報信号の送出も各チャンネル単位で行なうことができる
とともに、一部のインタフェース部に障害が発生してい
ないときのそのインタフェース部からのフレームタイミ
ングと装置内フレームタイミングとの衝突による警報信
号送出時の誤動作を防止することができるので、警報信
号送出処理の信頼性の向上にも大いに寄与する（請求項
９）。

【０２９６】さらに、上記の時分割回線選択処理では、
上記の低速ネットワークの形態が現用系及び予備系を有
する冗長形態である場合は現用系及び予備系の各低速回
線信号のいずれかを時分割に選択する一方、上記の低速
ネットワークの形態がリング形態である場合はそのリン
グ形態における各伝送方向用の各低速回線信号をそれぞ
れ時分割に選択するので、冗長形態及びリング形態のい
ずれにも対応して正常な回線選択処理を実施することが
でき、本装置の低速ネットワーク形態に対する汎用（互
換）性も十分に確保することができる（請求項１０）。

【０２９７】また、上記のインタフェース部は、ルーテ
ィングブロックの収容低速回線信号の伝送容量が上記の
所定容量分に満たない場合でも、そのブロックへの入力
信号をダミー信号を用いて基本伝送容量に変換すること
ができるので、ルーティングブロックでの上記の時分割
回線選択処理については基本処理速度のまま正常に実施
することができる。従って、各ブロックに速度変換機能
を付加する等の大幅な構成変更や処理負荷を与えること
なく、上記の時分割回線選択処理を実現することができ
る（請求項１１）。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の一実施形態としてのＡＤＭ装置（ＳＤ
Ｈ伝送装置）の構成を示すブロック図である。

【図３】本実施形態のＡＤＭ装置におけるハイスピード
ブロックとルーティングブロックとの収容構造を説明す
るためのブロック図である。

【図４】本実施形態のＡＤＭ装置におけるマスターブロ
ックの構成及びその動作（１＋１モード時）を説明する
ためのブロック図である。

【図５】本実施形態のＡＤＭ装置におけるスレーブブロ
ックの構成及びその動作（１＋１モード時）を説明する
ためのブロック図である。

【図６】本実施形態のＡＤＭ装置におけるマスターブロ
ックの構成及びその動作（リングモード時）を説明する
ためのブロック図である。

【図７】本実施形態のＡＤＭ装置におけるスレーブブロ
ックの構成及びその動作（リングモード時）を説明する
ためのブロック図である。

【図８】本実施形態のＡＤＭ装置におけるマスターブロ
ックをスレーブブロックとして代替使用するための構成
を説明するためのブロック図である。

【図９】本実施形態のＡＤＭ装置におけるマスターブロ
ックをスレーブブロックとして代替使用するための他の
構成を説明するためのブロック図である。

【図１０】本実施形態のＡＤＭ装置におけるマスターブ
ロックの詳細構成及びその動作（１＋１モード時）を説
明するためのブロック図である。

【図１１】本実施形態のＡＤＭ装置におけるマスターブ
ロックの詳細構成及びその動作（リングモード時）を説
明するためのブロック図である。

【図１２】本実施形態のＡＤＭ装置におけるマスターブ
ロック及びスレーブブロックの詳細構成及びその動作
（１＋１モード時）を説明するためのブロック図であ
る。

【図１３】本実施形態のＡＤＭ装置におけるマスターブ
ロック及びスレーブブロックの詳細構成及びその動作
（リングモード時）を説明するためのブロック図であ
る。

【図１４】本実施形態のＡＤＭ装置に実装されるＩＦ盤
及びマスターブロックの詳細構成及びその動作（１＋１
モード時）を説明するためのブロック図である。

【図１５】本実施形態のＡＤＭ装置に実装されるＩＦ盤
及びスレーブブロックの詳細構成及びその動作（１＋１
モード時）を説明するためのブロック図である。

【図１６】本実施形態のＡＤＭ装置に実装されるＩＦ盤
及びマスターブロックの詳細構成及びその動作（リング
モード時）を説明するためのブロック図である。

【図１７】本実施形態のＡＤＭ装置に実装されるＩＦ盤
及びスレーブブロックの詳細構成及びその動作（リング
モード時）を説明するためのブロック図である。

【図１８】本実施形態のＡＤＭ装置において異なる信号
容量のＩＦ盤が混在して実装された場合のルーティング
ブロックの詳細構成及びその動作を説明するためのブロ
ック図である。

【図１９】（Ａ）は速度変換しない場合のＯＣ−ｎ／４
信号の信号フォーマット例を示す図であり、（Ｂ）及び
（Ｃ）はそれぞれ本実施形態において速度変換を行なっ
た場合のＯＣ−ｎ／４信号の信号フォーマット例を示す
図である。

【図２０】（Ａ）〜（Ｃ）はいずれも本実施形態のＡＤ
Ｍ装置における信号の速度変換処理を説明するためのタ
イムチャートである。

【図２１】ＯＣ−１２ｃ（６００Ｍｂ／ｓ）信号の信号
フォーマット例を示す図である。

【図２２】ＯＣ−ｎ（ＯＣ−１２）容量の現用／予備回
線用のＩＦ盤を実装した場合の１＋１切り替え処理を説
明するためのブロック図である。

【図２３】図２２に示す構成における１＋１切り替え処
理を説明するためのタイムチャートである。

【図２４】本実施形態のＡＤＭ装置におけるルーティン
グブロックの基本構成を説明するためのブロック図であ
る。

【図２５】（Ａ）〜（Ｃ）はいずれも図２４に示すルー
ティングブロックでのフレーム位相のバラツキ吸収処理
を説明するためのタイムチャートである。

【図２６】（Ａ）はＯＣ−ｎ用のＩＦ盤を実装したとき
のタイミング乗り換え処理を説明するためのブロック図
であり、（Ｂ）はＯＣ−ｎ／４用のＩＦ盤を実装したと
きの本実施形態のルーティングブロックでのタイミング
乗り換え処理を説明するためのブロック図である。

【図２７】本実施形態のルーティングブロックにおける
ＥＳ部及び時分割１＋１切替部の構成を示すブロック図
である。

【図２８】（Ａ）〜（Ｈ）はいずれも図２７に示すＥＳ
部及び時分割１＋１切替部によるフレーム位相のバラツ
キ吸収処理及び時分割１＋１切り替え処理（１＋１モー
ド時）を説明するためのタイムチャートである。

【図２９】（Ａ）〜（Ｈ）はいずれも図２７に示すＥＳ
部及び時分割１＋１切替部によるフレーム位相のバラツ
キ吸収処理及び時分割１＋１切り替え処理（１＋１モー
ド時）を説明するためのタイムチャートである。

【図３０】（Ａ）〜（Ｈ）はいずれも図２７に示すＥＳ
部及び時分割１＋１切替部によるフレーム位相のバラツ
キ吸収処理及び時分割１＋１切り替え処理（リングモー
ド時）を説明するためのタイムチャートである。

【図３１】（Ａ）〜（Ｈ）はいずれも図２７に示すＥＳ
部及び時分割１＋１切替部によるフレーム位相のバラツ
キ吸収処理及び時分割１＋１切り替え処理（リングモー
ド時）を説明するためのタイムチャートである。

【図３２】本実施形態のルーティングブロックにおける
ＡＩＳ信号発出機能を説明するためのブロック図であ
る。

【図３３】図３２に示すルーティングブロックでの時分
割１＋１切り替え処理用のフレームパルス選択動作を説
明するためのタイムチャートである。

【図３４】ＯＣ−ｎ用のＩＦ盤を実装したときのＡＩＳ
発出処理を説明するためのブロック図である。

【図３５】ＯＣ−ｎ用のＩＦ盤を実装したときのＡＩＳ
発出処理を説明するためのタイムチャートである。

【図３６】本実施形態のクロック断処理部，ＥＳ部及び
時分割１＋１切替部に着目したルーティングブロックの
詳細構成例を示すブロック図である。

【図３７】（Ａ），（Ｂ）はいずれも本実施形態のＥＳ
部及び時分割１＋１切替部の動作を説明するためのタイ
ムチャートである。

【図３８】（Ａ）〜（Ｄ）はいずれも本実施形態のＥＳ
部及び時分割１＋１切替部の動作を説明するためのタイ
ムチャートである。

【図３９】（Ａ），（Ｂ）はいずれも本実施形態のＥＳ
部及び時分割１＋１切替部の動作を説明するためのタイ
ムチャートである。

【図４０】本実施形態のＥＳ部及び時分割１＋１切替部
の動作を説明するためのタイムチャートである。

【図４１】（Ａ）〜（Ｇ）はいずれも本実施形態のＥＳ
部及び時分割１＋１切替部の動作（１＋１モード時）を
説明するためのタイムチャートである。

【図４２】（Ａ）〜（Ｇ）はいずれも本実施形態のＥＳ
部及び時分割１＋１切替部の動作（リングモード時）を
説明するためのタイムチャートである。

【図４３】ＩＦ盤挿抜時の不定ＦＰ発生を説明するため
の図である。

【図４４】本実施形態のＥＳ部において不定ＦＰによる
影響を防止するための機能を説明するためのブロック図
である。

【図４５】（Ａ）〜（Ｄ）はいずれも本実施形態のＥＳ
部において不定ＦＰによる影響を防止するための機能の
動作を説明するためのタイムチャートである。

【図４６】（Ａ）〜（Ｄ）はいずれも本実施形態のＥＳ
部でのＰＳ変換処理の詳細動作を説明するためのタイム
チャートである。

【図４７】既存のネットワークアプリケーション（ター
ミナル／リニア）を示すブロック図である。

【図４８】既存のネットワークアプリケーション（リジ
ェネレータ）を示すブロック図である。

【図４９】既存のネットワークアプリケーション（ＵＰ
ＳＲ）を示すブロック図である。

【図５０】ＵＰＳＲの構成及びその動作を説明するため
のブロック図である。

【図５１】図５０に示すＵＰＳＲで用いられるＡＤＭ装
置の構成例を示すブロック図である。

【図５２】図５１に示すＡＤＭ装置におけるハイスピー
ドブロックとルーティングブロックとの収容構造例を示
すブロック図である。

【図５３】図５１に示すＡＤＭ装置におけるハイスピー
ドブロックとルーティングブロックとの収容構造の具体
例を示すブロック図である。

【図５４】図５１に示す収容構造による課題を説明する
ためのブロック図である。

【符号の説明】

１ ＳＤＨ伝送装置（ＡＤＭ装置） ２ ハイスピードブロック（ＨＢ） ３ トリビュータリブロック（ＴＢ） ４ ルーティングブロック（ＲＢ） ４Ｍ，４−１，４−３ マスターブロック（ＭＢ） ４Ｓ，４−２，４−４ スレーブブロック（ＳＢ） ５，５Ｗ−１〜５Ｗ−８，５Ｐ−１〜５Ｐ−８ インタ
フェースユニット（ＩＦ盤：ＯＣ−ｎ／４用） ５Ｗ′，５Ｐ インタフェースユニット（ＩＦ盤：ＯＣ
−ｎ用） ５Ａ〜５Ｃ 低速側装置 ５Ｈ 高速側装置 ６〜１１ 実線 １５ 制御ユニット ２１ クロック断処理部 ２２ １＋１切替部 ２３ 時分割１＋１切替処理部 ２３Ａ ＥＳ部 ２３Ａ−１〜２３Ａ−４ ４進カウンタ ２３Ａ−５〜２３Ａ−８ ＲＡＭ ２３Ａ−９ ３２進カウンタ（読み出し制御部） ２３Ｂ 時分割１＋１切替部 ２３Ｂ−１，２３Ｂ−３，２３Ｂ−４ 多重化部 ２３Ｂ−３ イネーブル制御部 ２３Ｃ，２５ 選択部 ２３Ｅ，２３Ｆ 切り替え処理部 ２３ａ−１〜２３ａ−４，２３ｂ−１〜２３ｂ−４ シ
リアル／パラレル（ＳＰ）変換処理部 ２３ｃ−１〜２３ｃ−４，２３ｄ−１〜２３ｄ−４ パ
ラレル／シリアル（ＰＳ）変換処理部 ２４，２３２，２４９，２５０ フレームパルス（Ｆ
Ｐ）選択部 ２６Ａ〜２６Ｃ ポインタ処理部（タイミング乗り換え
部） ２７ ＯＣ−４８リング機能部 ２８ 発振器 ２９ １／８分周器 ３０ フレームパルス（ＦＰ）制御部 ３１ 高速側処理部 ３３ １／Ｎカウンタ ３４ 読み出し制御部 ３５ タイミング制御部 ３６ マスターカウンタ ４１Ｍ，４１Ｓ ラインスイッチ部 ４２Ｍ，４２Ｓ ラインブリッジ部 ４３Ｍ ＴＳＡ処理部 ４３Ｓ 折り返し接続部（第１折り返し部） ４４Ｍ 受信側スレーブインタフェース（ＳＩＦ）部 ４４Ｓ 受信側マスターインタフェース（ＭＩＦ）部 ４５Ｍ 送信側スレーブインタフェース（ＳＩＦ）部 ４５Ｓ 送信側マスターインタフェース（ＭＩＦ）部 ４６Ｍ，４６Ｍ′ 切替部（第２折り返し部） ４７Ｍ，４７Ｓ インヒビット（ＩＮＨ）処理部 ４８Ｍ，４８Ｓ 信号選択スイッチ ５１ 多重化部（ＭＵＸ） ５２ 分離部（ＤＭＵＸ） ２１１ クロック断検出部（障害検出部） ２１２ ＡＩＳ（警報信号）発生部 ２３４ １／８カウンタ（ＣＴＲ）２３４ ２４１〜２４６ ＡＮＤ回路 ２４７，２４８ ＯＲ回路 ２５１，２５２ １／１６カウンタ ２５３ ＥＡＳＴ用の多重化部（ＭＵＸ） ２５４ ＷＥＳＴ用の多重化部（ＭＵＸ） ４０１〜４０４，４３１〜４３４ ＡＰＳスイッチ ４０５〜４１２，４３５〜４４２ 信号選択スイッチ(O
C-n SEL) ４１３〜４１６，４４３〜４４６ リングインヒビット
スイッチ(Ring INH) ４１７，４４７ スイッチコントローラ４１７ ４１８〜４２１，４４８〜４５１ ブリッジスイッチ(O
C-n BR) ４２２〜４２５，４５２〜４５５ リングブリッジスイ
ッチ(Ring BR) ４２６，４５６ ブリッジコントローラ ４７１Ｍ〜４７４Ｍ，４７１Ｓ〜４７４Ｓ インビット
スイッチ ２３１１ １：８ＳＰ変換部 ２３３１ ８：１ＰＳ変換部

フロントページの続き (72)発明者 松尾 浩之 大阪府大阪市中央区城見２丁目２番６号 富士通関西ディジタル・テクノロジ株 式会社内 (72)発明者 伊藤 廣和 神奈川県川崎市中原区上小田中４丁目１ 番１号 富士通株式会社内 (56)参考文献 特開 平７−303088（ＪＰ，Ａ) 特開 平９−93254（ＪＰ，Ａ) 特開 平８−335922（ＪＰ，Ａ) 特開 平10−224393（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04J 3/08 H04J 3/00

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 ＳＤＨ伝送方式に準拠したネットワーク
   に使用され、所定の高速回線信号を収容するハイスピー
   ドブロックと、低速ネットワークが扱う該高速回線信号
   よりも低伝送容量の低速回線信号を該ハイスピードブロ
   ックの伝送容量に応じた容量分だけ収容して該ハイスピ
   ードブロックとの間のインタフェースをとるトリビュー
   タリブロックとをそなえたＳＤＨ伝送装置において、 該トリビュータリブロックが、 それぞれ所定容量分の低速回線信号を収容し該低速ネッ
   トワークの形態に応じて該ハイスピードブロックとイン
   タフェースをとるべき低速回線信号についての回線選択
   処理を行なう複数のルーティングブロックをそなえると
   ともに、 各ルーティングブロックのうちの一部のルーティングブ
   ロックが、 収容低速回線信号が該所定容量分に満たない場合にマス
   ターブロックとして、自己以外の他のルーティングブロ
   ックが収容する低速回線信号を収容すべく、該他のルー
   ティングブロックをスレーブブロックとして収容してい
   ることを特徴とする、ＳＤＨ伝送装置。
2. 【請求項２】 該スレーブブロックに、 自己が収容する低速回線信号を該マスターブロックの空
   き容量部分に折り返し収容させる第１折り返し部が設け
   られていることを特徴とする、請求項１記載のＳＤＨ伝
   送装置。
3. 【請求項３】 該マスターブロックに、 自己がスレーブブロックとなったときに自己が収容され
   る他のマスターブロックの空き容量部分に自己が収容す
   る低速回線信号を折り返し収容させる第２折り返し部が
   設けられていることを特徴とする、請求項１記載のＳＤ
   Ｈ伝送装置。
4. 【請求項４】 該マスターブロック及び該スレーブブロ
   ックが、それぞれ、 該低速ネットワークの形態に応じた回線選択処理により
   該マスターブロック及び該スレーブブロック間で未使用
   となる信号ラインについてマスク処理を施すマスク処理
   部をそなえていることを特徴とする、請求項１記載のＳ
   ＤＨ伝送装置。
5. 【請求項５】 該マスターブロック及び該スレーブブロ
   ックが、それぞれ、 １スロット当たり複数チャンネル分の低速回線信号を収
   容する複数スロット分のインタフェース部と、 該インタフェース部からの該低速回線信号に対して該チ
   ャンネル単位で時分割に該低速ネットワークの形態に応
   じた回線選択処理を施す時分割回線選択処理部とをそな
   えたことを特徴とする、請求項１記載のＳＤＨ伝送装
   置。
6. 【請求項６】 該時分割回線選択処理部が、 該インタフェース部からの各低速回線信号を保持するメ
   モリ部と、 該メモリ部からの各低速回線信号の読み出しタイミング
   を各インタフェース部への装置内フレーム出力タイミン
   グに同期したタイミングで制御することにより各低速回
   線信号のフレーム先頭位置を揃えて各低速回線信号を読
   み出す読み出し制御部とをそなえ、 該読み出し制御部による該フレーム先頭位置が揃った状
   態で該低速回線信号に対して各チャンネル単位の時分割
   回線選択処理を行なうように構成されていることを特徴
   とする、請求項５記載のＳＤＨ伝送装置。
7. 【請求項７】 該読み出し制御部が、 該読み出しタイミングを任意に変更しうるように構成さ
   れていることを特徴とする、請求項６記載のＳＤＨ伝送
   装置。
8. 【請求項８】 該読み出し制御部が、 該読み出しタイミングを各インタフェース部への装置内
   フレーム出力タイミングに基づく固定タイミングで制御
   しうるように構成されていることを特徴とする、請求項
   ６記載のＳＤＨ伝送装置。
9. 【請求項９】 該マスターブロック及び該スレーブブロ
   ックが、それぞれ、 該インタフェース部についての障害を検出する複数の障
   害検出部と、 該障害検出部で該障害が検出されると警報信号を該低速
   回線信号として発生する複数の警報信号発生部をそな
   え、 該時分割回線選択処理部が、 全障害検出部で該障害が検出されている場合は装置内フ
   レームタイミングに従って該警報信号の時分割送出処理
   を行なう一方、一部の障害検出部で該障害が検出されて
   いない場合は該障害が検出されていないインタフェース
   部からの低速回線信号のフレームタイミングに従って該
   警報信号の時分割送出処理を行なうように構成されてい
   ることを特徴とする、請求項６記載のＳＤＨ伝送装置。
10. 【請求項１０】 該時分割回線選択処理部が、 該低速ネットワークの形態が現用系及び予備系を有する
    冗長形態である場合は該現用系及び該予備系の各低速回
    線信号のいずれかを時分割に選択する一方、該低速ネッ
    トワークの形態がリング形態である場合は該リング形態
    における各伝送方向用の各低速回線信号をそれぞれ時分
    割に選択するように構成されていることを特徴とする、
    請求項５記載のＳＤＨ伝送装置。
11. 【請求項１１】 該インタフェース部が、該低速回線信
    号にダミー信号を付加することにより該低速回線信号の
    伝送容量を、該所定容量分の低速回線信号を収容したと
    きの基本伝送容量に変換するように構成されるととも
    に、 該時分割回線選択処理部が、 該基本伝送容量の低速回線信号を収容したときの基本処
    理速度で該回線選択処理を行なうように構成されている
    ことを特徴とする、請求項５記載のＳＤＨ伝送装置。