JPH07302907A - アクティブマトリクス表示素子およびその製造方法 - Google Patents
アクティブマトリクス表示素子およびその製造方法Info
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- JPH07302907A JPH07302907A JP9220894A JP9220894A JPH07302907A JP H07302907 A JPH07302907 A JP H07302907A JP 9220894 A JP9220894 A JP 9220894A JP 9220894 A JP9220894 A JP 9220894A JP H07302907 A JPH07302907 A JP H07302907A
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Abstract
(57)【要約】
【目的】高精細の多結晶シリコンＴＦＴ−ＬＣＤを得
る。 【構成】行電極と列電極と、行列電極に接続され多結晶
化せしめられた半導体を備えた能動素子と能動素子によ
って駆動される画素電極とが設けられたアクティブマト
リクス表示素子の製造方法であって、ビームアニールの
走査１回で画素の２行分以上または２列分以上の駆動素
子の半導体領域を多結晶化することを特徴とするアクテ
ィブマトリクス表示素子の製造方法。 【効果】均一な特性の多結晶シリコンが得られ、その結
果均一な特性を有するＴＦＴアレイを安定して生産する
ことができる。
る。 【構成】行電極と列電極と、行列電極に接続され多結晶
化せしめられた半導体を備えた能動素子と能動素子によ
って駆動される画素電極とが設けられたアクティブマト
リクス表示素子の製造方法であって、ビームアニールの
走査１回で画素の２行分以上または２列分以上の駆動素
子の半導体領域を多結晶化することを特徴とするアクテ
ィブマトリクス表示素子の製造方法。 【効果】均一な特性の多結晶シリコンが得られ、その結
果均一な特性を有するＴＦＴアレイを安定して生産する
ことができる。
Description
【０００１】
【産業上の利用分野】本発明は、アクティブマトリクス
表示素子およびその製造方法に関する。
表示素子およびその製造方法に関する。
【０００２】
【従来の技術】近年、ＣＲＴに代わる表示装置としてフ
ラットパネルディスプレイへの要求が高まっている。そ
の中で最も有望視されているのが液晶表示素子（ＬＣ
Ｄ）である。最近では、カラー化と高速化の要求に対応
して、画素電極の駆動に薄膜トランジスタ（ＴＦＴ）な
どを利用したアクティブマトリクス型のＬＣＤが実用化
されている。
ラットパネルディスプレイへの要求が高まっている。そ
の中で最も有望視されているのが液晶表示素子（ＬＣ
Ｄ）である。最近では、カラー化と高速化の要求に対応
して、画素電極の駆動に薄膜トランジスタ（ＴＦＴ）な
どを利用したアクティブマトリクス型のＬＣＤが実用化
されている。
【０００３】現在、ＴＦＴの半導体層として一般的に用
いられているのはアモルファスシリコン（α−Ｓｉ）で
ある。しかし、このα−Ｓｉの代わりに多結晶シリコン
（ｐｏｌｙ−Ｓｉ）を用いると、キャリアの移動度が高
いためにＴＦＴの小型化や駆動回路の作りこみが可能に
なる。
いられているのはアモルファスシリコン（α−Ｓｉ）で
ある。しかし、このα−Ｓｉの代わりに多結晶シリコン
（ｐｏｌｙ−Ｓｉ）を用いると、キャリアの移動度が高
いためにＴＦＴの小型化や駆動回路の作りこみが可能に
なる。
【０００４】ｐｏｌｙ−Ｓｉは、石英基板上に約１００
０℃の高温で形成する方法と、ガラス基板上に６００℃
以下の低温で形成する方法とがある。アクティブマトリ
クス型のＬＣＤの大画面化と低コスト化を達成するに
は、ガラス基板を用いて低温プロセスでＴＦＴを形成す
ることが必要となる。
０℃の高温で形成する方法と、ガラス基板上に６００℃
以下の低温で形成する方法とがある。アクティブマトリ
クス型のＬＣＤの大画面化と低コスト化を達成するに
は、ガラス基板を用いて低温プロセスでＴＦＴを形成す
ることが必要となる。
【０００５】この低温プロセスによるｐｏｌｙ−Ｓｉの
形成方法の一つとして、あらかじめ基板上に成膜したα
−Ｓｉに、例えば１５ｍ／ｓ程度の走査線速度でレーザ
光（ビームスポット）を照射し、ビームアニールによっ
て多結晶化するという方法がある。この高速レーザアニ
ール法によった場合、α−Ｓｉを溶融至らしめることな
く多結晶化することができ、ｐｏｌｙ−Ｓｉを４５０℃
以下の低温プロセスで形成することが可能となる。
形成方法の一つとして、あらかじめ基板上に成膜したα
−Ｓｉに、例えば１５ｍ／ｓ程度の走査線速度でレーザ
光（ビームスポット）を照射し、ビームアニールによっ
て多結晶化するという方法がある。この高速レーザアニ
ール法によった場合、α−Ｓｉを溶融至らしめることな
く多結晶化することができ、ｐｏｌｙ−Ｓｉを４５０℃
以下の低温プロセスで形成することが可能となる。
【０００６】この高速レーザアニール法は、およそ、１
ｍ／ｓ程度以上の走査線速度（臨界最低速度）が必要で
あって、多結晶化が誘起される第１のレーザパワー閾値
と、溶融状態になる第２のレーザパワー閾値との間の範
囲で、多結晶化が行われる。例えば、特開平４−２２６
０４０などに、この高速レーザアニール法について記載
されている。
ｍ／ｓ程度以上の走査線速度（臨界最低速度）が必要で
あって、多結晶化が誘起される第１のレーザパワー閾値
と、溶融状態になる第２のレーザパワー閾値との間の範
囲で、多結晶化が行われる。例えば、特開平４−２２６
０４０などに、この高速レーザアニール法について記載
されている。
【０００７】一般的に、ビームアニールによる多結晶化
には照射面積の大きなパルス発振のレーザ（エキシマレ
ーザなど）で、基板全面またはアニールの必要な領域全
体を隙間なくアニールする方法と、上述した高速レーザ
アニール法のように、連続発振のレーザ（例えば、波長
が可視光域のアルゴンイオンレーザ）を被対象物上（成
膜されたα−Ｓｉ）に連続照射し、かつ高速に走査して
アニール不要の部分を飛ばしてアニールする方法があ
る。
には照射面積の大きなパルス発振のレーザ（エキシマレ
ーザなど）で、基板全面またはアニールの必要な領域全
体を隙間なくアニールする方法と、上述した高速レーザ
アニール法のように、連続発振のレーザ（例えば、波長
が可視光域のアルゴンイオンレーザ）を被対象物上（成
膜されたα−Ｓｉ）に連続照射し、かつ高速に走査して
アニール不要の部分を飛ばしてアニールする方法があ
る。
【０００８】この後者の方法では、具体的には、ＴＦＴ
の半導体層として用いるためのＳｉ島を形成する部分だ
けビームアニールし、それ以外の、配線や画素電極しか
ない部分はアニールを行わないようにする。走査型のビ
ームアニール装置を用いて、ｐｏｌｙ−Ｓｉを備えた画
素表示用のＴＦＴを基板上に形成する場合には、画面を
構成するマトリクスの行の数と同じ回数だけレーザ光を
走査して照射すればよい。
の半導体層として用いるためのＳｉ島を形成する部分だ
けビームアニールし、それ以外の、配線や画素電極しか
ない部分はアニールを行わないようにする。走査型のビ
ームアニール装置を用いて、ｐｏｌｙ−Ｓｉを備えた画
素表示用のＴＦＴを基板上に形成する場合には、画面を
構成するマトリクスの行の数と同じ回数だけレーザ光を
走査して照射すればよい。
【０００９】このようにｐｏｌｙ−Ｓｉ−アクティブマ
トリクス型のＬＣＤが実現されるようになったが、最終
製品であるディスプレイの需要動向として高精細化（お
よび必要に応じて大画面化）が求められるようになって
きた。これに対応するためには、上述した連続発振のレ
ーザで走査してＳｉをビームアニールする従来技術（高
速レーザアニール法）において、このディスプレイの高
精細化に伴って、基板上の画素ピッチが狭いＴＦＴを形
成することが必要となった。
トリクス型のＬＣＤが実現されるようになったが、最終
製品であるディスプレイの需要動向として高精細化（お
よび必要に応じて大画面化）が求められるようになって
きた。これに対応するためには、上述した連続発振のレ
ーザで走査してＳｉをビームアニールする従来技術（高
速レーザアニール法）において、このディスプレイの高
精細化に伴って、基板上の画素ピッチが狭いＴＦＴを形
成することが必要となった。
【００１０】この場合、ビームアニールの走査ピッチ
（一つのｐｏｌｙ−Ｓｉラインと隣接するｐｏｌｙ−Ｓ
ｉラインとの間隔）も狭くなっていき、ついにはビーム
アニールによって多結晶化される線（ビームアニールラ
イン）の太さよりも小さくなり、ビームアニールライン
同士の重なり合いが起こっていた。
（一つのｐｏｌｙ−Ｓｉラインと隣接するｐｏｌｙ−Ｓ
ｉラインとの間隔）も狭くなっていき、ついにはビーム
アニールによって多結晶化される線（ビームアニールラ
イン）の太さよりも小さくなり、ビームアニールライン
同士の重なり合いが起こっていた。
【００１１】ところがビームアニールラインの端（α−
Ｓｉとｐｏｌｙ−Ｓｉの境目）の近傍は結晶性が中央部
に比較して相対的に悪くなっており、ここに次の走査の
ビームが照射されても結晶性が改善されにくいという傾
向があることがわかった。
Ｓｉとｐｏｌｙ−Ｓｉの境目）の近傍は結晶性が中央部
に比較して相対的に悪くなっており、ここに次の走査の
ビームが照射されても結晶性が改善されにくいという傾
向があることがわかった。
【００１２】このように、高速レーザアニール法でｐｏ
ｌｙ−Ｓｉを狭いピッチで形成しようとすると、その結
果、画素ピッチと同じピッチで結晶性の悪い領域が残る
こととなった。この結晶性の悪い領域がＴＦＴのチャン
ネルなどに用いられると、結晶性の良い領域を使って形
成された他のＴＦＴに比べて特性が悪くなる。画素ピッ
チが狭くなるにつれて結晶性の悪い領域同士の間隔も狭
くなるため、特性の悪いＴＦＴのできる確率が高くなっ
ていく。それによって、ＬＣＤの表示欠陥や表示むらを
招いていた。
ｌｙ−Ｓｉを狭いピッチで形成しようとすると、その結
果、画素ピッチと同じピッチで結晶性の悪い領域が残る
こととなった。この結晶性の悪い領域がＴＦＴのチャン
ネルなどに用いられると、結晶性の良い領域を使って形
成された他のＴＦＴに比べて特性が悪くなる。画素ピッ
チが狭くなるにつれて結晶性の悪い領域同士の間隔も狭
くなるため、特性の悪いＴＦＴのできる確率が高くなっ
ていく。それによって、ＬＣＤの表示欠陥や表示むらを
招いていた。
【００１３】
【発明が解決しようとする課題】走査型のビームアニー
ル装置を用いて、ｐｏｌｙ−ＳｉのＴＦＴアクティブマ
トリクス基板を製造する場合に、画素ピッチが狭くなっ
てビームアニールライン同士が重なり合うようになる
と、結晶性の悪い領域の間隔が狭くなり、特性の悪いＴ
ＦＴのできる確率が高くなる。それによって、ＬＣＤに
表示欠陥や表示むらが生じる。本発明の課題はこのよう
な欠点を解消しようとする。
ル装置を用いて、ｐｏｌｙ−ＳｉのＴＦＴアクティブマ
トリクス基板を製造する場合に、画素ピッチが狭くなっ
てビームアニールライン同士が重なり合うようになる
と、結晶性の悪い領域の間隔が狭くなり、特性の悪いＴ
ＦＴのできる確率が高くなる。それによって、ＬＣＤに
表示欠陥や表示むらが生じる。本発明の課題はこのよう
な欠点を解消しようとする。
【００１４】
【課題を解決するための手段】本発明は上記の課題を解
決すべくなされたものであり、ビームアニールによって
多結晶化せしめられた半導体を用いたアクティブマトリ
クス表示素子の製造方法であって、ビームアニールの走
査１回で画素に接続された回路の２行分以上または２列
分以上の半導体領域を多結晶化することを特徴とするア
クティブマトリクス表示素子の第１の製造方法を提供す
る。
決すべくなされたものであり、ビームアニールによって
多結晶化せしめられた半導体を用いたアクティブマトリ
クス表示素子の製造方法であって、ビームアニールの走
査１回で画素に接続された回路の２行分以上または２列
分以上の半導体領域を多結晶化することを特徴とするア
クティブマトリクス表示素子の第１の製造方法を提供す
る。
【００１５】このアクティブマトリクス表示素子の第１
の製造方法では、単にアモルファス半導体（α−Ｓｉな
ど）のチャネル領域の多結晶化を行うだけでなく、ほぼ
同時に能動素子を構成する各部、つまり不純物注入され
たドレイン領域やソース領域、及び多結晶ゲート電極な
どの活性化を実質的に行う場合にも適用することができ
る。
の製造方法では、単にアモルファス半導体（α−Ｓｉな
ど）のチャネル領域の多結晶化を行うだけでなく、ほぼ
同時に能動素子を構成する各部、つまり不純物注入され
たドレイン領域やソース領域、及び多結晶ゲート電極な
どの活性化を実質的に行う場合にも適用することができ
る。
【００１６】また、行電極と列電極と、行列電極に接続
され多結晶化せしめられた半導体を備えた能動素子と能
動素子によって駆動される画素電極とが設けられたアク
ティブマトリクス表示素子の製造方法であって、ビーム
アニールの走査１回で画素電極の２行分以上または２列
分以上の駆動素子の半導体領域を多結晶化することを特
徴とするアクティブマトリクス表示素子の第２の製造方
法を提供する。
され多結晶化せしめられた半導体を備えた能動素子と能
動素子によって駆動される画素電極とが設けられたアク
ティブマトリクス表示素子の製造方法であって、ビーム
アニールの走査１回で画素電極の２行分以上または２列
分以上の駆動素子の半導体領域を多結晶化することを特
徴とするアクティブマトリクス表示素子の第２の製造方
法を提供する。
【００１７】また、行電極と列電極と、行電極もしくは
列電極に接続され多結晶化せしめられた半導体を備えた
能動素子と能動素子によって駆動される画素電極とが設
けられたアクティブマトリクス表示素子の製造方法であ
って、ビームアニールの走査１回で画素電極の２行分以
上または２列分以上の半導体領域を多結晶化し、多結晶
化した半導体領域に対して、半導体アイランドを行電極
もしくは列電極に沿った略直線方向に対して縦並列配置
することを特徴とするアクティブマトリクス表示素子の
第３の製造方法を提供する。
列電極に接続され多結晶化せしめられた半導体を備えた
能動素子と能動素子によって駆動される画素電極とが設
けられたアクティブマトリクス表示素子の製造方法であ
って、ビームアニールの走査１回で画素電極の２行分以
上または２列分以上の半導体領域を多結晶化し、多結晶
化した半導体領域に対して、半導体アイランドを行電極
もしくは列電極に沿った略直線方向に対して縦並列配置
することを特徴とするアクティブマトリクス表示素子の
第３の製造方法を提供する。
【００１８】また、上記の第１〜第３のいずれか一つの
アクティブマトリクス表示素子の製造方法において、能
動素子としてＴＦＴが備えられ、多結晶化せしめられた
半導体がＴＦＴの能動領域に用いられることを特徴とす
るアクティブマトリクス表示素子の第４の製造方法を提
供する。
アクティブマトリクス表示素子の製造方法において、能
動素子としてＴＦＴが備えられ、多結晶化せしめられた
半導体がＴＦＴの能動領域に用いられることを特徴とす
るアクティブマトリクス表示素子の第４の製造方法を提
供する。
【００１９】また、上記の第１〜第４のいずれか一つの
アクティブマトリクス表示素子の製造方法において、多
結晶化せしめられた半導体がｐｏｌｙ−Ｓｉであること
を特徴とするアクティブマトリクス表示素子の第５の製
造方法を提供する。
アクティブマトリクス表示素子の製造方法において、多
結晶化せしめられた半導体がｐｏｌｙ−Ｓｉであること
を特徴とするアクティブマトリクス表示素子の第５の製
造方法を提供する。
【００２０】また、行電極または列電極のそれぞれ設け
られた略直線方向に沿って、画素電極を駆動する能動素
子の半導体アイランドが配置されたアクティブマトリク
ス表示素子において、隣接する半導体アイランドが前記
略直線方向に対して縦列配置されたことを特徴とする第
１のアクティブマトリクス表示素子を提供する。
られた略直線方向に沿って、画素電極を駆動する能動素
子の半導体アイランドが配置されたアクティブマトリク
ス表示素子において、隣接する半導体アイランドが前記
略直線方向に対して縦列配置されたことを特徴とする第
１のアクティブマトリクス表示素子を提供する。
【００２１】また、上記の第１のアクティブマトリクス
表示素子において、隣接する半導体アイランドがほぼ直
線状に配置されてなることを特徴とする第２のアクティ
ブマトリクス表示素子を提供する。
表示素子において、隣接する半導体アイランドがほぼ直
線状に配置されてなることを特徴とする第２のアクティ
ブマトリクス表示素子を提供する。
【００２２】また、上記の第１または第２のアクティブ
マトリクス表示素子において、隣接する半導体アイラン
ドが行方向または列方向の隣接する画素電極を駆動する
能動素子に用いられてなることを特徴とする第３のアク
ティブマトリクス表示素子を提供する。
マトリクス表示素子において、隣接する半導体アイラン
ドが行方向または列方向の隣接する画素電極を駆動する
能動素子に用いられてなることを特徴とする第３のアク
ティブマトリクス表示素子を提供する。
【００２３】また、上記の第１〜第３のいずれか一つの
アクティブマトリクス表示素子において、半導体アイラ
ンドのチャネル方向が行電極または列電極の方向にほぼ
等しくなるよう配置されたことを特徴とする第４のアク
ティブマトリクス表示素子を提供する。
アクティブマトリクス表示素子において、半導体アイラ
ンドのチャネル方向が行電極または列電極の方向にほぼ
等しくなるよう配置されたことを特徴とする第４のアク
ティブマトリクス表示素子を提供する。
【００２４】上記の本発明のアクティブマトリクス表示
素子に関する説明の中で、具体的には能動素子としてＴ
ＦＴ、半導体にはシリコン（Ｓｉ）が多く用いられる。
また、半導体アイランドとは、フォトリソグラフィーに
よってパターニング形成されるシリコンアイランドを指
す。
素子に関する説明の中で、具体的には能動素子としてＴ
ＦＴ、半導体にはシリコン（Ｓｉ）が多く用いられる。
また、半導体アイランドとは、フォトリソグラフィーに
よってパターニング形成されるシリコンアイランドを指
す。
【００２５】
【作用】本発明においては、ビームアニールの１回の走
査で複数の行または列の能動素子の半導体領域、具体的
にはＴＦＴの能動部（チャネル領域）や駆動回路の回路
素子の多結晶化を達成することができる。例えば、狭い
ピッチ間隔のＴＦＴを有するアクティブマトリクス表示
素子であっても、その全面に渡って特性の良好なｐｏｌ
ｙ−Ｓｉラインを得ることができる。
査で複数の行または列の能動素子の半導体領域、具体的
にはＴＦＴの能動部（チャネル領域）や駆動回路の回路
素子の多結晶化を達成することができる。例えば、狭い
ピッチ間隔のＴＦＴを有するアクティブマトリクス表示
素子であっても、その全面に渡って特性の良好なｐｏｌ
ｙ−Ｓｉラインを得ることができる。
【００２６】
（実施例１）図面を参照して本発明の実施例を説明す
る。ビームアニールを用いてコプレーナ型のＬＣＤ用Ｔ
ＦＴアレイ基板を作製した。実施例１を図１〜２に示
す。
る。ビームアニールを用いてコプレーナ型のＬＣＤ用Ｔ
ＦＴアレイ基板を作製した。実施例１を図１〜２に示
す。
【００２７】まず、ガラス基板上にプラズマＣＶＤによ
ってα−Ｓｉを成膜した。このα−Ｓｉを上述した高速
レーザアニール法によってビームアニールし、多結晶化
した。高速レーザアニール法では、例えば、波長が可視
光域の連続発振アルゴンイオンレーザを用い、レーザ出
力が７Ｗ〜２５Ｗ、走査線速度が１０ｍ／ｓ〜４０ｍ／
ｓ、好ましくは１０ｍ／ｓ〜２０ｍ／ｓ程度で行われ
る。
ってα−Ｓｉを成膜した。このα−Ｓｉを上述した高速
レーザアニール法によってビームアニールし、多結晶化
した。高速レーザアニール法では、例えば、波長が可視
光域の連続発振アルゴンイオンレーザを用い、レーザ出
力が７Ｗ〜２５Ｗ、走査線速度が１０ｍ／ｓ〜４０ｍ／
ｓ、好ましくは１０ｍ／ｓ〜２０ｍ／ｓ程度で行われ
る。
【００２８】なお、レーザビームはビームスポットで定
義され、照射面においてそのエネルギーの内包される８
７％以上の大きさ（ビーム半径、またはスポットサイズ
と呼ばれる。一般にレーザビームのエネルギー分布はガ
ウス分布を示す。）とされる。ビームスポットとしては
約３０〜１２０μｍ、好ましくは５０〜８０μｍ程度が
用いられ得る。
義され、照射面においてそのエネルギーの内包される８
７％以上の大きさ（ビーム半径、またはスポットサイズ
と呼ばれる。一般にレーザビームのエネルギー分布はガ
ウス分布を示す。）とされる。ビームスポットとしては
約３０〜１２０μｍ、好ましくは５０〜８０μｍ程度が
用いられ得る。
【００２９】ビームアニールの走査間隔は、行方向の画
素ピッチ（４０μｍ）の２倍（８０μｍ）である。ま
た、ビームアニールラインの幅は７０μｍとなってい
る。結晶性の悪い領域７の幅は約５μｍであった。次に
フォトリソグラフィーでＳｉのパターニングを施してシ
リコンアイランド（Ｓｉをエッチングし島状に残したも
の）を形成した。ビームアニールラインの間には、多結
晶化されていないアモルファス領域８（本実施例ではα
−Ｓｉである）が残されている。
素ピッチ（４０μｍ）の２倍（８０μｍ）である。ま
た、ビームアニールラインの幅は７０μｍとなってい
る。結晶性の悪い領域７の幅は約５μｍであった。次に
フォトリソグラフィーでＳｉのパターニングを施してシ
リコンアイランド（Ｓｉをエッチングし島状に残したも
の）を形成した。ビームアニールラインの間には、多結
晶化されていないアモルファス領域８（本実施例ではα
−Ｓｉである）が残されている。
【００３０】このとき、第（２ｎ−１）行と第（２ｎ）
行のシリコンアイランドの間隔を、第（２ｎ）行と第
（２ｎ＋１）行の間隔よりも小さくして、１本のビーム
アニールラインに２行分のシリコンアイランドが形成さ
れるようにした。ビームアニールライン６とシリコンア
イランド２の位置関係を図２に示す。
行のシリコンアイランドの間隔を、第（２ｎ）行と第
（２ｎ＋１）行の間隔よりも小さくして、１本のビーム
アニールラインに２行分のシリコンアイランドが形成さ
れるようにした。ビームアニールライン６とシリコンア
イランド２の位置関係を図２に示す。
【００３１】この後、金属および絶縁体の成膜およびパ
ターニングを繰り返して、走査配線、信号配線、画素電
極などを形成し、このシリコンアイランドを半導体層と
して用いたＴＦＴアレイを形成した。完成したＴＦＴア
レイの一部の平面図を図１に示す。
ターニングを繰り返して、走査配線、信号配線、画素電
極などを形成し、このシリコンアイランドを半導体層と
して用いたＴＦＴアレイを形成した。完成したＴＦＴア
レイの一部の平面図を図１に示す。
【００３２】図１において、走査配線（行電極）３、信
号配線（列電極）４、画素電極５、シリコンアイランド
２を示す。このシリコンアイランド２はＴＦＴの能動領
域に主に用いられる。また、１行とその隣接する行同士
が（上述したように第（２ｎ−１）行と第（２ｎ）行）
近設されている。第（２ｎ）行と第（２ｎ＋１）行との
間に二つの画素電極が配置されている。
号配線（列電極）４、画素電極５、シリコンアイランド
２を示す。このシリコンアイランド２はＴＦＴの能動領
域に主に用いられる。また、１行とその隣接する行同士
が（上述したように第（２ｎ−１）行と第（２ｎ）行）
近設されている。第（２ｎ）行と第（２ｎ＋１）行との
間に二つの画素電極が配置されている。
【００３３】図１に示す平面図において、シリコンアイ
ランド２はＩ型のパターン形状を有している。走査配線
３が直並列配置されたシリコンアイランド２の間に、二
本平行配置されている。そして、左右にゲート電極が分
枝して形成されシリコンアイランド２のほぼ中央のチャ
ネル部の上に設けられている。信号配線４は、走査配線
３に対して直交して配置され、ソース電極が分枝して形
成されてシリコンアイランド２の一方の端部に接続され
ている。シリコンアイランド２の残る一方の端部は画素
電極５に接続されている。
ランド２はＩ型のパターン形状を有している。走査配線
３が直並列配置されたシリコンアイランド２の間に、二
本平行配置されている。そして、左右にゲート電極が分
枝して形成されシリコンアイランド２のほぼ中央のチャ
ネル部の上に設けられている。信号配線４は、走査配線
３に対して直交して配置され、ソース電極が分枝して形
成されてシリコンアイランド２の一方の端部に接続され
ている。シリコンアイランド２の残る一方の端部は画素
電極５に接続されている。
【００３４】（実施例２）図３〜４に本発明による実施
例２を示す。本実施例では、シリコンアイランド２がほ
ぼ一直線状に配置形成される点に特徴がある。この場
合、行方向に隣接する二つのシリコンアイランドは図３
の紙面方向に対して左右に配置された画素電極を駆動す
るＴＦＴにそれぞれ用いられている。
例２を示す。本実施例では、シリコンアイランド２がほ
ぼ一直線状に配置形成される点に特徴がある。この場
合、行方向に隣接する二つのシリコンアイランドは図３
の紙面方向に対して左右に配置された画素電極を駆動す
るＴＦＴにそれぞれ用いられている。
【００３５】また、本実施例では、ほぼ直線状にシリコ
ンアイランドは配置形成されているので、ＴＦＴアレイ
基板として高い開口率を有することができ好ましい。
ンアイランドは配置形成されているので、ＴＦＴアレイ
基板として高い開口率を有することができ好ましい。
【００３６】図３に示す平面図において、シリコンアイ
ランド２はＩ型のパターン形状を有している。走査配線
３がほぼ直列配置されたシリコンアイランド２の両側
に、二本平行配置されている。そして、二本の走査電極
３の間に挟持したシリコンアイランド２の方向にゲート
電極が分枝して形成されシリコンアイランド２のほぼ中
央のチャネル部の上に設けられている。信号配線４は、
走査配線３に対して直交して配置され、ソース電極が分
枝して形成されてシリコンアイランド２の一方の端部に
接続されている。シリコンアイランド２の残る一方の端
部は画素電極５に接続されている。
ランド２はＩ型のパターン形状を有している。走査配線
３がほぼ直列配置されたシリコンアイランド２の両側
に、二本平行配置されている。そして、二本の走査電極
３の間に挟持したシリコンアイランド２の方向にゲート
電極が分枝して形成されシリコンアイランド２のほぼ中
央のチャネル部の上に設けられている。信号配線４は、
走査配線３に対して直交して配置され、ソース電極が分
枝して形成されてシリコンアイランド２の一方の端部に
接続されている。シリコンアイランド２の残る一方の端
部は画素電極５に接続されている。
【００３７】また、以上説明した実施例に限られずに、
Ｉ型のシリコンアイランドを９０度転回した配置も可能
であり、また、走査配線３と信号配線４からの引き出し
（ゲート電極部、ドレイン電極部）も種々の変形が可能
である。
Ｉ型のシリコンアイランドを９０度転回した配置も可能
であり、また、走査配線３と信号配線４からの引き出し
（ゲート電極部、ドレイン電極部）も種々の変形が可能
である。
【００３８】（比較例）また、従来技術によって高精細
のＴＦＴアレイを作製した場合を比較例として図５〜６
に示す。比較例について以下に説明する。
のＴＦＴアレイを作製した場合を比較例として図５〜６
に示す。比較例について以下に説明する。
【００３９】ガラス基板上にプラズマＣＶＤで成膜した
α−Ｓｉを高速レーザアニール法で多結晶化する。ビー
ムアニールの走査間隔は行方向の画素ピッチと同じ４０
μｍである。ビームアニールライン６（６ａ、６ｂ、６
ｃ、……、６Ｎ、…）の太さが約７０μｍなので、ビー
ムアニールライン同士がそれらの端部７で重なる。
α−Ｓｉを高速レーザアニール法で多結晶化する。ビー
ムアニールの走査間隔は行方向の画素ピッチと同じ４０
μｍである。ビームアニールライン６（６ａ、６ｂ、６
ｃ、……、６Ｎ、…）の太さが約７０μｍなので、ビー
ムアニールライン同士がそれらの端部７で重なる。
【００４０】図６の矢印Ａの方向に順次ステップ移動し
ながら照射走査が行われる。図中、６ａ、６ｂ、６ｃ、
…の順にビームアニールを行うので、それぞれのビーム
アニールラインの（紙面に対して）左端部が残ることに
なる。
ながら照射走査が行われる。図中、６ａ、６ｂ、６ｃ、
…の順にビームアニールを行うので、それぞれのビーム
アニールラインの（紙面に対して）左端部が残ることに
なる。
【００４１】このようにしてビームアニールを行って得
られたビームアニールラインの端の部分は中央部に比較
して、多結晶化が不十分で、走査ピッチと同じ４０μｍ
ごとに結晶性の悪い領域７が残る。また、基板全面の中
には、ビーム照射のゆらぎや走査の制御などのばらつき
によって、ビームアニールの位置にずれが生じてしま
い、そのために結晶性の悪い領域７が所定のシリコンア
イランドの位置と重なってしまうこともあった。ビーム
アニールライン６Ｎにその状態を示す。
られたビームアニールラインの端の部分は中央部に比較
して、多結晶化が不十分で、走査ピッチと同じ４０μｍ
ごとに結晶性の悪い領域７が残る。また、基板全面の中
には、ビーム照射のゆらぎや走査の制御などのばらつき
によって、ビームアニールの位置にずれが生じてしま
い、そのために結晶性の悪い領域７が所定のシリコンア
イランドの位置と重なってしまうこともあった。ビーム
アニールライン６Ｎにその状態を示す。
【００４２】この基板をエッチングしてシリコンアイラ
ンドを形成する。シリコンアイランドの間隔は画素ピッ
チすなわち５０μｍである。ビームアニールライン６と
シリコンアイランド２の位置関係を図６に示す。この
後、実施例１と同様に、配線および電極などを形成して
ＴＦＴアレイを形成する。完成したＴＦＴアレイの平面
図が図５である。この比較例の場合、ＴＦＴアレイ全体
ではどこかに結晶性の悪い領域７がＴＦＴの回路に用い
られた部分が発生してしまうことがあった。
ンドを形成する。シリコンアイランドの間隔は画素ピッ
チすなわち５０μｍである。ビームアニールライン６と
シリコンアイランド２の位置関係を図６に示す。この
後、実施例１と同様に、配線および電極などを形成して
ＴＦＴアレイを形成する。完成したＴＦＴアレイの平面
図が図５である。この比較例の場合、ＴＦＴアレイ全体
ではどこかに結晶性の悪い領域７がＴＦＴの回路に用い
られた部分が発生してしまうことがあった。
【００４３】（参考例）また、次に、ビームアニールラ
インの幅よりも行方向の画素ピッチの方が大きい場合を
参考例として図７〜８に示す。行方向の画素ピッチは８
０μｍ、ビームアニールラインの幅は７０μｍ、シリコ
ンアイランドの幅は８μｍである。
インの幅よりも行方向の画素ピッチの方が大きい場合を
参考例として図７〜８に示す。行方向の画素ピッチは８
０μｍ、ビームアニールラインの幅は７０μｍ、シリコ
ンアイランドの幅は８μｍである。
【００４４】本参考例のように、ビームアニールライン
とシリコンアイランドのアライメントのマージンは、画
素ピッチが広くビームアニールライン同士が重なり合わ
ない場合は、（ビームアニールラインの幅）−（シリコ
ンアイランドの幅）−（結晶性の悪い領域の幅）×２と
なる。
とシリコンアイランドのアライメントのマージンは、画
素ピッチが広くビームアニールライン同士が重なり合わ
ない場合は、（ビームアニールラインの幅）−（シリコ
ンアイランドの幅）−（結晶性の悪い領域の幅）×２と
なる。
【００４５】図７〜８に示す本参考例の場合は、７０−
８−５×２＝５２μｍである。画素ピッチが狭くなった
とき、従来技術では、上記マージンは、（画素ピッチ）
−（シリコンアイランドの幅）−（結晶性の悪い領域の
幅）であったが、上述した図５〜６の比較例の場合は４
０−８−５＝２７μｍである。
８−５×２＝５２μｍである。画素ピッチが狭くなった
とき、従来技術では、上記マージンは、（画素ピッチ）
−（シリコンアイランドの幅）−（結晶性の悪い領域の
幅）であったが、上述した図５〜６の比較例の場合は４
０−８−５＝２７μｍである。
【００４６】これに対して、上述した実施例のように本
発明を用いるとこのマージンは、（ビームアニールライ
ンの幅）−（２行分のシリコンアイランドの占める幅）
−（結晶性の悪い領域の幅）×２となる。
発明を用いるとこのマージンは、（ビームアニールライ
ンの幅）−（２行分のシリコンアイランドの占める幅）
−（結晶性の悪い領域の幅）×２となる。
【００４７】図１〜２に示した実施例１の場合は７０−
２５−５×２＝３５μｍ、となり、図３〜４に示した実
施例２の場合は７０−８−５×２＝５２μｍとなる。
２５−５×２＝３５μｍ、となり、図３〜４に示した実
施例２の場合は７０−８−５×２＝５２μｍとなる。
【００４８】ここで述べたマージンが大きいと、ビーム
アニールとシリコンアイランドのパターニングのアライ
メント誤差、ビームアニールのピッチむらや曲がりなど
によって、シリコンアイランドにＳｉの結晶性の悪い領
域が使われる確率がより小さくなる。その結果ＴＦＴア
レイにおけるＴＦＴの特性が均一になり、ＬＣＤパネル
として用いた場合におこる表示欠陥や表示むらを防ぐこ
とができる。
アニールとシリコンアイランドのパターニングのアライ
メント誤差、ビームアニールのピッチむらや曲がりなど
によって、シリコンアイランドにＳｉの結晶性の悪い領
域が使われる確率がより小さくなる。その結果ＴＦＴア
レイにおけるＴＦＴの特性が均一になり、ＬＣＤパネル
として用いた場合におこる表示欠陥や表示むらを防ぐこ
とができる。
【００４９】このマージンは実施例では比較例の１．３
倍〜２倍程度あるため、ＴＦＴの特性が均一になり、良
好な画像のＬＣＤパネルを実現することができる。
倍〜２倍程度あるため、ＴＦＴの特性が均一になり、良
好な画像のＬＣＤパネルを実現することができる。
【００５０】以上、実施例ではコプレーナ型のＴＦＴを
作製したが、逆スタガ型など、異なる構造のＴＦＴに関
しても、同様に適用可能である。
作製したが、逆スタガ型など、異なる構造のＴＦＴに関
しても、同様に適用可能である。
【００５１】
【発明の効果】ディスプレイの高精細化によって画素の
ピッチがビームアニールラインの幅より狭くなっても、
本発明によればビームアニールライン同士が重ならない
ため、ビームアニールラインとシリコンアイランドのア
ライメントのマージンの低下がなく、画面内のＴＦＴの
特性が高いレベルで均一化される。その結果、高品質な
画像のＬＣＤパネルを得ることができる。
ピッチがビームアニールラインの幅より狭くなっても、
本発明によればビームアニールライン同士が重ならない
ため、ビームアニールラインとシリコンアイランドのア
ライメントのマージンの低下がなく、画面内のＴＦＴの
特性が高いレベルで均一化される。その結果、高品質な
画像のＬＣＤパネルを得ることができる。
【００５２】また、ビームアニールの走査回数が従来の
方法の半分程度となり、ビームアニール工程のスループ
ットが大幅に向上する。
方法の半分程度となり、ビームアニール工程のスループ
ットが大幅に向上する。
【００５３】また、本発明はその効果を損しない範囲で
種々の応用ができる。
種々の応用ができる。
【図１】実施例１のＴＦＴ形成後の平面図。
【図２】実施例１のビームアニール後の平面図。
【図３】実施例２のＴＦＴ形成後の平面図。
【図４】実施例２のビームアニール後の平面図。
【図５】比較例のＴＦＴ形成後の平面図。
【図６】比較例のビームアニール後の平面図。
【図７】参考例のＴＦＴ形成後の平面図。
【図８】参考例のビームアニール後の平面図。
１：ＴＦＴアレイ ２：シリコンアイランド ３：走査配線 ４：信号配線 ５：画素電極 ６：ビームアニールライン ７：結晶性の悪い領域 ８：アモルファス領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/268 Ｚ 27/12 Ｒ 21/336
Claims (8)
- 【請求項１】ビームアニールによって多結晶化せしめら
れた半導体を用いたアクティブマトリクス表示素子の製
造方法であって、ビームアニールの走査１回で画素に接
続された回路の２行分以上または２列分以上の半導体領
域を多結晶化することを特徴とするアクティブマトリク
ス表示素子の製造方法。 - 【請求項２】行電極と列電極と、行電極もしくは列電極
に接続され多結晶化せしめられた半導体を備えた能動素
子と能動素子によって駆動される画素電極とが設けられ
たアクティブマトリクス表示素子の製造方法であって、
ビームアニールの走査１回で画素電極の２行分以上また
は２列分以上の駆動素子の半導体領域を多結晶化するこ
とを特徴とするアクティブマトリクス表示素子の製造方
法。 - 【請求項３】能動素子としてＴＦＴが備えられ、多結晶
化せしめられた半導体がＴＦＴの能動領域に用いられる
ことを特徴とする請求項１または２のアクティブマトリ
クス表示素子の製造方法。 - 【請求項４】行電極と列電極と、行電極もしくは列電極
に接続され多結晶化せしめられた半導体を備えた能動素
子と能動素子によって駆動される画素電極とが設けられ
たアクティブマトリクス表示素子の製造方法であって、 ビームアニールの走査１回で画素電極の２行分以上また
は２列分以上の半導体領域を多結晶化し、 多結晶化した半導体領域に対して、半導体アイランドを
行電極もしくは列電極に沿った略直線方向に対して縦並
列配置して形成することを特徴とするアクティブマトリ
クス表示素子の製造方法。 - 【請求項５】行電極または列電極のそれぞれ設けられた
略直線方向に沿って、画素電極を駆動する能動素子の半
導体アイランドが配置されたアクティブマトリクス表示
素子において、隣接する半導体アイランドが前記略直線
方向に対して縦列配置されたことを特徴とするアクティ
ブマトリクス表示素子。 - 【請求項６】隣接する半導体アイランドがほぼ直線状に
配置されてなることを特徴とする請求項５のアクティブ
マトリクス表示素子。 - 【請求項７】隣接する半導体アイランドが行方向または
列方向の隣接する画素電極を駆動する能動素子に用いら
れてなることを特徴とする請求項５または６のアクティ
ブマトリクス表示素子。 - 【請求項８】半導体アイランドのチャネル方向が行電極
または列電極の方向にほぼ等しくなるよう配置されたこ
とを特徴とする請求項５〜７のいずれか１項のアクティ
ブマトリクス表示素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9220894A JPH07302907A (ja) | 1994-04-28 | 1994-04-28 | アクティブマトリクス表示素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9220894A JPH07302907A (ja) | 1994-04-28 | 1994-04-28 | アクティブマトリクス表示素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07302907A true JPH07302907A (ja) | 1995-11-14 |
Family
ID=14048035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9220894A Pending JPH07302907A (ja) | 1994-04-28 | 1994-04-28 | アクティブマトリクス表示素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07302907A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003229359A (ja) * | 2001-11-29 | 2003-08-15 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| WO2004023538A1 (ja) * | 2002-09-09 | 2004-03-18 | Sharp Kabushiki Kaisha | 結晶成長方法、結晶成長装置、ビーム分岐装置および表示装置 |
| JP2004247717A (ja) * | 2003-01-21 | 2004-09-02 | Semiconductor Energy Lab Co Ltd | レーザ照射方法及び半導体装置の作製方法、並びにレーザ照射装置。 |
| JP2004319613A (ja) * | 2003-04-14 | 2004-11-11 | Semiconductor Energy Lab Co Ltd | Ｄ／ａ変換回路及びそれを内蔵した半導体装置並びにそれらの製造方法 |
| JP2005164741A (ja) * | 2003-11-28 | 2005-06-23 | Toshiba Matsushita Display Technology Co Ltd | アクティブマトリクス型表示装置及びその製造方法 |
| JP2007035963A (ja) * | 2005-07-27 | 2007-02-08 | Sony Corp | 表示装置及び表示装置の製造方法 |
| KR100848098B1 (ko) * | 2002-06-24 | 2008-07-24 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| US7517773B2 (en) | 2001-11-29 | 2009-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor |
-
1994
- 1994-04-28 JP JP9220894A patent/JPH07302907A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003229359A (ja) * | 2001-11-29 | 2003-08-15 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US7517773B2 (en) | 2001-11-29 | 2009-04-14 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor |
| KR100848098B1 (ko) * | 2002-06-24 | 2008-07-24 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
| WO2004023538A1 (ja) * | 2002-09-09 | 2004-03-18 | Sharp Kabushiki Kaisha | 結晶成長方法、結晶成長装置、ビーム分岐装置および表示装置 |
| JP2004247717A (ja) * | 2003-01-21 | 2004-09-02 | Semiconductor Energy Lab Co Ltd | レーザ照射方法及び半導体装置の作製方法、並びにレーザ照射装置。 |
| JP2004319613A (ja) * | 2003-04-14 | 2004-11-11 | Semiconductor Energy Lab Co Ltd | Ｄ／ａ変換回路及びそれを内蔵した半導体装置並びにそれらの製造方法 |
| JP4511803B2 (ja) * | 2003-04-14 | 2010-07-28 | 株式会社半導体エネルギー研究所 | Ｄ／ａ変換回路及びそれを内蔵した半導体装置の製造方法 |
| JP2005164741A (ja) * | 2003-11-28 | 2005-06-23 | Toshiba Matsushita Display Technology Co Ltd | アクティブマトリクス型表示装置及びその製造方法 |
| JP2007035963A (ja) * | 2005-07-27 | 2007-02-08 | Sony Corp | 表示装置及び表示装置の製造方法 |
| US8928638B2 (en) | 2005-07-27 | 2015-01-06 | Sony Corporation | Display device |
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