JPH0730064A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0730064A JPH0730064A JP17027293A JP17027293A JPH0730064A JP H0730064 A JPH0730064 A JP H0730064A JP 17027293 A JP17027293 A JP 17027293A JP 17027293 A JP17027293 A JP 17027293A JP H0730064 A JPH0730064 A JP H0730064A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- capacitor
- well
- field oxide
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ノイズ発生のないキャパシタ部を有した半導
体装置を提供することを目的とする。 【構成】 基板１０表面のフィールド酸化膜１１上にキ
ャパシタ部を有する半導体装置に、フィールド酸化膜１
１の下部に基板１０の導電型と異なるウェル１７及びそ
れを接地するための接地電極１８を設けた。
体装置を提供することを目的とする。 【構成】 基板１０表面のフィールド酸化膜１１上にキ
ャパシタ部を有する半導体装置に、フィールド酸化膜１
１の下部に基板１０の導電型と異なるウェル１７及びそ
れを接地するための接地電極１８を設けた。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、特
にキャパシタ部の構造に関するものである。
にキャパシタ部の構造に関するものである。
【０００２】
【従来の技術】図２は、従来技術を説明するための半導
体装置の断面構造を示したものである。
体装置の断面構造を示したものである。
【０００３】以下、図２に沿って従来の半導体装置につ
き説明する。
き説明する。
【０００４】シリコン半導体の基板２０に素子分離の為
のフィールド酸化膜２１を形成し、そのフィールド酸化
膜２１上に、下層電極２２を形成する。更に、キャパシ
タ酸化膜２３及び上層電極２４を形成する。これら、下
層電極２２、キャパシタ酸化膜２３、上層電極２４で形
成された部分は半導体装置におけるキャパシタ部を構成
する。その後、絶縁膜２５を生成し、コンタクトホール
をパターニングする。その後に、配線層２６を形成した
ものである。
のフィールド酸化膜２１を形成し、そのフィールド酸化
膜２１上に、下層電極２２を形成する。更に、キャパシ
タ酸化膜２３及び上層電極２４を形成する。これら、下
層電極２２、キャパシタ酸化膜２３、上層電極２４で形
成された部分は半導体装置におけるキャパシタ部を構成
する。その後、絶縁膜２５を生成し、コンタクトホール
をパターニングする。その後に、配線層２６を形成した
ものである。
【０００５】
【発明が解決しようとする課題】しかしながら、一般の
半導体装置では半導体基板に形成されたトランジスタの
動作や外部電源のノイズにより、基板電位が変動する。
従って、前述のような従来の半導体装置におけるキャパ
シタ構造では、基板電位の変動により下部電極との間の
容量も変動してしまい、キャパシタの正確な容量形成が
できず、アナログ回路全体の特性に悪影響を及ぼすとい
う問題点があった。
半導体装置では半導体基板に形成されたトランジスタの
動作や外部電源のノイズにより、基板電位が変動する。
従って、前述のような従来の半導体装置におけるキャパ
シタ構造では、基板電位の変動により下部電極との間の
容量も変動してしまい、キャパシタの正確な容量形成が
できず、アナログ回路全体の特性に悪影響を及ぼすとい
う問題点があった。
【０００６】そこで、この発明は電源Ｇｎｄラインのノ
イズ等のレベル変動によるキャパシタの容量の変化を抑
えた半導体装置を提供することを目的とする。
イズ等のレベル変動によるキャパシタの容量の変化を抑
えた半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明は、前記課題を
解決するために、第１導電型の半導体基板と、フィール
ド酸化膜と、フィールド酸化膜上に形成されたキャパシ
タとを有する半導体装置において、フィールド酸化膜下
部に不純物を導入することにより形成された第２導電型
のウェル部を設けたものであり、さらには、このウェル
部を接地するための接地電極を設けたものである。
解決するために、第１導電型の半導体基板と、フィール
ド酸化膜と、フィールド酸化膜上に形成されたキャパシ
タとを有する半導体装置において、フィールド酸化膜下
部に不純物を導入することにより形成された第２導電型
のウェル部を設けたものであり、さらには、このウェル
部を接地するための接地電極を設けたものである。
【０００８】
【作用】以上のようにこの発明では、フィールド酸化膜
下部に基板と逆導電型のウェル部を形成し接地すること
により、外部電源のノイズ等により基板の電位変動が生
じても、ウェル部上にフィールド酸化膜を介して形成さ
れたキャパシタの下層電極に直接与える影響を小さく抑
えることができ、キャパシタの安定な容量形成が可能と
なる。
下部に基板と逆導電型のウェル部を形成し接地すること
により、外部電源のノイズ等により基板の電位変動が生
じても、ウェル部上にフィールド酸化膜を介して形成さ
れたキャパシタの下層電極に直接与える影響を小さく抑
えることができ、キャパシタの安定な容量形成が可能と
なる。
【０００９】
【実施例】図１及び図３ (Ａ）〜（Ｃ）は、本発明の実
施例を説明するための半導体装置の断面図であり、以下
図面を用いて説明する。
施例を説明するための半導体装置の断面図であり、以下
図面を用いて説明する。
【００１０】図１はこの発明の実施例を示すものであ
る。図１に示すように、基板１０の表面には、フィール
ド酸化膜１１が形成され、フィールド酸化膜１１上に
は、従来同様、下層電極１２、キャパシタ酸化膜１３、
上層電極１４、絶縁膜１５及び配絶層１６が形成されて
いる。また、フィールド酸化膜下部には、ウェル１７が
形成されている。ここで、キャパシタは下層電極１２、
キャパシタ酸化膜１３及び上層電極１４で構成され、キ
ャパシタ酸化膜１３は窒化膜等他の誘電体膜を用いるこ
ともでき、電極も公知の材料及び公知の技術により形成
することができる。また、ウェル１７は基板１０の導電
型がｐ型又はｎ型である場合、それぞれ、通常の不純物
（ドナー又はアクセプタ）の導入により形成される逆導
電型のｎ型又はｐ型とする。フィールド酸化膜１１は、
基板１０の主表面において、主表面に形成される半導体
素子相互の影響を防止する等のため、半導体素子領域間
に形成されている。このように、この実施例ではウェル
１７を設けることにより、キャパシタは基板１０の電位
と分離され、基板１０内からのノイズ等の影響を小さく
することが可能となる。
る。図１に示すように、基板１０の表面には、フィール
ド酸化膜１１が形成され、フィールド酸化膜１１上に
は、従来同様、下層電極１２、キャパシタ酸化膜１３、
上層電極１４、絶縁膜１５及び配絶層１６が形成されて
いる。また、フィールド酸化膜下部には、ウェル１７が
形成されている。ここで、キャパシタは下層電極１２、
キャパシタ酸化膜１３及び上層電極１４で構成され、キ
ャパシタ酸化膜１３は窒化膜等他の誘電体膜を用いるこ
ともでき、電極も公知の材料及び公知の技術により形成
することができる。また、ウェル１７は基板１０の導電
型がｐ型又はｎ型である場合、それぞれ、通常の不純物
（ドナー又はアクセプタ）の導入により形成される逆導
電型のｎ型又はｐ型とする。フィールド酸化膜１１は、
基板１０の主表面において、主表面に形成される半導体
素子相互の影響を防止する等のため、半導体素子領域間
に形成されている。このように、この実施例ではウェル
１７を設けることにより、キャパシタは基板１０の電位
と分離され、基板１０内からのノイズ等の影響を小さく
することが可能となる。
【００１１】さらに、この実施例ではウェル１７を接地
するため、ウェル１７に接続された接地電極１８を設け
ている。このように、接地電極１８を設けることによ
り、接地電極１８を介してウェル１７を接地することを
可能とし、基板１０中のノイズ等の影響を更に小さくす
ることが可能となる。図１においては、接地電極１８は
絶縁膜１５のみを介してウェル１７に接続しているが、
フィールド酸化膜１１及び絶縁膜１５にコンタクトホー
ルを設けることにより、これら膜を介してウェル１７に
接続してもよい。
するため、ウェル１７に接続された接地電極１８を設け
ている。このように、接地電極１８を設けることによ
り、接地電極１８を介してウェル１７を接地することを
可能とし、基板１０中のノイズ等の影響を更に小さくす
ることが可能となる。図１においては、接地電極１８は
絶縁膜１５のみを介してウェル１７に接続しているが、
フィールド酸化膜１１及び絶縁膜１５にコンタクトホー
ルを設けることにより、これら膜を介してウェル１７に
接続してもよい。
【００１２】このように、ウェル１７を直接、デジタル
回路部の接地とは別に独立して接地電極１８を介して接
地することにより、電源（基板１０）電位の変動が生じ
ても、ウェル１８と下層電極１２との間における寄生容
量を一定に保つことができる。
回路部の接地とは別に独立して接地電極１８を介して接
地することにより、電源（基板１０）電位の変動が生じ
ても、ウェル１８と下層電極１２との間における寄生容
量を一定に保つことができる。
【００１３】次に、図３ (Ａ）〜（Ｃ）に沿って、実施
例に係る半導体装置の製造方法について説明する。
例に係る半導体装置の製造方法について説明する。
【００１４】ｐ型のシリコンである基板１０上に酸化膜
約１０００Å形成後、周知のホトリソグラフィー技術を
用い所望のウェル１７上を開口パターニングする。更に
基板１０と異なるｎ型のウェル１７を形成する為のイオ
ンインプラ（不純物導入）を行う。その後熱処理１１５
０℃を加え、図３ (Ａ）に示すように、ウェル１７を形
成する。その後、全面酸化膜除去を行い、基板１０の半
導体素子領域間に素子分離の為のフィールド酸化膜１１
を周知のＬＯＣＯＳ法を用い形成する。
約１０００Å形成後、周知のホトリソグラフィー技術を
用い所望のウェル１７上を開口パターニングする。更に
基板１０と異なるｎ型のウェル１７を形成する為のイオ
ンインプラ（不純物導入）を行う。その後熱処理１１５
０℃を加え、図３ (Ａ）に示すように、ウェル１７を形
成する。その後、全面酸化膜除去を行い、基板１０の半
導体素子領域間に素子分離の為のフィールド酸化膜１１
を周知のＬＯＣＯＳ法を用い形成する。
【００１５】その後、図３ (Ｂ）に示すようにポリシリ
コン、約３０００Åを減圧ＣＶＤを用い生成し、リンを
約４．０Ｅ２０ｉｏｎｓ／ｃｍ2 ドーピングし、周知の
ホトリソグラフィー及びエッチング技術を用いフィール
ド酸化膜１１上の所望箇所に下層電極１２をパターン形
成する。その後キャパシタ酸化膜１３０びその上にポリ
シリコン約３０００Åを減圧ＣＶＤを用い生成し、リン
を約４．０Ｅ２０ｉｏｎｓ／ｃｍ2 ドーピングし、ホト
リソ・エッチング技術を用い、所望箇所にキャパシタ酸
化膜１３と上層電極１４を同時に形成する。
コン、約３０００Åを減圧ＣＶＤを用い生成し、リンを
約４．０Ｅ２０ｉｏｎｓ／ｃｍ2 ドーピングし、周知の
ホトリソグラフィー及びエッチング技術を用いフィール
ド酸化膜１１上の所望箇所に下層電極１２をパターン形
成する。その後キャパシタ酸化膜１３０びその上にポリ
シリコン約３０００Åを減圧ＣＶＤを用い生成し、リン
を約４．０Ｅ２０ｉｏｎｓ／ｃｍ2 ドーピングし、ホト
リソ・エッチング技術を用い、所望箇所にキャパシタ酸
化膜１３と上層電極１４を同時に形成する。
【００１６】その後、図３ (Ｃ）に示すように、絶縁膜
１５を全面に生成し、その後上層電極１４のコンタクト
ホール及び下層電極１２とウェル１７を接続する為のコ
ンタクトホールをホトリソ・エッチング技術を用い形成
した後、接地電極１８を含む配線層１６をパターニング
することにより、図１ (Ｃ）に示す半導体装置が形成さ
れる。
１５を全面に生成し、その後上層電極１４のコンタクト
ホール及び下層電極１２とウェル１７を接続する為のコ
ンタクトホールをホトリソ・エッチング技術を用い形成
した後、接地電極１８を含む配線層１６をパターニング
することにより、図１ (Ｃ）に示す半導体装置が形成さ
れる。
【００１７】
【発明の効果】以上、詳細に説明したように、この発明
によれば、ウェル形成及びこのウェルに接続された接地
電極を介して接地することにより、キャパシタ部におい
て、基板内におけるノイズの影響が小さくなり、より安
定な性能のキャパシタ部を有する半導体装置が得られ
る。
によれば、ウェル形成及びこのウェルに接続された接地
電極を介して接地することにより、キャパシタ部におい
て、基板内におけるノイズの影響が小さくなり、より安
定な性能のキャパシタ部を有する半導体装置が得られ
る。
【図１】実施例に係る半導体装置の断面図。
【図２】従来の半導体装置の断面図。
【図３】実施例に係る半導体装置の工程断面図。
１０，２０ 基板 １１，２１ フィールド酸化膜 １２，２２ 下層電極 １３，２３ キャパシタ酸化膜 １４，２４ 上層電極 １５，２５ 絶縁膜 １６，２６ 配線層 １７ ウェル １８ 接地電極
Claims (2)
- 【請求項１】 第１導電型の半導体基板と、 前記半導体基板の半導体素子領域間に形成されたフィー
ルド酸化膜と、 前記半導体基板の前記フィールド酸化膜下部に不純物を
導入することにより形成された第２導電型のウェル部
と、 前記フィールド酸化膜上に形成されたキャパシタを構成
する下層電極と、 前記下層電極上に形成されたキャパシタを構成する誘電
体膜と、 前記誘電体膜上に形成されたキャパシタを構成する上層
電極と、 前記ウェル部を接地するため、前記ウェル部に接続され
た接地電極とを備えてなることを特徴とする半導体装
置。 - 【請求項２】 前記接地電極を介して前記ウェル部を接
地したことを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17027293A JPH0730064A (ja) | 1993-07-09 | 1993-07-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17027293A JPH0730064A (ja) | 1993-07-09 | 1993-07-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0730064A true JPH0730064A (ja) | 1995-01-31 |
Family
ID=15901870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17027293A Pending JPH0730064A (ja) | 1993-07-09 | 1993-07-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0730064A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008047572A (ja) * | 2006-08-10 | 2008-02-28 | Fuji Electric Device Technology Co Ltd | 集積回路及びその集積回路を用いて構成されるｄｃ−ｄｃコンバータ |
-
1993
- 1993-07-09 JP JP17027293A patent/JPH0730064A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008047572A (ja) * | 2006-08-10 | 2008-02-28 | Fuji Electric Device Technology Co Ltd | 集積回路及びその集積回路を用いて構成されるｄｃ−ｄｃコンバータ |
| US8059437B2 (en) | 2006-08-10 | 2011-11-15 | Fuji Electric Systems Co., Ltd. | Integrated circuit and DC-DC converter formed by using the integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6670677B2 (en) | SOI substrate having an etch stop layer and an SOI integrated circuit fabricated thereon | |
| US5780333A (en) | Method of fabricating an analog semiconductor device having a salicide layer | |
| US6689648B2 (en) | Semiconductor device having silicon on insulator and fabricating method therefor | |
| US6611030B1 (en) | Cmosfet with conductive, grounded backside connected to the wiring layer through a hole that separates the Mosfets | |
| JPH0730064A (ja) | 半導体装置 | |
| US5327000A (en) | Semiconductor device interconnected to analog IC driven by high voltage | |
| KR100305402B1 (ko) | 반도체소자의 제조방법 | |
| JPH04146665A (ja) | 抵抗素子 | |
| US6808973B2 (en) | Manufacturing method of semiconductor device | |
| JP2840488B2 (ja) | 半導体集積回路とその製造方法 | |
| JP3946429B2 (ja) | 半導体装置の製造方法 | |
| US6150228A (en) | Method of manufacturing an SRAM with increased resistance length | |
| JP3535542B2 (ja) | 半導体メモリ装置及びその製造方法 | |
| JPH06232338A (ja) | 半導体集積回路装置及びその製造方法 | |
| KR0138299B1 (ko) | 반도체 바이씨모스 장치의 제조방법 | |
| JPH1050941A (ja) | 半導体集積回路の製造方法 | |
| JPH08222701A (ja) | キャパシタを有する半導体装置およびその製造方法 | |
| KR100192470B1 (ko) | 씨엠오에스 인버터 구조 및 제조방법 | |
| JPH06291276A (ja) | 半導体メモリ及びその製造方法 | |
| JPH06232372A (ja) | 半導体記憶装置 | |
| KR100532943B1 (ko) | 반도체층의 두께 균일성을 향상시킬 수 있는 반도체 메모리 소자의 제조방법 | |
| JPS6159866A (ja) | Ｍｏｓ形ダイナミツクメモリおよびその製造方法 | |
| JPH07273285A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JPH06283674A (ja) | 半導体装置の製造方法 | |
| JPH06252348A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010807 |