JPH07297910A - 空間スイッチ制御システムの試験装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 現用系の方路選択回路において、空き方路は
勿論のこと運用中方路に対しても通信に何ら影響を与え
ることなくオンライン試験が行え、さらに、試験中の方
路の出力データを保証して試験中であることを接続装置
に通知できるようにする。 【構成】 方路選択回路１３内に、入力方路１４に試験
データを与える試験データ発生手段１６と、試験時に空
間スイッチ１２に入力するデータを試験データに切り換
える試験データ切換え手段１７と、運用中の方路をオン
ラインで試験するために、運用中方路については入力方
路への１データの入力期間を分割して通常の通信データ
と試験データを、空き方路については１データの入力期
間に試験データを空間スイッチに入力するよう試験デー
タ切換え手段を切換え制御する運用中方路試験手段１８
と、試験データ発生手段で発生させた試験データと空間
スイッチをスイッチング後の試験データとを照合する試
験結果照合手段１９とを含み構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の入力方路を複数
の出力方路に任意に接続切換えできる空間スイッチ制御
システムの試験装置の改良に関する。

【０００２】

【従来の技術】図４には従来の空間スイッチ制御システ
ムの一例のブロック構成が示される。図４において、１
は方路選択回路であり、この方路選択回路１に各通信回
線に接続された回線インタフェース回路３と各通信回線
対応に設けられた回線制御ユニットが接続されている。
この方路選択回路１は現用（ＡＣＴ）と予備（ＳＢＹ）
の二重化構成となっており、現用系が故障したときには
予備系に切り換える方式となっている。

【０００３】方路選択回路１は管理プロセッサ４からの
指示に従い任意の回線制御ユニット２と回線インタフェ
ース回路３とを接続し、その間での通信を可能にする。
複数の回線制御ユニット２は、システムバス５を介して
お互いに接続されており、このシステムバス５を介して
相互に通信を行う。また回線インタフェース回路３の先
には加入者が接続されている。よって、加入者は、回線
インタフェース回路３、方路選択回路１、回線制御ユニ
ット２およびシステムバス５を経由して、別の加入者と
通信を行うことができる。

【０００４】図５にはこの空間スイッチ制御システムに
おける方路選択回路１の詳細なブロック構成が示され
る。図示するように、ｎ×ｎの空間スイッチ２０、方路
選択制御メモリ３０、試験モード設定レジスタ４１とセ
レクタ４２を備えた試験ゲータ切換え手段４０、試験デ
ータ設定メモリ５１を備えた試験データ発生手段５０、
出力データ保持メモリ６１を備えた試験結果照合手段６
０、上記各回路を制御するマイクロプロセッサ１０等を
含み構成される。ここで試験データ切換え手段４０、試
験データ発生手段５０、試験結果照合手段６０は試験の
ためのもので、それぞれマイクロプロセッサ１０からの
制御のもとに動作する。また、このマイクロプロセッサ
１０には、方路を設定するための手段、および試験を行
うための手段として、マイクロプログラムが用意されて
いる。

【０００５】この空間スイッチ制御システムの動作を以
下に説明する。方路選択回路１内のマイクロプロセッサ
１０は、管理プロセッサ４からの指示に従い、ｎ本の入
力方路３００とｎ本の出力方路４００とをそれぞれどの
方路に接続するかを制御する方路情報を方路選択制御メ
モリ３０に設定することで、その方路情報に従ってｎ×
ｎの空間スイッチ２０を動作させ、この空間スイッチ２
０を介して任意の回線制御ユニット２と任意の回線イン
タフェース回路３とを接続し、回線制御ユニット２と回
線インタフェース回路３との間で通信を可能とする。

【０００６】前述したように、複数の回線制御ユニット
２はシステムバス５を介して相互に通信を行い、回線イ
ンタフェース回路３の先には加入者が接続されているの
で、加入者は、回線インタフェース回路３、方路選択回
路１、回線制御ユニット２およびシステムバス５を経由
して、別の加入者と通信を行うことができる。

【０００７】ここで方路選択回路１の方路の接続試験は
例えば以下のように行っている。管理プロセッサ４は、
予備系の方路選択回路１内のマイクロプロセッサ１０に
対して方路接続試験の開始を指示する。この開始指示を
受けると、マイクロプロセッサ１０は次の手順で各種動
作を行って試験を実行する。

【０００８】 試験モード設定レジスタ４１に試験モ
ードを設定し、その出力SEL でセレクタ42を切り換え
て、空間スイッチ２０への入力データを回線制御ユニッ
ト２側から試験データ設定メモリ５１側からのデータに
切り換える。

【０００９】 現在、方路選択制御メモリ３０に設定
されている方路情報を、マイクロプロセッサ１０の一時
記憶領域に退避して保存する。 方路選択制御メモリ３０に試験用の方路情報を設定
する。 試験データ設定メモリ５１に任意のデータを設定す
る。

【００１０】 上記動作により、空間スイッチ２０
は試験対象となる方路を接続している。よって一定時間
後には、試験データ設定メモリ５１からの試験データが
セレクタ４２、空間スイッチ２０を経て出力データ保持
メモリ６１に保持されるので、この出力データ保持メモ
リ６１に保持されたデータと試験データ設定メモリ５１
に設定したデータとを照合し、その一致／不一致により
方路の故障の有無を判断する。

【００１１】 空間スイッチ２０のｎ×ｎの方路分だ
け上記動作〜を繰り返す。 全試験完了後、試験モード設定レジスタ４１を通常
モードに戻し、セレクタ４２により、空間スイッチ２０
への入力データを試験データ設定メモリ５１側から入力
方路３００側からのデータに切り換え、動作で保存し
ておいた方路情報を方路選択制御メモリ３０に再設定
し、通常の予備系の状態にする。 試験結果を管理プロセッサ４に通知する。

【００１２】

【発明が解決しようとする課題】前述した従来システム
では、現用系の方路選択回路１_ACT について運用状態の
まま試験をした場合、試験中の出力方路４００には、不
定なデータが出力されてしまい、その先に接続されてい
る回線制御ユニット２および回線インタフェース回路３
〔加入者側〕に意味のないデータが送出されてしまう欠
点があった。

【００１３】このため、予備系の方路選択回路１_SBY し
か試験ができず、現用系の方路選択回路１_ACT を試験す
るためには、一度、その方路選択回路１_ACT を現用系か
ら予備系に切り換えてから試験をしなければならない。
このため、切換え処理に伴う管理プロセッサ４への負荷
が増大し、また方路選択回路１を切り換える際に加入者
に対するデータが紛失してしまう問題があった。

【００１４】本発明は以上の問題点に鑑みてなされたも
のであり、その目的とするところは、現用系の方路選択
回路において、空き方路は勿論のこと運用中方路に対し
ても通信に何ら影響を与えることなくオンライン試験が
行えるようにすること、さらに、試験中の方路の出力デ
ータを保証して試験中であることを接続装置に通知でき
るようにすることにある。

【００１５】

【課題を解決するための手段】図１は本発明に係る原理
説明図である。図１において、１１は管理プロセッサ、
１２は例えばｎ×ｎの空間スイッチ、１３は方路選択回
路、１４は例えばｎ本の入力方路、１５は例えばｎ本の
出力方路、１６試験データ発生手段、１７は試験データ
切換え手段、１８は運用中方路試験手段、１９は試験結
果照合手段、１０は試験中方路出力保証手段であり、各
々で空間スイッチ制御システムを構成する。

【００１６】本発明の空間スイッチ制御システムの試験
装置は、一つの形態として、管理プロセッサ１１からの
指示に従って空間スイッチ１２により複数の入力方路１
４と複数の出力方路１５とを任意に接続できる方路選択
回路１３を含む空間スイッチ制御システムにおいて、方
路選択回路１３内に、入力方路１４からのデータの代わ
りに試験データを与える試験データ発生手段１６と、試
験時に空間スイッチ１２に入力するデータを試験データ
発生手段１６からの試験データに切り換える試験データ
切換え手段１７と、運用中の方路をオンラインで試験す
るために、運用中方路については空間スイッチ１２への
１データの入力期間を分割して通常の通信データと試験
データを、また空き方路については１データの入力期間
に試験データを空間スイッチ１２に入力するよう試験デ
ータ切換え手段１７を切換え制御する運用中方路試験手
段１８と、試験データ発生手段１６で発生させた試験デ
ータと空間スイッチ１２をスイッチング後の試験データ
とを照合する試験結果照合手段１９とを含み構成される
ことを特徴とするものである。

【００１７】また本発明の空間スイッチ制御システムの
試験装置は、他の形態として、上述の試験装置に、試験
中の方路の出力データを保証するために、試験中の出力
方路１５に対して、空間スイッチ１２からのスイッチン
グ後の試験データに換えて所定の試験中表示パターンデ
ータを送出する試験中方路出力保証手段１０をさらに備
えたことを特徴とするものである。

【００１８】上述の運用中方路試験手段１８は、試験時
の方路制御情報を保持する試験時用方路選択制御メモリ
と、空間スイッチ１２用の制御情報を切り換えるための
方路制御情報セレクタと、空間スイッチ１２に入力する
データを入力方路１４からのデータと試験データ発生手
段１６からのデータとにオンライン動作中に切り換える
ためのタイミングを発生する試験タイミング発生回路と
を含み構成することができる。

【００１９】また上述の試験中方路出力保証手段１０
は、所定の試験中表示パターンデータを発生するための
試験中表示設定レジスタと、出力方路対応に設けられ
て、出力方路への出力データを空間スイッチからのデー
タと試験中表示設定レジスタからの試験中表示パターン
データとで切り換えるセレクタと、試験中方路について
は試験中表示パターンデータが出力されるようセレクタ
を切り換える信号を発生する試験中方路出力データ設定
メモリとを含み構成することができる。

【００２０】

【作用】方路選択回路１３においては、管理プロセッサ
１１からの指示に従い、マイクロプロセッサが方路選択
制御メモリを設定するなどで空間スイッチ１２を動作さ
せ、ｎ本の入力方路１４とｎ本の出力方路１５とをそれ
ぞれ任意に接続することができる。

【００２１】試験を行うためには、試験データ発生手段
１６で発生した試験データを入力方路１４からのデータ
の代わりに、空間スイッチ１２に与えるために、試験時
に空間スイッチ１２に入力するデータを試験データ切換
え手段１７によって試験データ発生手段１６からの試験
データに切り換える。この際、運用中の方路をオンライ
ンで試験するために、運用中方路試験手段１８は、運用
中方路については空間スイッチ１２への１データの入力
期間を分割して通常の通信データと試験データを、また
空き方路については１データの入力期間に試験データを
空間スイッチ１２に入力するよう試験データ切換え手段
１７を切換え制御する。試験結果照合手段１９は、試験
データ発生手段１６で発生させた試験データと空間スイ
ッチ１２からのスイッチング後の試験データとを照合
し、その一致／不一致で試験方路の障害の有無を判断す
る。

【００２２】また、試験中方路出力保証手段１０によ
り、試験中の出力方路１５に対して、空間スイッチ１２
をスイッチング後の試験データに換えて所定の試験中表
示パターンデータを送出し、試験中の方路の出力データ
を保証することができる。これにより試験中の方路に接
続された接続装置はこの試験中表示パターンデータを受
けることで、その方路が現在試験中であることを認識で
きる。

【００２３】

【実施例】図２には本発明の一実施例としての試験装置
が用いられた空間スイッチ制御システムが示される。図
２において、従来技術の項で説明したと同じ機能の回路
には同じ参照番号が付されている。すなわち、従来シス
テム同様に、方路選択回路１内には、試験モード設定レ
ジスタ４１およびセレクタ４２を備えた試験データ切換
え手段４０と、試験データ設定メモリ５１を備えた試験
データ発生手段５０と、出力データ保持メモリ６１を備
えた試験結果照合手段６０が設けられている。また入力
方路３００と出力方路４００に、各々、回線制御ユニッ
ト２および回線インタフェース回路３が接続され、複数
の回線制御ユニット２と管理プロセッサ４とがシステム
バス５を介して接続される。そして、方路選択回路１は
二重化構成をとっており、現用系では、任意の回線イン
タフェース回路３が方路選択回路１および回線制御ユニ
ット２を経由して、別の回線インタフェース回路３と通
信を行っている。

【００２４】相違点として、実施例システムでは、運用
中方路試験手段７０、試験中方路出力保証手段８０等が
新たに備えられている。

【００２５】ここで、運用中方路試験手段７０は試験用
方路制御メモリ７１と方路制御情報セレクタ７２と試験
タイミング発生回路７３とラッチ回路７６とからなる。
この試験タイミング発生回路７３は、現在運用中の方路
情報を保持するオンライン中方路設定メモリ７４と、そ
の方路情報に基づいて試験タイミングを発生するタイミ
ング発生回路７５とからなる。

【００２６】また、試験中方路出力保証手段８０は、現
在試験中のときに設定する試験中表示設定レジスタ８１
と、試験中であることを表示するパターンデータを保持
する試験中方路出力データ設定メモリ８２からなる。

【００２７】以下に、実施例システムにおける方路選択
回路１の方路接続試験の方法を説明する。

【００２８】まず、現用系の方路選択回路１_ACT に対す
る試験の場合、管理プロセッサ４は現用系の方路選択回
路１_ACT 内のマイクロプロセッサ１０に対して方路接続
試験の開始を指示する。この開始指示を受けると、マイ
クロプロセッサ１０は次の手順で各種動作を行って試験
を実行する。

【００２９】 試験モード設定レジスタ４１に試験モ
ードを、またオンライン中方路設定メモリ７４に現在運
用中の方路情報をそれぞれ設定する。これによりタイミ
ング発生回路７５は、試験タイミング信号として、セレ
クタ４２、方路制御情報セレクタ７２等に対する切換え
のタイミング信号TiM1〜TiMn、および、出力データ保持
メモリ６１、ラッチ回路７６等に対するラッチのタイミ
ング信号LCK10 〜LCKn1 をそれぞれ発生する。

【００３０】 試験用方路選択制御メモリ７１に試験
用の方路情報を設定する。この試験用方路情報は現在空
きの入力方路を同じく現在空きの出力方路に逐次に接続
するための方路情報等である。 試験用データ設定メモリ５１に任意の試験データを
設定する。

【００３１】 上記動作で発生する試験タイミング
信号TiM1〜TiMnによりセレクタ４２を切り換えること
で、図３に示すように、運用中の方路については、入力
方路３００からの１データタイミングの期間中に、通常
モード（データＡ、Ｂ・・・で示す部分）と試験モード
（試験データ、・・・で示す部分）が交互に切り換
わり、一方、空き方路については試験モード（試験デー
タ、・・・で示す部分）だけとなる。このようにし
て、空間スイッチ２０にはセレクタ４２を通過した通信
データＡ、Ｂ・・・と試験データ、・・・が通常時
の倍速でそれぞれ交互に入力される。

【００３２】同様に、空間スイッチ２０に方路制御のた
めに設定される方路情報も、試験タイミング発生回路７
３からの試験タイミング信号TiM1〜TiMnで切り換えられ
る方路制御情報セレクタ７２により、入力データと同期
して、方路選択制御メモリ３０からの方路情報と試験用
方路選択制御メモリ７１からの試験用方路情報とが切り
換わって設定される。

【００３３】これにより現在運用中の方路については、
空間スイッチ２０内の通常の方路を通って、１データタ
イミングの期間の前半と後半に分けて通信データ（例え
ばＡ）と試験データ（例えば）が送られる。その際、
通常の通信データ部分は１データタイミング期間に渡り
ラッチ回路７６にラッチされて、その出力データがセレ
クタ８３を通って回線インタフェース回路３に出力され
る。また、試験データ部分は出力データ保持メモリ６１
に入力されてそこに保持されると共に、ラッチ回路７６
により回線インタフェース回路３側へ送出されることを
禁止される。

【００３４】一方、空き方路については、試験データ
（例えば）が試験用方路選択制御メモリ７１の試験用
方路情報に従って設定された空間スイッチ２０内の試験
方路を通って出力データ保持メモリ６１に入力されて保
持されると共に、ラッチ回路７６により回線インタフェ
ース回路３側へ送出されることを禁止される。

【００３５】 上記の動作により出力データ保持メ
モリ６１には、運用中方路についても空き方路について
も試験データ設定メモリ５１からの試験データが書き込
まれることになるから、出力データ保持メモリ６１に書
き込まれた試験データと試験データ設定メモリ５１に設
定した試験データとを照合し、その一致／不一致により
方路の故障の有無を判断する。

【００３６】 空間スイッチ２０のｎ×ｎの方路分だ
け、上記の動作〜を繰り返す。 上記動作において、試験中に所要の出力方路４００
に対して試験中表示パターンデータ（例えば、all
“１”のパターンデータ）を出力したい場合は、事前に
試験中表示設定レジスタ８１と試験中方路出力データ設
定メモリ８２を設定しておく。これにより試験中表示設
定レジスタ８１の出力信号SEL1〜SELnにより、試験中表
示パターンデータを出力したい出力方路４００について
は、その出力方路４００のセレクタ８３が試験中方路出
力データ設定メモリ８２側に切り換わり、試験中表示パ
ターンデータを当該出力方路４００の回線インタフェー
ス回路３に出力する。

【００３７】 全試験完了後、試験モード設定レジス
タ４１を通常モードに戻すことで、セレクタ４２が切り
換わって空間スイッチ２０への入力データは入力方路３
００側からのものになる。 試験結果を管理プロセッサ４に通知する。

【００３８】以上は現用系の方路選択回路１_ACT に対す
る試験について述べたが、予備系の方路選択回路１_SBY
に対する試験の場合も、運用系の空き方路に対する試験
と同様である。

【００３９】

【発明の効果】以上に説明したように、本発明では、現
用系の方路選択回路において、空き方路は勿論のこと運
用中の方路に対しても通信に何ら影響を与えることなく
試験が行えるため、方路選択回路を運用状態のままで、
全方路を定期的に試験することができ、それにより方路
の故障を早期に発見することができる。また、試験中方
路出力保証手段を持つことで、特定のデータパターンを
決めることにより、方路選択回路が試験中であることを
接続装置に通知することが可能となる。

【図面の簡単な説明】

【図１】本発明に係る原理説明図である。

【図２】本発明の一実施例としての試験装置を用いた空
間スイッチ制御システムのブロック構成を示す図であ
る。

【図３】実施例システムにおける試験時データ切換えタ
イミングを示すタイムチャートである。

【図４】従来例の空間スイッチ制御システムの概略ブロ
ック構成を示す図である。

【図５】図４の従来システムにおける方路選択回路の詳
細なブロック構成を示す図である。

【符号の説明】

１ 方路選択回路 ２ 回線制御ユニット ３ 回線インタフェース回路 ４ 管理プロセッサ ５ システムバス １０ マイクロプロセッサ ２０ ｎ×ｎの空間スイッチ ３０ 方路選択制御メモリ ４０ 試験データ切換え手段 ４１ 試験モード設定レジスタ ４２ セレクタ ５０ 試験データ発生手段 ５１ 試験データ設定メモリ ６０ 試験結果照合手段 ６１ 出力データ保持メモリ ７０ 運用中方路試験手段 ７１ 試験用方路選択制御メモリ ７２ 方路制御情報セレクタ ７３ 試験タイミング発生回路 ７４ オンライン中方路設定メモリ ７５ タイミング発生回路 ７６ ラッチ回路 ８０ 試験中方路出力保証手段 ８１ 試験中表示設定レジスタ ８２ 試験中方路出力データ設定メモリ ８３ セレクタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 高井 直樹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 木島 信二 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】 管理プロセッサ（１１）からの指示に従
   って空間スイッチ（１２）により複数の入力方路（１
   ４）と複数の出力方路（１５）とを任意に接続できる方
   路選択回路（１３）を含む空間スイッチ制御システムに
   おいて、 該方路選択回路（１３）内に、 入力方路（１４）に試験データを与える試験データ発生
   手段（１６）と、 試験時に空間スイッチ（１２）に入力するデータを該試
   験データ発生手段（１６）からの試験データに切り換え
   る試験データ切換え手段（１７）と、 運用中の方路をオンラインで試験するために、運用中方
   路については空間スイッチ（１２）への１データの入力
   期間を分割して通常の通信データと試験データを、また
   空き方路については１データの入力期間に試験データを
   該空間スイッチ（１２）に入力するよう該試験データ切
   換え手段（１７）を切換え制御する運用中方路試験手段
   （１８）と該試験データ発生手段（１６）で発生させた
   試験データと該空間スイッチ（１２）をスイッチング後
   の試験データとを照合する試験結果照合手段（１９）と
   を含み構成されることを特徴とする空間スイッチ制御シ
   ステムの試験装置。
2. 【請求項２】 試験中の方路の出力データを保証するた
   めに、試験中の出力方路（１５）に対して、該空間スイ
   ッチ（１２）からのスイッチング後の試験データに換え
   て所定の試験中表示パターンデータを送出する試験中方
   路出力保証手段（１０）をさらに備えたことを特徴とす
   る請求項１記載の空間スイッチ制御システムの試験装
   置。
3. 【請求項３】 前記運用中方路試験手段（１８）は、 試験時の方路制御情報を保持する試験時用方路選択制御
   メモリ（７１）と、 空間スイッチ（２０）用の制御情報を切り換えるための
   方路制御情報セレクタ（７２）と、 空間スイッチ（２０）に入力するデータを入力方路（３
   ００）からのデータと試験データ発生手段（５０）から
   のデータとにオンライン動作中に切り換えるためのタイ
   ミングを発生する試験タイミング発生回路（７３）とを
   含み構成されることを特徴とする請求項１または２記載
   の空間スイッチ制御システムの試験装置。
4. 【請求項４】 前記試験中方路出力保証手段（１０）
   は、 所定の試験中表示パターンデータを発生するための試験
   中表示設定レジスタ（８１）と、 出力方路（４００）対応に設けられて、出力方路（４０
   ０）への出力データを空間スイッチ（２０）からのデー
   タと該試験中表示設定レジスタ（８１）からの試験中表
   示パターンデータとで切り換えるセレクタ（８３）と、 試験中方路については該試験中表示パターンデータが出
   力されるよう該セレクタ（８３）を切り換える信号を発
   生する試験中方路出力データ設定メモリ（８２）とを含
   み構成されることを特徴とする請求項１〜３のいずれか
   に記載の空間スイッチ制御システムの試験装置。