JPH07297321A - 多段接続を有する電子パッケージ - Google Patents
多段接続を有する電子パッケージInfo
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Abstract
(57)【要約】
【目的】 本発明の目的は、セラミックなどの基板が、
複数の銅などの導電層を有し、これらの導電層が、ポリ
イミドなどの適当な誘電材料により分離された、電子パ
ッケージ、およびその製法を提供することにある。 【構成】 各層は、それぞれはんだなどを使用して、基
板上に置かれた半導体チップ上の接触位置に、直接電気
的に接続されて、最終パッケージの部分を形成するよう
に設計された導電性の位置を有する。得られたパッケー
ジは、所期の接触位置の導電層間の相互接続がない。
複数の銅などの導電層を有し、これらの導電層が、ポリ
イミドなどの適当な誘電材料により分離された、電子パ
ッケージ、およびその製法を提供することにある。 【構成】 各層は、それぞれはんだなどを使用して、基
板上に置かれた半導体チップ上の接触位置に、直接電気
的に接続されて、最終パッケージの部分を形成するよう
に設計された導電性の位置を有する。得られたパッケー
ジは、所期の接触位置の導電層間の相互接続がない。
Description
【０００１】
【産業上の利用分野】本発明は、電子パッケージングに
関するものであり、詳細には、少なくとも２つのレベル
の異なる導電層、たとえば信号層、電力層および接地層
をその一部として使用するパッケージングに関するもの
である。このようなパッケージは、特に情報処理システ
ム（コンピュータ）に使用される。
関するものであり、詳細には、少なくとも２つのレベル
の異なる導電層、たとえば信号層、電力層および接地層
をその一部として使用するパッケージングに関するもの
である。このようなパッケージは、特に情報処理システ
ム（コンピュータ）に使用される。
【０００２】
【従来の技術】上記の種類の代表的な電子パッケージに
は、不可欠の要素として誘電体基板が含まれ、この基板
は、たとえばセラミックやガラス繊維強化エポキシ樹脂
（ＦＲ４）などの適当な重合体材料で製造されており、
その上面および内部に各種の必要な導電層を有する。
は、不可欠の要素として誘電体基板が含まれ、この基板
は、たとえばセラミックやガラス繊維強化エポキシ樹脂
（ＦＲ４）などの適当な重合体材料で製造されており、
その上面および内部に各種の必要な導電層を有する。
【０００３】このような多段電子パッケージの代表例の
ひとつであり、業界で多段セラミック・ポリイミド（Ｍ
ＣＰ）パッケージと称するものは、誘電体の中間層（Ｍ
ＣＰの場合は通常ポリイミド）で分離された、少なくと
も２層のたとえば銅などの導電層を有するセラミック基
板を使用している。このようなパッケージ構造はさら
に、印刷回路板（ＰＣＢ）などの第２の基板にある金属
ソケットなどの、導電性の受け手段に挿入するための、
外面（上記の層を有する基板の表面と反対の）から突出
した導電性のピンなどを有する。このようなパッケージ
はまた、通常、基板の上面に位置し、必要に応じて個々
の導電層に電気的に接続された１個または複数（通常数
個）の半導体装置（チップ）を有する。このような接続
には、はんだを使用することが知られており、そのため
の周知の広く受け入れられている方法は、本発明の譲受
人により開発されている。この工程は、業界ではコント
ロール・コラプス・チップ・ボンディング（Ｃ４）と呼
ばれ、各種の出版物に記載されている。したがって、こ
れ以上の説明は必要としないと考えられる。
ひとつであり、業界で多段セラミック・ポリイミド（Ｍ
ＣＰ）パッケージと称するものは、誘電体の中間層（Ｍ
ＣＰの場合は通常ポリイミド）で分離された、少なくと
も２層のたとえば銅などの導電層を有するセラミック基
板を使用している。このようなパッケージ構造はさら
に、印刷回路板（ＰＣＢ）などの第２の基板にある金属
ソケットなどの、導電性の受け手段に挿入するための、
外面（上記の層を有する基板の表面と反対の）から突出
した導電性のピンなどを有する。このようなパッケージ
はまた、通常、基板の上面に位置し、必要に応じて個々
の導電層に電気的に接続された１個または複数（通常数
個）の半導体装置（チップ）を有する。このような接続
には、はんだを使用することが知られており、そのため
の周知の広く受け入れられている方法は、本発明の譲受
人により開発されている。この工程は、業界ではコント
ロール・コラプス・チップ・ボンディング（Ｃ４）と呼
ばれ、各種の出版物に記載されている。したがって、こ
れ以上の説明は必要としないと考えられる。
【０００４】本明細書に記載する種類の各種の電子パッ
ケージの例は、米国特許第４４３０３６５号、第４４４
６４７７号、第４８０５６８３号、第４８３５５９３号
各明細書にも記載されている。さらに、アイ・ビー・エ
ム・テクニカル・ディスクロージャ・ブルティンＶｏ
ｌ．２２、Ｎｏ．１０（１９８０年３月）、およびＶｏ
ｌ．３２、Ｎｏ．１０Ａ（１９９０年３月）にも、上に
回路を有する各種のセラミック基板が記載されている。
ケージの例は、米国特許第４４３０３６５号、第４４４
６４７７号、第４８０５６８３号、第４８３５５９３号
各明細書にも記載されている。さらに、アイ・ビー・エ
ム・テクニカル・ディスクロージャ・ブルティンＶｏ
ｌ．２２、Ｎｏ．１０（１９８０年３月）、およびＶｏ
ｌ．３２、Ｎｏ．１０Ａ（１９９０年３月）にも、上に
回路を有する各種のセラミック基板が記載されている。
【０００５】回路に電気的に接続された、少なくとも１
つのチップを含むＭＣＰパッケージを製造する１つの方
法では、工程の最初に、セラミックの上面に金属の第１
の層を付着させる。この層は、最初クロム・銅・クロム
（Ｃｒ−Ｃｕ−Ｃｒ）からなり、周知のスパッタリング
技術により付着させる。次に、フォトレジストの層を用
いてこのＣｒ−Ｃｕ−Ｃｒ層を被覆した後、この層を一
連のフォトリソグラフィ工程（ソフト・ベーク、露出、
現像およびベーキング）にかけ、所期のパターンの上記
レジストをＣｒ−Ｃｕ−Ｃｒ層上に形成する。次に、周
知のエッチング操作により、下層のＣｒ−Ｃｕ−Ｃｒ層
の保護されていない金属部分を除去する。次に残ったレ
ジストの保護パターンを除去（ストリッピング）して、
セラミック上面に残った所要の回路パターンを露出させ
る。このパターンは、少なくとも１つ、好ましくは数個
の接触位置を有し、それぞれがチップ上の各接触位置に
電気的に接続される。次の工程では、誘電体、たとえば
ポリイミドの層を、接触位置を含む残った回路パターン
全体に付着させる。このような付着を、業界ではブラン
ケット・コーティング（回路全体の被覆を意味する）と
いう。ポリイミドを他の一連のフォトリソグラフィ工程
にかけ、開口（「バイア」と称する）のパターンを画定
した後、ポリイミドの選択された部分（現像されている
部分）を除去して、下の回路の部分を露出させる。当
然、上記の接触位置もそのようにして露出する。この時
点で、ポリイミドをベーキングして、高度に硬化した状
態にする。別法では、上記のフォトリソグラフィ工程の
一部である化学処理の代わりに、レーザ融除を使用し
て、所期のポリイミドの選択的除去を行うことができ
る。次に、Ｃｒ−Ｃｕ−Ｃｒ層の上のクロム層を、周知
のエッチング操作により除去し、層の残った露出部分
（接触位置）が銅の上部とクロムの薄い層（銅−クロム
とセラミックとの接着を促進する）からなるようにす
る。
つのチップを含むＭＣＰパッケージを製造する１つの方
法では、工程の最初に、セラミックの上面に金属の第１
の層を付着させる。この層は、最初クロム・銅・クロム
（Ｃｒ−Ｃｕ−Ｃｒ）からなり、周知のスパッタリング
技術により付着させる。次に、フォトレジストの層を用
いてこのＣｒ−Ｃｕ−Ｃｒ層を被覆した後、この層を一
連のフォトリソグラフィ工程（ソフト・ベーク、露出、
現像およびベーキング）にかけ、所期のパターンの上記
レジストをＣｒ−Ｃｕ−Ｃｒ層上に形成する。次に、周
知のエッチング操作により、下層のＣｒ−Ｃｕ−Ｃｒ層
の保護されていない金属部分を除去する。次に残ったレ
ジストの保護パターンを除去（ストリッピング）して、
セラミック上面に残った所要の回路パターンを露出させ
る。このパターンは、少なくとも１つ、好ましくは数個
の接触位置を有し、それぞれがチップ上の各接触位置に
電気的に接続される。次の工程では、誘電体、たとえば
ポリイミドの層を、接触位置を含む残った回路パターン
全体に付着させる。このような付着を、業界ではブラン
ケット・コーティング（回路全体の被覆を意味する）と
いう。ポリイミドを他の一連のフォトリソグラフィ工程
にかけ、開口（「バイア」と称する）のパターンを画定
した後、ポリイミドの選択された部分（現像されている
部分）を除去して、下の回路の部分を露出させる。当
然、上記の接触位置もそのようにして露出する。この時
点で、ポリイミドをベーキングして、高度に硬化した状
態にする。別法では、上記のフォトリソグラフィ工程の
一部である化学処理の代わりに、レーザ融除を使用し
て、所期のポリイミドの選択的除去を行うことができ
る。次に、Ｃｒ−Ｃｕ−Ｃｒ層の上のクロム層を、周知
のエッチング操作により除去し、層の残った露出部分
（接触位置）が銅の上部とクロムの薄い層（銅−クロム
とセラミックとの接着を促進する）からなるようにす
る。
【０００６】この製造の次の工程では、ポリイミドと露
出した導電性接触位置の上に金属の第２の層を付着させ
る。バッチ蒸着工程という方法を使用して、クロム・銅
・クロムの層を再び形成させる。上記のスパッタリング
の代わりにバッチ蒸着工程を使用するのは、この工程は
ヒート・サイクルが長く、残留して得られた導電層の間
の相互接続を妨害する可能性のある溶剤および水蒸気を
除去するのに役立つためである。次に、上述のフォトリ
ソグラフィおよび湿式処理工程を反復して、第２の導電
層のための第２の所期のパターンを画定する。次に、最
終のフォトリソグラフィ・パターニングを行った後、ク
ロムのエッチングを行い、上部導電層に最初から存在す
るクロムを選択的に除去する。下層の第１の導電層と同
様に、この第２の導電層も、少なくとも１つ、好ましく
は数個のチップ接続のための接触位置を有する。
出した導電性接触位置の上に金属の第２の層を付着させ
る。バッチ蒸着工程という方法を使用して、クロム・銅
・クロムの層を再び形成させる。上記のスパッタリング
の代わりにバッチ蒸着工程を使用するのは、この工程は
ヒート・サイクルが長く、残留して得られた導電層の間
の相互接続を妨害する可能性のある溶剤および水蒸気を
除去するのに役立つためである。次に、上述のフォトリ
ソグラフィおよび湿式処理工程を反復して、第２の導電
層のための第２の所期のパターンを画定する。次に、最
終のフォトリソグラフィ・パターニングを行った後、ク
ロムのエッチングを行い、上部導電層に最初から存在す
るクロムを選択的に除去する。下層の第１の導電層と同
様に、この第２の導電層も、少なくとも１つ、好ましく
は数個のチップ接続のための接触位置を有する。
【０００７】上記の工程により、セラミック誘電体の上
面に、少なくとも２層の導電層が形成され、これらの層
はそれぞれ少なくとも１つの接触位置を有し、たとえば
上述のようにはんだを使用して、チップ上の各接触位置
に電気的に接続し、次に露出した接触位置に置いて、接
続する。当然、これらの導電層もポリイミドの誘電層に
より分離する。この誘電層は、パッケージの動作に必要
な導電層の電気的絶縁を行う。
面に、少なくとも２層の導電層が形成され、これらの層
はそれぞれ少なくとも１つの接触位置を有し、たとえば
上述のようにはんだを使用して、チップ上の各接触位置
に電気的に接続し、次に露出した接触位置に置いて、接
続する。当然、これらの導電層もポリイミドの誘電層に
より分離する。この誘電層は、パッケージの動作に必要
な導電層の電気的絶縁を行う。
【０００８】上述の製造工程には、少なくとも２つの欠
点がある。その１つは、この方法がいくつかの異なる工
程を必要とし、比較的長時間を要し、精巧で高価な装置
を必要とすることである。第２は、選択された位置（第
１層が第２の導電層の金属と接触する位置）で、金属と
金属との相互接続を形成することが必要なことである。
この相互接続は、電気抵抗が変動しやすく、これはもち
ろん、多段電子パッケージなど、精密を要する製品の製
造には望ましくないことである。本業界で必要とされる
レベルまで相互接続間の信頼性を確保するには、特別な
管理方法と試験操作が不可欠である。このことも、最終
パッケージの全体コストを増大させる。
点がある。その１つは、この方法がいくつかの異なる工
程を必要とし、比較的長時間を要し、精巧で高価な装置
を必要とすることである。第２は、選択された位置（第
１層が第２の導電層の金属と接触する位置）で、金属と
金属との相互接続を形成することが必要なことである。
この相互接続は、電気抵抗が変動しやすく、これはもち
ろん、多段電子パッケージなど、精密を要する製品の製
造には望ましくないことである。本業界で必要とされる
レベルまで相互接続間の信頼性を確保するには、特別な
管理方法と試験操作が不可欠である。このことも、最終
パッケージの全体コストを増大させる。
【０００９】本明細書に述べるように、本発明は、少な
くとも２層の導電層を使用し、それぞれが半導体チップ
の各接触位置に電気的に接続するための接触位置を有す
る多段電子パッケージに関するものである。特に、１層
の接触位置は、誘電体基板の上面よりかなりの距離（高
所）に位置し、しかも各チップの接触位置と直接電気的
に接続されている。本明細書に記載するように、このよ
うな製品を製造する工程は、上述のＭＣＰ製品の製造方
法より工程数が少なく、短時間で行うことができる。同
様に、この方法によれば、異なる金属の導電層の間に金
属と金属との相互接続を必要とせず、そのため、従来の
技術における上記の欠点を解決することができる。本発
明は特にＭＣＰ製品の製造に適用されるが、本明細書に
定義された方法は、周知のＦＲ４および他の誘電材料を
ベースの基板部材に使用するものを含めて、他の種類の
基板のパッケージにも容易に使用することができるた
め、本発明をＭＣＰ製品の製造に限定するものではな
い。
くとも２層の導電層を使用し、それぞれが半導体チップ
の各接触位置に電気的に接続するための接触位置を有す
る多段電子パッケージに関するものである。特に、１層
の接触位置は、誘電体基板の上面よりかなりの距離（高
所）に位置し、しかも各チップの接触位置と直接電気的
に接続されている。本明細書に記載するように、このよ
うな製品を製造する工程は、上述のＭＣＰ製品の製造方
法より工程数が少なく、短時間で行うことができる。同
様に、この方法によれば、異なる金属の導電層の間に金
属と金属との相互接続を必要とせず、そのため、従来の
技術における上記の欠点を解決することができる。本発
明は特にＭＣＰ製品の製造に適用されるが、本明細書に
定義された方法は、周知のＦＲ４および他の誘電材料を
ベースの基板部材に使用するものを含めて、他の種類の
基板のパッケージにも容易に使用することができるた
め、本発明をＭＣＰ製品の製造に限定するものではな
い。
【００１０】このような電子パッケージとその製法は、
当業界を著しく発展させるものと考えられる。
当業界を著しく発展させるものと考えられる。
【００１１】
【発明が解決しようとする課題】本発明の目的は、電子
パッケージの製造に使用する方法を含む、電子パッケー
ジの技術を改善することにある。
パッケージの製造に使用する方法を含む、電子パッケー
ジの技術を改善することにある。
【００１２】本発明の他の目的は、少なくとも２層のそ
れぞれが接触位置を有する個別の導電層を有し、各層の
位置が、基板上面から異なる距離にあり、しかも半導体
チップと基板上に取り付けて、その部分を形成すると
き、チップ上の各接触位置と直接電気的に接続される電
子パッケージを提供することにある。
れぞれが接触位置を有する個別の導電層を有し、各層の
位置が、基板上面から異なる距離にあり、しかも半導体
チップと基板上に取り付けて、その部分を形成すると
き、チップ上の各接触位置と直接電気的に接続される電
子パッケージを提供することにある。
【００１３】本発明の他の目的は、そのような電子パッ
ケージの製法を提供することにある。
ケージの製法を提供することにある。
【００１４】本発明の他の目的は、従来の方法より工程
数が少なく、しかも短時間で製造できる方法と、得られ
るパッケージ構造を提供することにより、パッケージの
製造業者だけでなく、最終消費者にもコストの利点を提
供することにある。
数が少なく、しかも短時間で製造できる方法と、得られ
るパッケージ構造を提供することにより、パッケージの
製造業者だけでなく、最終消費者にもコストの利点を提
供することにある。
【００１５】
【課題を解決するための手段】本発明の１態様によれ
ば、第１の表面を有する基板を設ける工程と、この第１
の表面上に少なくとも１つの接触位置を有する回路パタ
ーンを設ける工程と、第１のパターンを誘電材料で被覆
する工程と、この誘電体の上に、第１のパターンの接触
位置と異なるレベルに自身の接触位置を有する第２の回
路パターンを設ける工程と、誘電層の一部を除去して第
１の層の接触位置を露出させる工程とを含む、回路付き
基板の製法が提供される。異なる段（基板上面からの距
離）にある両接触位置は、チップを基板上に取り付けた
とき、たとえばはんだ付けにより、半導体チップ上の各
位置に直接電気的に接続される。
ば、第１の表面を有する基板を設ける工程と、この第１
の表面上に少なくとも１つの接触位置を有する回路パタ
ーンを設ける工程と、第１のパターンを誘電材料で被覆
する工程と、この誘電体の上に、第１のパターンの接触
位置と異なるレベルに自身の接触位置を有する第２の回
路パターンを設ける工程と、誘電層の一部を除去して第
１の層の接触位置を露出させる工程とを含む、回路付き
基板の製法が提供される。異なる段（基板上面からの距
離）にある両接触位置は、チップを基板上に取り付けた
とき、たとえばはんだ付けにより、半導体チップ上の各
位置に直接電気的に接続される。
【００１６】本発明の他の態様によれば、上面を有する
誘電体基板と、表面上に表面から第１の距離に第１の露
出した接触位置を有する第１の回路パターンと、第１の
パターン上に第１の接触位置を露出させるための開口を
有する誘電層と、この誘電層の上に第１のパターンの接
触位置より表面からの距離が長い第２の距離に第２の接
触位置を有する第２の回路パターンからなる、回路付き
基板が提供される。この第２の接触位置も露出し、露出
した第１および第２の接触位置の両方が、半導体チップ
の各接触位置に直接電気的に接続される。
誘電体基板と、表面上に表面から第１の距離に第１の露
出した接触位置を有する第１の回路パターンと、第１の
パターン上に第１の接触位置を露出させるための開口を
有する誘電層と、この誘電層の上に第１のパターンの接
触位置より表面からの距離が長い第２の距離に第２の接
触位置を有する第２の回路パターンからなる、回路付き
基板が提供される。この第２の接触位置も露出し、露出
した第１および第２の接触位置の両方が、半導体チップ
の各接触位置に直接電気的に接続される。
【００１７】
【実施例】図１ないし図５は、本発明の１態様により回
路付き基板を製造するための各工程を示す。理解される
ように、この基板は特に、上述の種類の、特に情報処理
システムに使用する電子パッケージ構造内に使用するよ
う設計されたものである。この分野で、このようなパッ
ケージが厳しい設計要件を満たさなければならないこと
はよく知られている。本明細書に定義するように、本発
明は、業界で周知の多くのこのようなパッケージ構造よ
り、比較的低コストで短時間に製造することができる最
終構造を確保するとともに、厳しい設計条件を満たすこ
とができる。
路付き基板を製造するための各工程を示す。理解される
ように、この基板は特に、上述の種類の、特に情報処理
システムに使用する電子パッケージ構造内に使用するよ
う設計されたものである。この分野で、このようなパッ
ケージが厳しい設計要件を満たさなければならないこと
はよく知られている。本明細書に定義するように、本発
明は、業界で周知の多くのこのようなパッケージ構造よ
り、比較的低コストで短時間に製造することができる最
終構造を確保するとともに、厳しい設計条件を満たすこ
とができる。
【００１８】図１では、少なくとも１つの実質的に平坦
な上面１３を有する基板１１が設けられる。基板１１は
セラミックまたはアルミナであることが好ましいが、本
発明の範囲はこれらに限定されず、他の材料も可能であ
る。薄い導電層１５を表面１３上に付着させる。層１５
の材料として好ましいものは、スパッタリングを使用し
て３段階で付着させたクロム・銅・クロムの組合せであ
る。具体的には、クロムの第１層（たとえば厚み０．０
８μｍ）を、周知のスパッタリング処理により付着させ
る。このような処理の１例として、アルバック・コーポ
レーション（Ulvac Corporation）の製造するＵｌｖａ
ｃ−８５０システムなどのインライン・スパッタリング
装置を使用することができる。この第１のクロム層は、
後の金属層と基板１１との接着を促進させる。次に、厚
みが４．０μｍの銅の層をクロムの上にスパッタリング
付着させた後、厚みが約０．０８μｍの極めて薄いクロ
ムの被覆層をスパッタリング付着させる。（その後の部
分的除去を含む処理（下記）の後、層１５は本発明の回
路付き基板の第１の回路パターンとなる。）
な上面１３を有する基板１１が設けられる。基板１１は
セラミックまたはアルミナであることが好ましいが、本
発明の範囲はこれらに限定されず、他の材料も可能であ
る。薄い導電層１５を表面１３上に付着させる。層１５
の材料として好ましいものは、スパッタリングを使用し
て３段階で付着させたクロム・銅・クロムの組合せであ
る。具体的には、クロムの第１層（たとえば厚み０．０
８μｍ）を、周知のスパッタリング処理により付着させ
る。このような処理の１例として、アルバック・コーポ
レーション（Ulvac Corporation）の製造するＵｌｖａ
ｃ−８５０システムなどのインライン・スパッタリング
装置を使用することができる。この第１のクロム層は、
後の金属層と基板１１との接着を促進させる。次に、厚
みが４．０μｍの銅の層をクロムの上にスパッタリング
付着させた後、厚みが約０．０８μｍの極めて薄いクロ
ムの被覆層をスパッタリング付着させる。（その後の部
分的除去を含む処理（下記）の後、層１５は本発明の回
路付き基板の第１の回路パターンとなる。）
【００１９】層１５を周知の一連のフォトリソグラフィ
工程にかけ、必要な接触位置と、できれば付随する細い
回路線を含む、第１の電気的パターンを形成する。この
ような接触位置は、最終的にはこの第１層を、半導体チ
ップ１７（図６）などの電気装置上の各接触位置に電気
的に接続し、本明細書の教示により形成した回路付き基
板を使用する最終パッケージの一部となる。このような
処理の間に、適当なフォトレジストを（たとえばコーテ
ィングにより）層１５上に付着させた後、フォトレジス
トを加熱（ベーキング）し、露出（たとえば投影プリン
タを使用して）し、現像（たとえばキシレンを含有する
現像剤により）し、再び加熱（ベーキング）する。層１
５の選択された領域（図１には示されていない）が、こ
の処理により除去され、残った部分がこの初期の層のた
めの所期の回路パターンを基板１１上に形成する。別法
として、実質的に固体の構成の層１５を保持し、この層
を接地または電力供給機能を持たせることもできる。上
述の実施例では、この層は単一層として機能する。層１
５の部分を除去する場合の、好ましい方法はエッチング
である。層１５が信号、電力または接地層のいずれとし
て機能する場合も、その一部として少なくとも１つ、好
ましくは数個の接触位置を含む。１実施例では、合計約
３００のこのような位置が設けられる。
工程にかけ、必要な接触位置と、できれば付随する細い
回路線を含む、第１の電気的パターンを形成する。この
ような接触位置は、最終的にはこの第１層を、半導体チ
ップ１７（図６）などの電気装置上の各接触位置に電気
的に接続し、本明細書の教示により形成した回路付き基
板を使用する最終パッケージの一部となる。このような
処理の間に、適当なフォトレジストを（たとえばコーテ
ィングにより）層１５上に付着させた後、フォトレジス
トを加熱（ベーキング）し、露出（たとえば投影プリン
タを使用して）し、現像（たとえばキシレンを含有する
現像剤により）し、再び加熱（ベーキング）する。層１
５の選択された領域（図１には示されていない）が、こ
の処理により除去され、残った部分がこの初期の層のた
めの所期の回路パターンを基板１１上に形成する。別法
として、実質的に固体の構成の層１５を保持し、この層
を接地または電力供給機能を持たせることもできる。上
述の実施例では、この層は単一層として機能する。層１
５の部分を除去する場合の、好ましい方法はエッチング
である。層１５が信号、電力または接地層のいずれとし
て機能する場合も、その一部として少なくとも１つ、好
ましくは数個の接触位置を含む。１実施例では、合計約
３００のこのような位置が設けられる。
【００２０】エッチングの後、残ったフォトレジストは
すべて除去する。その結果、基板１１の表面１３上に所
期の最終回路パターンが形成される。１実施例では、こ
のパターンの厚みの合計は、わずかに約４．０μｍであ
った。
すべて除去する。その結果、基板１１の表面１３上に所
期の最終回路パターンが形成される。１実施例では、こ
のパターンの厚みの合計は、わずかに約４．０μｍであ
った。
【００２１】本発明の次の工程では、図２に示すよう
に、第１層１５のパターンの上に、誘電材料１９、たと
えばポリイミドの層をブランケット・コーティングす
る。標準のコーティング操作により塗布したポリイミド
の厚み（硬化後）は約８．０μｍが好ましい。この操作
の間、溶剤により希釈したポリイミドを部品上に噴霧し
て、コンベア式のオーブン中約９０℃で数分間、ポリイ
ミドがＡステージと呼ばれる硬化状態に達するまでベー
キングする。この硬化状態（Ａ、Ｂ、Ｃなど）は周知の
状態であり、詳細な説明は必要ないと考えられる。本発
明は、ポリイミドに限定されるものではなく、他の重合
体、たとえばテフロン（デュポン社の商品名）も使用で
きる。具体的には、コーティングしたポリイミドを、１
例では約３６５℃の温度でベーキングして、高度に硬化
した状態にする。ポリイミドを高度に硬化させること
は、以下に詳細に述べるようなポリイミドの次の処理が
可能になるように行う。
に、第１層１５のパターンの上に、誘電材料１９、たと
えばポリイミドの層をブランケット・コーティングす
る。標準のコーティング操作により塗布したポリイミド
の厚み（硬化後）は約８．０μｍが好ましい。この操作
の間、溶剤により希釈したポリイミドを部品上に噴霧し
て、コンベア式のオーブン中約９０℃で数分間、ポリイ
ミドがＡステージと呼ばれる硬化状態に達するまでベー
キングする。この硬化状態（Ａ、Ｂ、Ｃなど）は周知の
状態であり、詳細な説明は必要ないと考えられる。本発
明は、ポリイミドに限定されるものではなく、他の重合
体、たとえばテフロン（デュポン社の商品名）も使用で
きる。具体的には、コーティングしたポリイミドを、１
例では約３６５℃の温度でベーキングして、高度に硬化
した状態にする。ポリイミドを高度に硬化させること
は、以下に詳細に述べるようなポリイミドの次の処理が
可能になるように行う。
【００２２】次の工程では、硬化したポリイミド１９の
上に第２の金属２１の層を付着させる。この工程を図３
に示す。この付着のための好ましい方法は、上記に示す
ようなスパッタリングの使用である。この第２の層は、
層１５と同様、クロム、銅、クロムの組成が好ましく、
また、層１５を形成するのに使用したのと同じ方法、同
じ装置を使用するのが好ましい。しかし、この第２の層
２１では、厚みが８μｍの銅を付着させる。このよう
に、本発明の方法は、装置の使用を最大限にし、これに
よりこの点でのコストが節減される。上記のように、こ
のようなスパッタリング操作は比較的高温、たとえば約
４００℃で行う。高度に硬化させた下層のポリイミド
は、そのような温度に使用する時間耐えることができ
る。さらに、ポリイミドは、通常エッチングが起こる一
連の湿式化学処理（周知の同様な処理で行われる）は受
けない。このようなエッチングが生じると、親水性材料
であるポリイミドへの吸水が促進され、次の金属の付着
の間に水蒸気の発生が生じる。本発明は、この可能性が
ない。
上に第２の金属２１の層を付着させる。この工程を図３
に示す。この付着のための好ましい方法は、上記に示す
ようなスパッタリングの使用である。この第２の層は、
層１５と同様、クロム、銅、クロムの組成が好ましく、
また、層１５を形成するのに使用したのと同じ方法、同
じ装置を使用するのが好ましい。しかし、この第２の層
２１では、厚みが８μｍの銅を付着させる。このよう
に、本発明の方法は、装置の使用を最大限にし、これに
よりこの点でのコストが節減される。上記のように、こ
のようなスパッタリング操作は比較的高温、たとえば約
４００℃で行う。高度に硬化させた下層のポリイミド
は、そのような温度に使用する時間耐えることができ
る。さらに、ポリイミドは、通常エッチングが起こる一
連の湿式化学処理（周知の同様な処理で行われる）は受
けない。このようなエッチングが生じると、親水性材料
であるポリイミドへの吸水が促進され、次の金属の付着
の間に水蒸気の発生が生じる。本発明は、この可能性が
ない。
【００２３】第２の層２１をそのままにして、一連のフ
ォトリソグラフィ工程を行う。この工程は、層１９上に
第１のパターンを形成するのに使用した工程と同じであ
ることが好ましい（このパターンは形成されており、図
１ないし図３に示すような固体層ではないと仮定す
る）。この段階で、金属層２１上にフォトレジストを塗
布（ブランケット・コーティング）した後、第１のベー
キングを行い、続いて露出および現像を行う。次にベー
キングを行う。これらの工程は、セラミックおよびＦＲ
４材料などの基板への回路形成のための周知の方法で行
うのが好ましく、ここでは詳細な説明は不要と考えられ
る。業界で周知の装置を使用することができ、このこと
も本発明がコスト（および時間）の節約に役立つことを
示す１例である。この結果、個々の導電性エレメント２
３、たとえば線、パッドなどが得られる。このパターン
は、層１５の第１のパターンと同様、少なくとも１個、
好ましくは多数、たとえば７００個の接触位置（図の符
号２３'参照）も有し、第１層１５の接触位置と同様
に、チップ１７の各接触位置に電気的に接続するよう設
計される（図６）。１例では、接触位置２３'は直径が
わずかに約１００μｍの実質的に円筒形の形状を有し、
全体の厚みはわずかに約８．０μｍである。特に、両層
１５および２３は、上記のクロム・銅・クロム（Ｃｒ−
Ｃｕ−Ｃｒ）材料であれば、上部にクロムの保護層も有
する。すなわち、この上部の保護層は、上記の工程で
は、ポリイミド１９の付着前を含めて、第１層１５から
除去されていない。このように、各層１５および２１
（エレメント２３および２３'）は、本発明の好ましい
実施例では、Ｃｒ−Ｃｕ−Ｃｒで構成されている。しか
し、層１５の場合、この段階での全体の厚みは、層２１
の厚みより幾分薄い。これは、これらの層の用途が異な
る可能性があるためである。たとえば、層１５を接地ま
たは電力供給層として使用するとすれば、薄い方が好ま
しく、一方層２１を信号層として機能させるには、厚い
方が好ましい。いずれにしても、本発明はこれらの層の
厚みを変化させるのに十分な多様性を有する。１実施例
では、接触位置２３'は至近の隣接するエレメント２３
からの距離がわずかに約３５μｍで、本発明の導電性回
路の高密度化が可能であることを示すものである。
ォトリソグラフィ工程を行う。この工程は、層１９上に
第１のパターンを形成するのに使用した工程と同じであ
ることが好ましい（このパターンは形成されており、図
１ないし図３に示すような固体層ではないと仮定す
る）。この段階で、金属層２１上にフォトレジストを塗
布（ブランケット・コーティング）した後、第１のベー
キングを行い、続いて露出および現像を行う。次にベー
キングを行う。これらの工程は、セラミックおよびＦＲ
４材料などの基板への回路形成のための周知の方法で行
うのが好ましく、ここでは詳細な説明は不要と考えられ
る。業界で周知の装置を使用することができ、このこと
も本発明がコスト（および時間）の節約に役立つことを
示す１例である。この結果、個々の導電性エレメント２
３、たとえば線、パッドなどが得られる。このパターン
は、層１５の第１のパターンと同様、少なくとも１個、
好ましくは多数、たとえば７００個の接触位置（図の符
号２３'参照）も有し、第１層１５の接触位置と同様
に、チップ１７の各接触位置に電気的に接続するよう設
計される（図６）。１例では、接触位置２３'は直径が
わずかに約１００μｍの実質的に円筒形の形状を有し、
全体の厚みはわずかに約８．０μｍである。特に、両層
１５および２３は、上記のクロム・銅・クロム（Ｃｒ−
Ｃｕ−Ｃｒ）材料であれば、上部にクロムの保護層も有
する。すなわち、この上部の保護層は、上記の工程で
は、ポリイミド１９の付着前を含めて、第１層１５から
除去されていない。このように、各層１５および２１
（エレメント２３および２３'）は、本発明の好ましい
実施例では、Ｃｒ−Ｃｕ−Ｃｒで構成されている。しか
し、層１５の場合、この段階での全体の厚みは、層２１
の厚みより幾分薄い。これは、これらの層の用途が異な
る可能性があるためである。たとえば、層１５を接地ま
たは電力供給層として使用するとすれば、薄い方が好ま
しく、一方層２１を信号層として機能させるには、厚い
方が好ましい。いずれにしても、本発明はこれらの層の
厚みを変化させるのに十分な多様性を有する。１実施例
では、接触位置２３'は至近の隣接するエレメント２３
からの距離がわずかに約３５μｍで、本発明の導電性回
路の高密度化が可能であることを示すものである。
【００２４】図４の実施例では、実質的に図４に示す構
造を残して、残ったフォトレジストはすべて（残渣を含
めて）除去されていることが分かる。
造を残して、残ったフォトレジストはすべて（残渣を含
めて）除去されていることが分かる。
【００２５】本発明の次の工程では、図５に示すよう
に、第１層１５上に露出した下層のセグメント２５を残
して、ポリイミド１９の部分を選択的に除去する。具体
的には、セグメント２５は、層１５の所期の接触位置と
して機能し、これにより層１５をチップ１７の選択した
位置に接続する。１実施例では、通常わずかに約２３０
μｍの間隔で、合計３００のこのような露出セグメント
が形成される。上記のセグメント２３および２３'の間
隔を考えると、１個のこのようなセグメント（２３また
は２３'）の、至近の下層の露出セグメント２５からの
距離は、わずかに約３５μｍである。１例では、各露出
セグメントはまた、実質的に環状の形状で、直径はわず
かに約１００μｍであった。
に、第１層１５上に露出した下層のセグメント２５を残
して、ポリイミド１９の部分を選択的に除去する。具体
的には、セグメント２５は、層１５の所期の接触位置と
して機能し、これにより層１５をチップ１７の選択した
位置に接続する。１実施例では、通常わずかに約２３０
μｍの間隔で、合計３００のこのような露出セグメント
が形成される。上記のセグメント２３および２３'の間
隔を考えると、１個のこのようなセグメント（２３また
は２３'）の、至近の下層の露出セグメント２５からの
距離は、わずかに約３５μｍである。１例では、各露出
セグメントはまた、実質的に環状の形状で、直径はわず
かに約１００μｍであった。
【００２６】ポリイミドの部分を選択的に除去して、層
１５上のセグメント２５を露出させるには、レーザ融除
を使用するのが好ましい。この工程では、エクサイマ・
レーザを使用することができるが、レーザはマスク（た
とえば誘電体の）とともに使用して所期の接触位置を融
除することができる。この工程に好ましい装置は、ビー
ム整形光学系を有する周知の工業的レーザである。レー
ザ融除工程はわずかに約１０ないし１５秒で終了し、上
記の露出セグメント２５が残る。特に、層１５の下層の
金属は、この工程中基板を保護する。これは重合体また
は他の熱に弱い材料を使用した場合、特に重要な特長で
ある。
１５上のセグメント２５を露出させるには、レーザ融除
を使用するのが好ましい。この工程では、エクサイマ・
レーザを使用することができるが、レーザはマスク（た
とえば誘電体の）とともに使用して所期の接触位置を融
除することができる。この工程に好ましい装置は、ビー
ム整形光学系を有する周知の工業的レーザである。レー
ザ融除工程はわずかに約１０ないし１５秒で終了し、上
記の露出セグメント２５が残る。特に、層１５の下層の
金属は、この工程中基板を保護する。これは重合体また
は他の熱に弱い材料を使用した場合、特に重要な特長で
ある。
【００２７】特に、露出したセグメント２５の上面と、
上部セグメント２３'は、表面１３より上の２つの異な
るレベルに形成される。１実施例では、セグメント２５
は、至近のセグメントから約４．０μｍの距離（Ｄ１）
に形成され、上部セグメント２３'は、約２０μｍ、す
なわち約５倍の距離（Ｄ２）に形成される。このこと
は、本発明の極めて重要な特長であり、これはこれらの
セブメント（接触位置）が両方とも、たとえば適当な導
電性のはんだなどの材料を介して、各チップの接触位置
に直接接続されるためである。本発明の特異な教示と異
なり、層２１を直接層１５に付着させた場合のように、
金属と金属の界面（たとえば銅と銅またはクロム）がな
いため、上述の好ましくない結果、たとえば、比較的過
剰な試験や、可能な場合でも、修正が必要となる電気抵
抗の変動が解決される。
上部セグメント２３'は、表面１３より上の２つの異な
るレベルに形成される。１実施例では、セグメント２５
は、至近のセグメントから約４．０μｍの距離（Ｄ１）
に形成され、上部セグメント２３'は、約２０μｍ、す
なわち約５倍の距離（Ｄ２）に形成される。このこと
は、本発明の極めて重要な特長であり、これはこれらの
セブメント（接触位置）が両方とも、たとえば適当な導
電性のはんだなどの材料を介して、各チップの接触位置
に直接接続されるためである。本発明の特異な教示と異
なり、層２１を直接層１５に付着させた場合のように、
金属と金属の界面（たとえば銅と銅またはクロム）がな
いため、上述の好ましくない結果、たとえば、比較的過
剰な試験や、可能な場合でも、修正が必要となる電気抵
抗の変動が解決される。
【００２８】上記の工程に続いて、層１５および２１の
両方（すなわち露出したセグメントのみ）から、クロム
の上層（Ｃｒ−Ｃｕ−Ｃｒと仮定して）を除去する必要
がある。そこで図５の実施例では、セグメント２３'の
上面と、下層１５の露出したセグメント２５を処理す
る。セグメント２３は、保護（たとえばフォトレジスト
で）されているため処理されない。この除去に好ましい
方法は、業界で周知のエッチングである。この結果、選
択された露出表面は銅で構成され、クロムは除去されて
いる。
両方（すなわち露出したセグメントのみ）から、クロム
の上層（Ｃｒ−Ｃｕ−Ｃｒと仮定して）を除去する必要
がある。そこで図５の実施例では、セグメント２３'の
上面と、下層１５の露出したセグメント２５を処理す
る。セグメント２３は、保護（たとえばフォトレジスト
で）されているため処理されない。この除去に好ましい
方法は、業界で周知のエッチングである。この結果、選
択された露出表面は銅で構成され、クロムは除去されて
いる。
【００２９】図６で、半導体チップ１７を基板１１の上
に置き、複数のはんだエレメント３１を使用して、露出
したセグメント２３'および２５に直接電気的に接続す
る。このための好ましい方法は、本発明の譲受人により
開発され、広く使用されている上記のＣ４はんだプロセ
スである。他の接合法も可能で、本発明はこの特別の方
法に限定されるものではない。好ましいはんだは、スズ
（Ｓｎ）３％、鉛（Ｐｂ）９７％の、業界で３：９７Ｓ
ｎ：Ｐｂはんだと称するものである。各はんだエレメン
ト３１を、まずチップ１７下面にある各接触位置（導
体）（図示されていない）に付着させる。このような導
体位置は、周知のもので、詳細に説明する必要はないと
考えられる。好ましい実施例では、同じ大きさのはんだ
量（たとえば６μｇ）が、セグメント２３'および２５
のそれぞれに使用され、これにより、本発明が周知のチ
ップ・はんだ複合体（このような複合体は、通常チップ
の接触位置に対して同量のはんだを使用する）が使用で
きることを示すものである。しかし、本発明はこの方法
に限定されるものではなく、異なるはんだ量（たとえ
ば、（チップの下面からの）距離が小さいセグメント２
３'よりも、セグメント２５に多量のはんだを使用す
る）とすることも可能である。
に置き、複数のはんだエレメント３１を使用して、露出
したセグメント２３'および２５に直接電気的に接続す
る。このための好ましい方法は、本発明の譲受人により
開発され、広く使用されている上記のＣ４はんだプロセ
スである。他の接合法も可能で、本発明はこの特別の方
法に限定されるものではない。好ましいはんだは、スズ
（Ｓｎ）３％、鉛（Ｐｂ）９７％の、業界で３：９７Ｓ
ｎ：Ｐｂはんだと称するものである。各はんだエレメン
ト３１を、まずチップ１７下面にある各接触位置（導
体）（図示されていない）に付着させる。このような導
体位置は、周知のもので、詳細に説明する必要はないと
考えられる。好ましい実施例では、同じ大きさのはんだ
量（たとえば６μｇ）が、セグメント２３'および２５
のそれぞれに使用され、これにより、本発明が周知のチ
ップ・はんだ複合体（このような複合体は、通常チップ
の接触位置に対して同量のはんだを使用する）が使用で
きることを示すものである。しかし、本発明はこの方法
に限定されるものではなく、異なるはんだ量（たとえ
ば、（チップの下面からの）距離が小さいセグメント２
３'よりも、セグメント２５に多量のはんだを使用す
る）とすることも可能である。
【００３０】好ましい方法では、各はんだエレメントを
周知の方法（はんだバンピング）を使用して、各チップ
位置に接続（はんだ付け）する。次に基板を裏返して、
たとえばテレビジョン・カメラおよび関連の精密装置を
使用して、基板１１に対して位置合せを行い、特に各は
んだエレメントと対応する露出した接触位置との間を精
密に位置合せを行う。位置合せの後（はんだエレメント
が各接触位置にある状態で）基板とチップのアセンブリ
を、たとえば窒素リフロー炉で、約３５０℃の温度に約
３分間加熱する。これによりはんだのリフローが生じ、
すべての所期の位置に確実な電気的接続が得られる。チ
ップとパッケージの信頼性は、業界で周知のエンキャプ
シュレーション技術を用いることによりさらに強化され
る。具体的には、周知の数種類の封止材料を各種のはん
だ接続の周囲に注入する。
周知の方法（はんだバンピング）を使用して、各チップ
位置に接続（はんだ付け）する。次に基板を裏返して、
たとえばテレビジョン・カメラおよび関連の精密装置を
使用して、基板１１に対して位置合せを行い、特に各は
んだエレメントと対応する露出した接触位置との間を精
密に位置合せを行う。位置合せの後（はんだエレメント
が各接触位置にある状態で）基板とチップのアセンブリ
を、たとえば窒素リフロー炉で、約３５０℃の温度に約
３分間加熱する。これによりはんだのリフローが生じ、
すべての所期の位置に確実な電気的接続が得られる。チ
ップとパッケージの信頼性は、業界で周知のエンキャプ
シュレーション技術を用いることによりさらに強化され
る。具体的には、周知の数種類の封止材料を各種のはん
だ接続の周囲に注入する。
【００３１】図７および図８には、本発明の基板の選択
された部分を、他の回路、たとえば、印刷回路板（ＰＣ
Ｂ）などの他の回路付き基板４１に電気的に接続する、
２種類の異なる実施例が示されている。本発明の好まし
い実施例では、特に本発明の最終的な用途がコンピュー
タ内である場合、チップ１７を取り付け、これによりい
わゆる第１レベルの電子パッケージ・アセンブリを形成
して基板１１を、このような外部の他の基板に電気的に
接続する。図７および図８の実施例は、この目的を達成
するための、比較的簡単でしかも効果的な手段である。
しかし、図７および図８に示す手段は、本発明を限定す
るものではない。たとえば、はんだボールによる取り付
け、導電性のピンの使用、ワイア・ボンディングなど、
他のいくつかの方法も十分使用することができる。
された部分を、他の回路、たとえば、印刷回路板（ＰＣ
Ｂ）などの他の回路付き基板４１に電気的に接続する、
２種類の異なる実施例が示されている。本発明の好まし
い実施例では、特に本発明の最終的な用途がコンピュー
タ内である場合、チップ１７を取り付け、これによりい
わゆる第１レベルの電子パッケージ・アセンブリを形成
して基板１１を、このような外部の他の基板に電気的に
接続する。図７および図８の実施例は、この目的を達成
するための、比較的簡単でしかも効果的な手段である。
しかし、図７および図８に示す手段は、本発明を限定す
るものではない。たとえば、はんだボールによる取り付
け、導電性のピンの使用、ワイア・ボンディングなど、
他のいくつかの方法も十分使用することができる。
【００３２】図７には、たとえばステンレス・スチール
または銅のクリップ５１を、上層２１の外周部に（図４
ないし図６に示す内部から）直接はんだ付けした者が示
されている。１実施例では、合計３７６個のこのような
クリップが使用されているが、本発明はこれに限定され
るものではない。各クリップは図示するように曲げられ
ており、好ましくは厚みが約０．２ｍｍである。その下
部（５３）は、ＰＣＢ４１上のパッドまたは同様の導体
５５に置き、（たとえばはんだ５７'を使用して）直接
接続されるように設計されている。図７では、クリップ
は外周部が（はんだ５７を使用して）上層２１のみには
んだ付けされている。１実施例では、この目的に１０：
９０Ｓｎ：Ｐｂはんだを使用している。好ましくは、は
んだを最初にクリップに付着させた後、リード取り付け
位置とはんだとを直接接触させる。次に、クリップを取
り付けた基板を約３５０℃の温度に加熱したオーブン
（上述のような）に約３分間入れて、リフローさせる。
クリップ５１とクリップ１７の取り付けに好ましい方法
は、両はんだ３１（チップと接触位置２３'および２５
との間）および５７が同時にリフローすることである。
または銅のクリップ５１を、上層２１の外周部に（図４
ないし図６に示す内部から）直接はんだ付けした者が示
されている。１実施例では、合計３７６個のこのような
クリップが使用されているが、本発明はこれに限定され
るものではない。各クリップは図示するように曲げられ
ており、好ましくは厚みが約０．２ｍｍである。その下
部（５３）は、ＰＣＢ４１上のパッドまたは同様の導体
５５に置き、（たとえばはんだ５７'を使用して）直接
接続されるように設計されている。図７では、クリップ
は外周部が（はんだ５７を使用して）上層２１のみには
んだ付けされている。１実施例では、この目的に１０：
９０Ｓｎ：Ｐｂはんだを使用している。好ましくは、は
んだを最初にクリップに付着させた後、リード取り付け
位置とはんだとを直接接触させる。次に、クリップを取
り付けた基板を約３５０℃の温度に加熱したオーブン
（上述のような）に約３分間入れて、リフローさせる。
クリップ５１とクリップ１７の取り付けに好ましい方法
は、両はんだ３１（チップと接触位置２３'および２５
との間）および５７が同時にリフローすることである。
【００３３】図８の実施例では、クリップ５１を層２１
の代わりに基板の第１層１５（たとえば接地層）にはん
だ付けしている。これは、被覆ポリイミドの部分を選択
的に除去し、その下の層１５の一部を露出させた後に行
う。この工程（除去）は、セグメント２５を露出させる
ポリイミド１９の除去と同時に行うのが好ましい。この
工程には、レーザ融除が好ましい。
の代わりに基板の第１層１５（たとえば接地層）にはん
だ付けしている。これは、被覆ポリイミドの部分を選択
的に除去し、その下の層１５の一部を露出させた後に行
う。この工程（除去）は、セグメント２５を露出させる
ポリイミド１９の除去と同時に行うのが好ましい。この
工程には、レーザ融除が好ましい。
【００３４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３５】（１）電子装置に電気的に接続するため
の、回路付き基板を製造する方法において、第１の表面
を有する基板を設ける工程と、上記基板の上記第１の表
面上に、少なくとも１つの接触位置を有する第１の回路
パターンを形成する工程と、上記接触位置を有する上記
第１の回路パターンを、誘電体材料の層で被覆する工程
と、上記誘電体材料の層上に、少なくとも１つの接触位
置を有する第２の回路パターンを形成する工程と、上記
誘電体材料の層の少なくとも一部を除去して、上記第１
の回路パターンの上記接触位置を露出させ、上記第１お
よび第２の回路パターンの上記接触位置が露出して、上
記基板の上記第１の表面とは異なるレベルに位置し、上
記接触位置がそれぞれ直接電気的に上記電子装置に接続
されるようにする工程とを含む方法。 （２）上記第１の回路パターンを、上記基板の上記第１
の表面上に少なくとも１層の金属層を付着させることに
よって形成することを特徴とする上記（１）に記載の方
法。 （３）上記第１の回路パターンを、フォトリソグラフィ
処理を使用して形成し、上記処理は、上記金属層の上に
フォトレジスト層を付着させた後、上記フォトレジスト
の選択された領域を露出し、現像して上記第１の回路パ
ターンを画定することを特徴とする、上記（２）に記載
の方法。 （４）上記誘電体材料の層が、上記第１の回路パターン
の上にブランケット・コーティングされることを特徴と
する、上記（１）に記載の方法。 （５）上記誘電体材料の層が重合体であり、上記重合体
を上記第１の回路パターン上に付着した後硬化させるこ
とを特徴とする、上記（４）に記載の方法。 （６）上記第２の回路パターンを、上記誘電体の層上に
少なくとも１層の金属層を付着させることによって形成
することを特徴とする、上記（１）に記載の方法。 （７）上記誘電体の層上に少なくとも１層の金属層を付
着させる工程が、スパッタリングを使用して行われるこ
とを特徴とする、上記（６）に記載の方法。 （８）上記第２の回路パターンを、フォトリソグラフィ
処理を使用して形成し、上記処理は、上記金属層の上に
フォトレジスト層を付着させた後、上記フォトレジスト
の選択された領域を露出し、現像して上記第２の回路パ
ターンを画定することを特徴とする、上記（６）に記載
の方法。 （９）上記誘電体材料の層の上記一部を、レーザ融除を
使用して除去することを特徴とする、上記（１）に記載
の方法。 （１０）上記電子装置を上記第１および第２の回路パタ
ーンの、上記露出した接触位置に電気的に接続すること
を特徴とする、上記（１）に記載の方法。 （１１）上記電子装置を上記接触位置に電気的に接続す
る工程を、はんだ付けを使用して行うことを特徴とす
る、上記（１０）に記載の方法。 （１２）電子装置に電気的に接続するように適合された
回路付き基板において、上面を有する誘電体基板と、上
記上面上に、上記上面から第１の距離に少なくとも１つ
の露出した接触位置を有する第１の回路パターンと、上
記第１の回路パターン上に位置し、上記１つの露出した
接触位置に隣接した少なくとも１つの開口を有し、これ
により上記接触位置の露出を行う誘電体材料の層と、上
記誘電体材料層上に位置し、上記誘電体基板の上記上面
から、上記第１の距離より大きい第２の距離に、上記第
１の回路パターンの上記露出接触位置から所定の距離を
置いた、少なくとも１つの接触位置を有する第２の回路
パターンとを備え、上記第１および第２の回路パターン
がそれぞれ直接電気的に上記電子装置に接続されること
を特徴とする、回路付き基板。 （１３）上記誘電体基板がセラミックであることを特徴
とする、上記（１２）に記載の回路付き基板。 （１４）上記第１の回路パターンが銅であることを特徴
とする、上記（１２）に記載の回路付き基板。 （１５）上記第１の回路パターンが、実質上中実構造で
あることを特徴とする、上記（１４）に記載の回路付き
基板。 （１６）上記誘電体材料の層がポリイミドであることを
特徴とする、上記（１２）に記載の回路付き基板。 （１７）上記ポリイミドが実質上完全に硬化しているこ
とを特徴とする、上記（１６）に記載の回路付き基板。 （１８）上記第１の回路パターンの上記１つの露出接触
位置に隣接する、上記誘電体材料層の上記開口が、実質
的にテーパを有する断面構造であることを特徴とする、
上記（１６）に記載の回路付き基板。 （１９）上記第２の回路パターンが銅であることを特徴
とする、上記（１２）に記載の回路付き基板。 （２０）上記第２の回路パターンが複数の線で構成さ
れ、上記第１の回路パターンの上記露出接触位置が、上
記表面から上記第１の距離の位置で、上記の線の下で、
実質的に線と線との間にあることを特徴とする、上記
（１２）に記載の回路付き基板。 （２１）上に少なくとも２個の接触位置を有する電子装
置を有し、上記接触位置のうち選択された１個が上記第
１および第２の回路パターンの上記露出接触位置と電気
的に接続されることを特徴とする、上記（１２）に記載
の回路付き基板。 （２２）少なくとも２個のはんだエレメントを有し、上
記はんだエレメントのうち選択された１個が、上記電子
装置の接触位置と、上記第１および第２の回路パターン
の各露出接触位置との間を電気的に接続することを特徴
とする、上記（２１）に記載の回路付き基板。 （２３）上記露出接触位置の少なくとも１つの上に、こ
れと接触して位置するはんだエレメントを有し、上記回
路付き基板が、さらに上記回路付き基板に固定され、上
記はんだエレメントと電気的に接続されていることを特
徴とする、上記（１２）に記載の回路付き基板。 （２４）第２の回路付き基板を有し、上記導電性クリッ
プが、上記第１の回路付き基板を上記第２の回路付き基
板に電気的に接続することを特徴とする、上記（２３）
に記載の回路付き基板。 （２５）上記第２の回路付き基板が、印刷回路板である
ことを特徴とする、上記（２４）に記載の回路付き基
板。
の、回路付き基板を製造する方法において、第１の表面
を有する基板を設ける工程と、上記基板の上記第１の表
面上に、少なくとも１つの接触位置を有する第１の回路
パターンを形成する工程と、上記接触位置を有する上記
第１の回路パターンを、誘電体材料の層で被覆する工程
と、上記誘電体材料の層上に、少なくとも１つの接触位
置を有する第２の回路パターンを形成する工程と、上記
誘電体材料の層の少なくとも一部を除去して、上記第１
の回路パターンの上記接触位置を露出させ、上記第１お
よび第２の回路パターンの上記接触位置が露出して、上
記基板の上記第１の表面とは異なるレベルに位置し、上
記接触位置がそれぞれ直接電気的に上記電子装置に接続
されるようにする工程とを含む方法。 （２）上記第１の回路パターンを、上記基板の上記第１
の表面上に少なくとも１層の金属層を付着させることに
よって形成することを特徴とする上記（１）に記載の方
法。 （３）上記第１の回路パターンを、フォトリソグラフィ
処理を使用して形成し、上記処理は、上記金属層の上に
フォトレジスト層を付着させた後、上記フォトレジスト
の選択された領域を露出し、現像して上記第１の回路パ
ターンを画定することを特徴とする、上記（２）に記載
の方法。 （４）上記誘電体材料の層が、上記第１の回路パターン
の上にブランケット・コーティングされることを特徴と
する、上記（１）に記載の方法。 （５）上記誘電体材料の層が重合体であり、上記重合体
を上記第１の回路パターン上に付着した後硬化させるこ
とを特徴とする、上記（４）に記載の方法。 （６）上記第２の回路パターンを、上記誘電体の層上に
少なくとも１層の金属層を付着させることによって形成
することを特徴とする、上記（１）に記載の方法。 （７）上記誘電体の層上に少なくとも１層の金属層を付
着させる工程が、スパッタリングを使用して行われるこ
とを特徴とする、上記（６）に記載の方法。 （８）上記第２の回路パターンを、フォトリソグラフィ
処理を使用して形成し、上記処理は、上記金属層の上に
フォトレジスト層を付着させた後、上記フォトレジスト
の選択された領域を露出し、現像して上記第２の回路パ
ターンを画定することを特徴とする、上記（６）に記載
の方法。 （９）上記誘電体材料の層の上記一部を、レーザ融除を
使用して除去することを特徴とする、上記（１）に記載
の方法。 （１０）上記電子装置を上記第１および第２の回路パタ
ーンの、上記露出した接触位置に電気的に接続すること
を特徴とする、上記（１）に記載の方法。 （１１）上記電子装置を上記接触位置に電気的に接続す
る工程を、はんだ付けを使用して行うことを特徴とす
る、上記（１０）に記載の方法。 （１２）電子装置に電気的に接続するように適合された
回路付き基板において、上面を有する誘電体基板と、上
記上面上に、上記上面から第１の距離に少なくとも１つ
の露出した接触位置を有する第１の回路パターンと、上
記第１の回路パターン上に位置し、上記１つの露出した
接触位置に隣接した少なくとも１つの開口を有し、これ
により上記接触位置の露出を行う誘電体材料の層と、上
記誘電体材料層上に位置し、上記誘電体基板の上記上面
から、上記第１の距離より大きい第２の距離に、上記第
１の回路パターンの上記露出接触位置から所定の距離を
置いた、少なくとも１つの接触位置を有する第２の回路
パターンとを備え、上記第１および第２の回路パターン
がそれぞれ直接電気的に上記電子装置に接続されること
を特徴とする、回路付き基板。 （１３）上記誘電体基板がセラミックであることを特徴
とする、上記（１２）に記載の回路付き基板。 （１４）上記第１の回路パターンが銅であることを特徴
とする、上記（１２）に記載の回路付き基板。 （１５）上記第１の回路パターンが、実質上中実構造で
あることを特徴とする、上記（１４）に記載の回路付き
基板。 （１６）上記誘電体材料の層がポリイミドであることを
特徴とする、上記（１２）に記載の回路付き基板。 （１７）上記ポリイミドが実質上完全に硬化しているこ
とを特徴とする、上記（１６）に記載の回路付き基板。 （１８）上記第１の回路パターンの上記１つの露出接触
位置に隣接する、上記誘電体材料層の上記開口が、実質
的にテーパを有する断面構造であることを特徴とする、
上記（１６）に記載の回路付き基板。 （１９）上記第２の回路パターンが銅であることを特徴
とする、上記（１２）に記載の回路付き基板。 （２０）上記第２の回路パターンが複数の線で構成さ
れ、上記第１の回路パターンの上記露出接触位置が、上
記表面から上記第１の距離の位置で、上記の線の下で、
実質的に線と線との間にあることを特徴とする、上記
（１２）に記載の回路付き基板。 （２１）上に少なくとも２個の接触位置を有する電子装
置を有し、上記接触位置のうち選択された１個が上記第
１および第２の回路パターンの上記露出接触位置と電気
的に接続されることを特徴とする、上記（１２）に記載
の回路付き基板。 （２２）少なくとも２個のはんだエレメントを有し、上
記はんだエレメントのうち選択された１個が、上記電子
装置の接触位置と、上記第１および第２の回路パターン
の各露出接触位置との間を電気的に接続することを特徴
とする、上記（２１）に記載の回路付き基板。 （２３）上記露出接触位置の少なくとも１つの上に、こ
れと接触して位置するはんだエレメントを有し、上記回
路付き基板が、さらに上記回路付き基板に固定され、上
記はんだエレメントと電気的に接続されていることを特
徴とする、上記（１２）に記載の回路付き基板。 （２４）第２の回路付き基板を有し、上記導電性クリッ
プが、上記第１の回路付き基板を上記第２の回路付き基
板に電気的に接続することを特徴とする、上記（２３）
に記載の回路付き基板。 （２５）上記第２の回路付き基板が、印刷回路板である
ことを特徴とする、上記（２４）に記載の回路付き基
板。
【００３６】
【発明の効果】以上述べたように、本発明によれば、少
なくとも２つのレベルにある基板の接触位置の間を効果
的に電気的に接続した、回路付き基板とその製法が提供
される。本発明の教示は、追加的な導電層の使用にも容
易に適用することができ、従って本発明は本明細書に示
す２層に限定されるものではない。本明細書に教示する
方法は、処理装置を最大に使用して実施することが可能
であり、上述のものを含めて、従来の技術による多くの
周知の方法より、工程数が少なく、短時間で実施するこ
とができる。このように、本発明によれば、パッケージ
の購入者の経費が節減される。
なくとも２つのレベルにある基板の接触位置の間を効果
的に電気的に接続した、回路付き基板とその製法が提供
される。本発明の教示は、追加的な導電層の使用にも容
易に適用することができ、従って本発明は本明細書に示
す２層に限定されるものではない。本明細書に教示する
方法は、処理装置を最大に使用して実施することが可能
であり、上述のものを含めて、従来の技術による多くの
周知の方法より、工程数が少なく、短時間で実施するこ
とができる。このように、本発明によれば、パッケージ
の購入者の経費が節減される。
【図１】本発明の１実施例による、上述の種類の電子パ
ッケージに使用するように設計された、回路付き基板を
製造するための最初の工程を示す図である。
ッケージに使用するように設計された、回路付き基板を
製造するための最初の工程を示す図である。
【図２】本発明の１実施例による、上述の種類の電子パ
ッケージに使用するように設計された、回路付き基板を
製造するための図１に続く工程を示す図である。
ッケージに使用するように設計された、回路付き基板を
製造するための図１に続く工程を示す図である。
【図３】本発明の１実施例による、上述の種類の電子パ
ッケージに使用するように設計された、回路付き基板を
製造するための図２に続く工程を示す図である。
ッケージに使用するように設計された、回路付き基板を
製造するための図２に続く工程を示す図である。
【図４】本発明の１実施例による、上述の種類の電子パ
ッケージに使用するように設計された、回路付き基板を
製造するための図３に続く工程を示す図である。
ッケージに使用するように設計された、回路付き基板を
製造するための図３に続く工程を示す図である。
【図５】本発明の１実施例による、上述の種類の電子パ
ッケージに使用するように設計された、回路付き基板を
製造するための図４に続く工程を示す図である。
ッケージに使用するように設計された、回路付き基板を
製造するための図４に続く工程を示す図である。
【図６】上記工程により製造した、基板に電気的に接続
された電子装置（半導体チップ）を有する、回路付き基
板を示す図である。
された電子装置（半導体チップ）を有する、回路付き基
板を示す図である。
【図７】図６に示すようなパッケージ上の２層の導電層
の最外部の間を電気的に接続する導電性クリップの実施
例を示す図である。
の最外部の間を電気的に接続する導電性クリップの実施
例を示す図である。
【図８】図６に示すようなパッケージ上の２層の導電層
の最外部の間を電気的に接続する導電性クリップの実施
例を示す図である。
の最外部の間を電気的に接続する導電性クリップの実施
例を示す図である。
１１ 基板 １５ Ｃｒ−Ｃｕ−Ｃｒ導電層 １７ 半導体チップ １９ ポリイミド誘電層 ２１ 第２金属層 ２３ 導電性エレメント
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロバート・デーヴィッド・セベスタ アメリカ合衆国13760 ニューヨーク州エ ンディコット カール・ストリート 607 (72)発明者 ダニエル・マーチン・ウェイツ アメリカ合衆国13850 ニューヨーク州ヴ ェスタル マリエッタ・ドライブ 4117
Claims (25)
- 【請求項１】電子装置に電気的に接続するための、回路
付き基板を製造する方法において、 第１の表面を有する基板を設ける工程と、 上記基板の上記第１の表面上に、少なくとも１つの接触
位置を有する第１の回路パターンを形成する工程と、 上記接触位置を有する上記第１の回路パターンを、誘電
体材料の層で被覆する工程と、 上記誘電体材料の層上に、少なくとも１つの接触位置を
有する第２の回路パターンを形成する工程と、 上記誘電体材料の層の少なくとも一部を除去して、上記
第１の回路パターンの上記接触位置を露出させ、上記第
１および第２の回路パターンの上記接触位置が露出し
て、上記基板の上記第１の表面とは異なるレベルに位置
し、上記接触位置がそれぞれ直接電気的に上記電子装置
に接続されるようにする工程とを含む方法。 - 【請求項２】上記第１の回路パターンを、上記基板の上
記第１の表面上に少なくとも１層の金属層を付着させる
ことによって形成することを特徴とする請求項１に記載
の方法。 - 【請求項３】上記第１の回路パターンを、フォトリソグ
ラフィ処理を使用して形成し、上記処理は、上記金属層
の上にフォトレジスト層を付着させた後、上記フォトレ
ジストの選択された領域を露出し、現像して上記第１の
回路パターンを画定することを特徴とする、請求項２に
記載の方法。 - 【請求項４】上記誘電体材料の層が、上記第１の回路パ
ターンの上にブランケット・コーティングされることを
特徴とする、請求項１に記載の方法。 - 【請求項５】上記誘電体材料の層が重合体であり、上記
重合体を上記第１の回路パターン上に付着した後硬化さ
せることを特徴とする、請求項４に記載の方法。 - 【請求項６】上記第２の回路パターンを、上記誘電体の
層上に少なくとも１層の金属層を付着させることによっ
て形成することを特徴とする、請求項１に記載の方法。 - 【請求項７】上記誘電体の層上に少なくとも１層の金属
層を付着させる工程が、スパッタリングを使用して行わ
れることを特徴とする、請求項６に記載の方法。 - 【請求項８】上記第２の回路パターンを、フォトリソグ
ラフィ処理を使用して形成し、上記処理は、上記金属層
の上にフォトレジスト層を付着させた後、上記フォトレ
ジストの選択された領域を露出し、現像して上記第２の
回路パターンを画定することを特徴とする、請求項６に
記載の方法。 - 【請求項９】上記誘電体材料の層の上記一部を、レーザ
融除を使用して除去することを特徴とする、請求項１に
記載の方法。 - 【請求項１０】上記電子装置を上記第１および第２の回
路パターンの、上記露出した接触位置に電気的に接続す
ることを特徴とする、請求項１に記載の方法。 - 【請求項１１】上記電子装置を上記接触位置に電気的に
接続する工程を、はんだ付けを使用して行うことを特徴
とする、請求項１０に記載の方法。 - 【請求項１２】電子装置に電気的に接続するように適合
された回路付き基板において、 上面を有する誘電体基板と、 上記上面上に、上記上面から第１の距離に少なくとも１
つの露出した接触位置を有する第１の回路パターンと、 上記第１の回路パターン上に位置し、上記１つの露出し
た接触位置に隣接した少なくとも１つの開口を有し、こ
れにより上記接触位置の露出を行う誘電体材料の層と、 上記誘電体材料層上に位置し、上記誘電体基板の上記上
面から、上記第１の距離より大きい第２の距離に、上記
第１の回路パターンの上記露出接触位置から所定の距離
を置いた、少なくとも１つの接触位置を有する第２の回
路パターンとを備え、上記第１および第２の回路パター
ンがそれぞれ直接電気的に上記電子装置に接続されるこ
とを特徴とする、回路付き基板。 - 【請求項１３】上記誘電体基板がセラミックであること
を特徴とする、請求項１２に記載の回路付き基板。 - 【請求項１４】上記第１の回路パターンが銅であること
を特徴とする、請求項１２に記載の回路付き基板。 - 【請求項１５】上記第１の回路パターンが、実質上中実
構造であることを特徴とする、請求項１４に記載の回路
付き基板。 - 【請求項１６】上記誘電体材料の層がポリイミドである
ことを特徴とする、請求項１２に記載の回路付き基板。 - 【請求項１７】上記ポリイミドが実質上完全に硬化して
いることを特徴とする、請求項１６に記載の回路付き基
板。 - 【請求項１８】上記第１の回路パターンの上記１つの露
出接触位置に隣接する、上記誘電体材料層の上記開口
が、実質的にテーパを有する断面構造であることを特徴
とする、請求項１６に記載の回路付き基板。 - 【請求項１９】上記第２の回路パターンが銅であること
を特徴とする、請求項１２に記載の回路付き基板。 - 【請求項２０】上記第２の回路パターンが複数の線で構
成され、上記第１の回路パターンの上記露出接触位置
が、上記表面から上記第１の距離の位置で、上記の線の
下で、実質的に線と線との間にあることを特徴とする、
請求項１２に記載の回路付き基板。 - 【請求項２１】上に少なくとも２個の接触位置を有する
電子装置を有し、上記接触位置のうち選択された１個が
上記第１および第２の回路パターンの上記露出接触位置
と電気的に接続されることを特徴とする、請求項１２に
記載の回路付き基板。 - 【請求項２２】少なくとも２個のはんだエレメントを有
し、上記はんだエレメントのうち選択された１個が、上
記電子装置の接触位置と、上記第１および第２の回路パ
ターンの各露出接触位置との間を電気的に接続すること
を特徴とする、請求項２１に記載の回路付き基板。 - 【請求項２３】上記露出接触位置の少なくとも１つの上
に、これと接触して位置するはんだエレメントを有し、
上記回路付き基板が、さらに上記回路付き基板に固定さ
れ、上記はんだエレメントと電気的に接続されているこ
とを特徴とする、請求項１２に記載の回路付き基板。 - 【請求項２４】第２の回路付き基板を有し、上記導電性
クリップが、上記第１の回路付き基板を上記第２の回路
付き基板に電気的に接続することを特徴とする、請求項
２３に記載の回路付き基板。 - 【請求項２５】上記第２の回路付き基板が、印刷回路板
であることを特徴とする、請求項２４に記載の回路付き
基板。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/233,193 US5712192A (en) | 1994-04-26 | 1994-04-26 | Process for connecting an electrical device to a circuit substrate |
| US233193 | 1994-04-26 |
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| Publication Number | Publication Date |
|---|---|
| JPH07297321A true JPH07297321A (ja) | 1995-11-10 |
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ID=22876273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7070241A Expired - Fee Related JP2862126B2 (ja) | 1994-04-26 | 1995-03-28 | 多段接続を有する電子パッケージの製造方法 |
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|---|---|
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| JP (1) | JP2862126B2 (ja) |
| KR (1) | KR100187867B1 (ja) |
| CN (1) | CN1079582C (ja) |
| MY (1) | MY116347A (ja) |
| TW (1) | TW339473B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6756688B2 (en) | 1999-02-26 | 2004-06-29 | Hitachi, Ltd. | Wiring board and its production method, semiconductor device and its production method, and electronic apparatus |
| JP2011171570A (ja) * | 2010-02-19 | 2011-09-01 | Autonetworks Technologies Ltd | 回路構成体及び電気接続箱 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6227436B1 (en) | 1990-02-19 | 2001-05-08 | Hitachi, Ltd. | Method of fabricating an electronic circuit device and apparatus for performing the method |
| US6471115B1 (en) | 1990-02-19 | 2002-10-29 | Hitachi, Ltd. | Process for manufacturing electronic circuit devices |
| US6614110B1 (en) | 1994-12-22 | 2003-09-02 | Benedict G Pace | Module with bumps for connection and support |
| US5904499A (en) * | 1994-12-22 | 1999-05-18 | Pace; Benedict G | Package for power semiconductor chips |
| KR100273499B1 (ko) * | 1995-05-22 | 2001-01-15 | 우찌가사끼 이사오 | 배선기판에전기접속된반도체칩을갖는반도체장치 |
| JPH1070153A (ja) * | 1996-08-26 | 1998-03-10 | Hitachi Ltd | 電子部品の接続方法 |
| US6093971A (en) * | 1996-10-14 | 2000-07-25 | Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E.V. | Chip module with conductor paths on the chip bonding side of a chip carrier |
| US5942805A (en) * | 1996-12-20 | 1999-08-24 | Intel Corporation | Fiducial for aligning an integrated circuit die |
| US5858254A (en) * | 1997-01-28 | 1999-01-12 | International Business Machines Corporation | Multilayered circuitized substrate and method of fabrication |
| US6040618A (en) | 1997-03-06 | 2000-03-21 | Micron Technology, Inc. | Multi-chip module employing a carrier substrate with micromachined alignment structures and method of forming |
| KR100298205B1 (ko) * | 1998-05-21 | 2001-08-07 | 오길록 | 고집적삼색발광소자및그제조방법 |
| US6055723A (en) * | 1998-06-01 | 2000-05-02 | Trw Inc. | Process of fabricating high frequency connections to high temperature superconductor circuits |
| US6965165B2 (en) * | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US6544902B1 (en) * | 1999-02-26 | 2003-04-08 | Micron Technology, Inc. | Energy beam patterning of protective layers for semiconductor devices |
| JP2000312075A (ja) * | 1999-04-27 | 2000-11-07 | Nec Corp | プリント配線板への接続方法および構造 |
| US7003641B2 (en) * | 2000-01-31 | 2006-02-21 | Commvault Systems, Inc. | Logical view with granular access to exchange data managed by a modular data and storage management system |
| US6734570B1 (en) | 2003-01-24 | 2004-05-11 | Gennum Corporation | Solder bumped substrate for a fine pitch flip-chip integrated circuit package |
| US20050133933A1 (en) * | 2003-12-19 | 2005-06-23 | Advanpack Solutions Pte. Ltd. | Various structure/height bumps for wafer level-chip scale package |
| CN1560911B (zh) * | 2004-02-23 | 2010-05-12 | 威盛电子股份有限公司 | 电路载板的制造方法 |
| JP2006019361A (ja) * | 2004-06-30 | 2006-01-19 | Sanyo Electric Co Ltd | 回路装置およびその製造方法 |
| KR100688514B1 (ko) * | 2005-01-05 | 2007-03-02 | 삼성전자주식회사 | 다른 종류의 ｍｃｐ를 탑재한 메모리 모듈 |
| TWI292614B (en) * | 2006-01-20 | 2008-01-11 | Advanced Semiconductor Eng | Flip chip on leadframe package and method of making the same |
| CN102315580B (zh) * | 2010-06-30 | 2013-09-18 | 欣兴电子股份有限公司 | 制作连接器的方法 |
| US9252094B2 (en) * | 2011-04-30 | 2016-02-02 | Stats Chippac, Ltd. | Semiconductor device and method of forming an interconnect structure with conductive material recessed within conductive ring over surface of conductive pillar |
| US20120273937A1 (en) * | 2011-04-30 | 2012-11-01 | Stats Chippac, Ltd. | Semiconductor Device and Method of Forming Bump Interconnect Structure with Conductive Layer Over Buffer Layer |
| CN114365584A (zh) * | 2020-06-29 | 2022-04-15 | 庆鼎精密电子（淮安）有限公司 | 线路板及其制作方法 |
Family Cites Families (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3484933A (en) * | 1967-05-04 | 1969-12-23 | North American Rockwell | Face bonding technique |
| US3997963A (en) * | 1973-06-29 | 1976-12-21 | Ibm Corporation | Novel beam-lead integrated circuit structure and method for making the same including automatic registration of beam-leads with corresponding dielectric substrate leads |
| US4289846A (en) * | 1979-12-28 | 1981-09-15 | General Electric Company | Process for forming low-reactance interconnections on semiconductors |
| US4430365A (en) * | 1982-07-22 | 1984-02-07 | International Business Machines Corporation | Method for forming conductive lines and vias |
| US4949224A (en) * | 1985-09-20 | 1990-08-14 | Sharp Kabushiki Kaisha | Structure for mounting a semiconductor device |
| US4774630A (en) * | 1985-09-30 | 1988-09-27 | Microelectronics Center Of North Carolina | Apparatus for mounting a semiconductor chip and making electrical connections thereto |
| US4667404A (en) * | 1985-09-30 | 1987-05-26 | Microelectronics Center Of North Carolina | Method of interconnecting wiring planes |
| JPS62169459A (ja) * | 1986-01-22 | 1987-07-25 | Hitachi Ltd | 半導体装置 |
| US4835593A (en) * | 1986-05-07 | 1989-05-30 | International Business Machines Corporation | Multilayer thin film metallurgy for pin brazing |
| US4801067A (en) * | 1986-08-29 | 1989-01-31 | Ngk Spark Plug Co., Ltd. | Method of connecting metal conductor to ceramic substrate |
| JPS6366993A (ja) * | 1986-09-08 | 1988-03-25 | 日本電気株式会社 | 多層配線基板 |
| US4945399A (en) * | 1986-09-30 | 1990-07-31 | International Business Machines Corporation | Electronic package with integrated distributed decoupling capacitors |
| IL82113A (en) * | 1987-04-05 | 1992-08-18 | Zvi Orbach | Fabrication of customized integrated circuits |
| US4805683A (en) * | 1988-03-04 | 1989-02-21 | International Business Machines Corporation | Method for producing a plurality of layers of metallurgy |
| US4983250A (en) * | 1989-06-16 | 1991-01-08 | Microelectronics And Computer Technology | Method of laser patterning an electrical interconnect |
| AU645283B2 (en) * | 1990-01-23 | 1994-01-13 | Sumitomo Electric Industries, Ltd. | Substrate for packaging a semiconductor device |
| DE4101042C1 (en) * | 1991-01-16 | 1992-02-20 | Messerschmitt-Boelkow-Blohm Gmbh, 8012 Ottobrunn, De | Contact and encapsulation of micro-circuits using solder laser - and laser transparent contact film segments with conductor sheets of solderable material, geometrically associated with solder protuberances |
| US5173763A (en) * | 1991-02-11 | 1992-12-22 | International Business Machines Corporation | Electronic packaging with varying height connectors |
| US5534442A (en) * | 1991-05-10 | 1996-07-09 | Northern Telecom Limited | Process of providing uniform photoresist thickness on an opto-electronic device |
| JPH0637143A (ja) * | 1992-07-15 | 1994-02-10 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| US5401687A (en) * | 1993-04-15 | 1995-03-28 | Martin Marietta Corporation | Process for high density interconnection of substrates and integrated circuit chips containing sensitive structures |
-
1994
- 1994-04-26 US US08/233,193 patent/US5712192A/en not_active Expired - Fee Related
-
1995
- 1995-01-16 TW TW084100344A patent/TW339473B/zh active
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-
1996
- 1996-01-11 US US08/584,757 patent/US5612573A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6756688B2 (en) | 1999-02-26 | 2004-06-29 | Hitachi, Ltd. | Wiring board and its production method, semiconductor device and its production method, and electronic apparatus |
| US6998713B2 (en) | 1999-02-26 | 2006-02-14 | Hitachi, Ltd. | Wiring board and method for producing same |
| JP2011171570A (ja) * | 2010-02-19 | 2011-09-01 | Autonetworks Technologies Ltd | 回路構成体及び電気接続箱 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2862126B2 (ja) | 1999-02-24 |
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