JPH07297197A - 実装装置およびその製造方法 - Google Patents
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Abstract
うしが接触抵抗を小にして信頼性よく接続できる実装装
置およびこの実装装置のピンを簡素化された工程で作製
できる製造方法を提供する。 【構成】第1の基板(30)のコンタクトパッド(5)
上に設けられた雄ピン(1)の中間部にくびれ(3)を
形成し、第2の基板(40)のコンタクトパッド(6)
上に設けられた雌ピン(2)の中間部に突起(4)を形
成して両者を嵌合させる。また、X線に感光する二層の
レジスト(51,53),(61,63)の間に紫外線
に感光するレジスト(52),(62)を設けてX線
(56)と紫外線(57)を順次照射した後現像し、メ
ッキにより中間部にくびれ(3)もしくは突起(4)を
有する雄ピン(1)もしくは雌ピン(2)を作製する。
Description
方法に係わり、特に半導体チップとパッケージ基板間、
あるいは半導体チップと他の半導体チップ間の電気的接
続を行うことにより構成された実装装置およびその製造
方法に関し、コンタクトパッド間の間隔が小さい高密度
実装の技術に関する。
に開示されてあるような従来の実装技術を示す。
トパッド95の上に先端が半径方向に張りだした張出し
部93を有する雄ピン91が形成されている。また、他
方のチップの基板に設けられたコンタクトパッド96の
上に先端の開口が狭くなった凹部94を有する雌ピン9
2が形成されている。そしてこの二つの基板を矢印9に
示すように相対的に近づけ互いに押しつけ張出し部93
を凹部94内に噛み合せることによって雄ピン91が雌
ピン92の中に嵌合され、雄ピン91の張出し部93の
先端面がコンタクトパッド96に当接することにより、
コンタクトパッド95と96が電気的に接続される。
リソグラフィ−によってレジストに開口部を設け、この
開口部に蒸着あるいはスパッタ−により金属を堆積させ
た後、レジストを剥離するという一連の工程を複数回繰
り返すことによって作製されている。特に、雄ピン91
の先端に形成される張出し部93および雌ピン92の先
端に形成される凹部94を形成するために、ポジレジス
トを用いたフォトリソグラフィ−工程と同時にネガレジ
ストを用いたフォトリソグラフィ−工程を同一ピンを形
成する際に繰り返し使用する作製方法である。
図11に示す構造では次に示す欠点があることが明らか
になった。すなわち、1)チップの面積が大きくなるに
従って、基板の反りの影響を受けるため先端部に設けら
れた凹凸構造の嵌合の接触部に大きな力が発生する。こ
の基板の反りは、4インチのシリコン基板の場合は通常
30μm程度であるが、パッケージ基板や化合物基板で
はさらに大きくなる。このために、先端部の破壊が頻繁
に生じるようになった。また、雌ピン92の先端部に設
けられている凹部94は図で下方向の力に比べて上方向
の力に対して変形し易いという構造的な問題がある。こ
のような理由により、雄ピンと雌ピンとの嵌合を保持で
きなくなり、接続が離れ易いという欠点がある。2)雄
ピンと雌ピンは主に先端部の凹凸構造において互いに接
触するために、この接触面積が小さいことから、接続に
あたって配線抵抗が大きくなるという問題がある。ま
た、個々のピンの配線抵抗はピンの張出し部93と凹部
94との接触面積の大きさに大きく依存するために、個
々のピンの形状のばらつきによって個々の配線抵抗がば
らつくという問題がある。この問題は、ピンの寸法が小
さくなるに従ってますます深刻になった。3)また、反
りの大きな基板ではチップ全体を完全に嵌合することが
困難になるため、チップの面積が大きくなるに従って、
未接続ピンの数が増大した。この嵌合の困難さは、高さ
と紫外線のフォトリソグラフィ−によって作製できるパ
ターンの比(高さ/パターン:アスペクト比)が3−4
程度と小さなものであるという制限から生じる。例え
ば、雄ピンの直径が5μm程度、雌ピンの肉厚が1μm
としたとき、作製できるピンの高さは雌ピンの高さの制
約から4μm以下となる。このように、雌ピンの中に雄
ピンを挿入する遊びが小さいことから完全に雄ピンと雌
ピンを嵌合させることが困難となるため、ピンの間隔が
著しく小さい高密度実装を実現することが不可能であっ
た。4)また、ピンの高さが低いために基板の間の間隔
が狭くなり、これにより基板を冷却する効率が低くな
る。5)さらに、一種類のピンを作製するのに、ポジ型
とネガ型のフォトリソグラフィ−工程を同時に多数回使
用することに加えて蒸着やスパッタ−工程を繰り返し使
用することから、作製方法が複雑となる。以上の欠点か
ら、図11の従来技術では50μm程度のピッチをもつ
実装装置を提供するのが限度であった。
よっても接続が確保でき、かつ接触抵抗を小にすること
ができる実装装置を提供することである。
ないように、ピン間隔を小にしてより高密度実装となる
ように、また基板の冷却効率を高めるようにピン構造の
アスペクト比を大きくすることができる製造方法を適用
することが可能な実装装置およびその製造方法を提供す
ることである。
ことなく接続ピン構造を得ることができる実装装置の製
造方法を提供することである。
基板のコンタクトパッド上に設けられた雄ピンと第2の
基板のコンタクトパッド上に設けられた雌ピンとを嵌合
することにより電気的接続を行う実装装置において、前
記雄ピンおよび前記雌ピンのうちの一方のピンの高さ方
向の中間部にくびれ構造を設け、他方のピンの高さ方向
の中間部に前記くびれ構造と嵌合可能な突起構造を設け
た実装装置にある。
のネガ型レジストの間に紫外線に感光するネガ型レジス
トを設けてX線と紫外線を順次照射した後現像し、メッ
キにより中間部に前記くびれ構造を有する雄ピンもしく
は雌ピンを作製し、X線に感光する二層のポジ型レジス
トの間に紫外線に感光するポジ型レジストを設けてX線
と紫外線を順次照射した後現像し、メッキにより中間部
に前記突起構造を有する雌ピンもしくは雄ピンを作製す
る実装装置の製造方法にある。
造が設けられた前記雄ピンの外側および前記突起構造も
しくは前記くびれ構造が設けられた前記雌ピンの内側
に、これらピンを構成する主要材料より融点が低い金属
膜が形成されており、前記嵌合後の前記金属膜の溶融に
より互いに接続していることが好ましい。また前記雄ピ
ンは円柱状の形状であり、前記雌ピンは円筒状の形状で
あることができる。あるいは前記雄ピンは基板の表面と
平行方向の断面が長方形の角柱形状であり、前記雌ピン
は基板の表面と平行方向の断面が長方形の一対の角柱形
状であり、前記雌ピンの一対の角柱形状間に前記雄ピン
の角柱形状を嵌合させて電気的接続を行うこともでき
る。また前記第1および第2の基板のうち一方の基板は
半導体チップを構成する半導体基板であり、他方の基板
は前記半導体チップを搭載するパッケージのパッケージ
基板であることができる。あるいは前記第1および第2
の基板のそれぞれは半導体チップを構成する半導体基板
であることもできる。
である。N型シリコン基体31に形成されたP+ 不純物
領域32と、この領域にオーミック接続するアルミから
なるコンタクトパッド5と、基体を全体的に被覆しコン
タクトパッド5を露出する開口を形成したシリコン酸化
膜33とを有してシリコン基板30が半導体チップとし
て構成されている。またこの半導体チップを搭載するパ
ッケージのパッケージ基板40は、セラミック基体41
と、この基体41の表面上に形成されたアルミ配線と、
アルミ配線を含む基体を全体的に被覆し、アルミ配線の
コンタクトパッド6の部分を露出する開口を形成したコ
ーティング絶縁膜43とを有して構成されている。そし
てシリコン基板30のコンタクトパッド5上には雄ピン
1が接続形成され、パッケージ基板40のコンタクトパ
ッド6上には雌ピン2が接続形成されている。
向、と称す)に延在するコンタクトパッド5から垂直方
向(以下、Y方向、と称す)に雄ピン1が延在して接続
形成されている。雄ピン1は主要材料のメッキ部11と
薄い金属膜12から構成され、メッキ部の側壁すなわち
雄ピン1の側壁(外側壁)13のY方向の中央部にくび
れ3が形成されている。
するコンタクトパッド6からY方向に雌ピン2が延在し
て接続形成されている。雌ピン2は主要材料のメッキ部
21と薄い金属膜22から構成され、その内側壁23す
なわちメッキ部の側壁の中央部に突起4の構造を有して
いる。この突起4の寸法はくびれ3の寸法よりも少し小
さくなるように設計されている。
に相対的に近づけ互いに押しつけくびれ3内に突起4を
噛み合せれ、雄ピン3が雌ピン2中に嵌合される。
設けパッケージに雌ピンを設けた例を示したが、半導体
チップに雌ピンを設けパッケージに雄ピンを設けてもよ
いことは言うまでもない。
たときの状態を示す断面図である。尚、図2ではコンタ
クトパッド以外の基板要素は図示を省略してあり、また
図1と同一の構成要素は同じ符号で示している。
3よりも少し小さいために、両者の間に間隙18が存在
している。このため、雄ピン1と雌ピン2はそれぞれの
側壁13,23において互いに接触することができる。
面積で高さ(Y方向の寸法)が500μmの円柱状であ
り、円筒状の雌ピン2の内壁側も同じ寸法である。この
ようなときには、雄ピン1の先端面とコンタクトパッド
6との接触面積および雌ピン2の先端面とコンタクトパ
ッド5との接触面積の大きさは、両ピンが接触する側壁
13,23の大きさに比べて小さなものとなる。
ンの先端面とを十分に接触させなければならないという
要求が、本発明では重要なものではなくなった。
示したように、雄ピン1が円柱形状で雌ピン2が円筒形
状の場合を示す斜視図である。
長方形断面の長方形の角柱形状であり、対向する二つの
側壁13にそれぞれ、くびれ3が形成されている。一
方、雌ピン2が長方形断面の長方形の角柱形状である二
つの互いに対向するピン部材から構成されている。この
互いに対向する内側の側壁23にそれぞれ突起4が形成
され、雄ピン1が雌ピン2の一対のピン部材間に嵌合さ
れ、一対のくびれ3がそれぞれの突起4と嵌合する。図
4の構成は、図3の構成と比較して、雌ピンの変形が容
易であるために、雄ピンを雌ピンの中に小さな力で嵌合
できるという特徴がある。
ッド以外の基板要素は図示を省略してあり、また図1と
同一の構成要素は同じ符号で示している。
方法の実施例をプロセス順に示す断面図である。
板30全面上に薄い金属膜12、例えば白金膜を形成す
る。金属膜12がレジストパターンから露出する箇所か
らメッキを成長させるからこの金属膜はメッキを行う際
のシーズ(種、seed)となる。すなわち金属膜12
は図1のシリコン酸化膜33上から露出するコンタクト
パッド5の表面上に被着して形成する。この金属膜12
上に、ネガ型のX線レジスト51、ネガ型の紫外線レジ
スト52およびネガ型のX線レジスト53の三層レジス
トを塗布法によりを積層形成する。そしてX線吸収体パ
ターン54Aが設けられたX線マスク54を用いて、シ
ンクロトロンから放射された直線性の優れたX線56を
上記レジスト51,52,53に選択的に照射する。こ
のとき、X線レジスト51,53に加えて紫外線レジス
ト52も光化学反応が起こるため、X線吸収体パターン
54Aの直下以外のレジストの部分(同図で点線間に実
線を入れて示した)51X,52X,53Xが感光され
る。
収体パターン54Aよりも小さな寸法をもつ紫外線吸収
体パターン55Aをもつマスク55を用いて、紫外線5
7をレジスト51,52,53上に選択的に照射する。
このときX線レジスト51,53は紫外線57により感
光されないから、X線吸収体パターン54Aの直下と紫
外線吸収体パターン55Aの直下との間に位置する紫外
線レジスト52の部分52Uのみが新らたに感光され
る。ここが雄ピンのくびれとなる。
ネガ型の現像液の中に侵すことにより、未反応部を除去
して、コンタクトパッド5(図1)上に未反応部による
開口部59を形成したレジスト51,52,53のパタ
ーンを得る。
をシーズとして電気メッキを行い、開口部59内に雄ピ
ン1の主要材料であるメッキ部11を構成する金属材料
を埋め込む。このメッキによる材料は、銅もしくはニッ
ケルであるが場合によってはタングステンもしくはモリ
ブデンであることができる。その後、全てのレジストを
剥離することにより雄ピン1を得る。
ンの金属膜12となる部分以外の露出する金属膜12を
除去する。
方法の実施例をプロセス順に示す断面図である。
基板40全面上に薄い金属膜22、例えば白金膜を形成
する。金属膜22がレジストパターンから露出する箇所
からメッキを成長させるからこの金属膜はメッキを行う
際のシーズ(種、seed)となる。すなわち金属膜2
2は図1のシリコン酸化膜43上から露出するコンタク
トパッド6の表面上に被着して形成する。この金属膜2
2上に、ポジ型のX線レジスト61、ポジ型の紫外線レ
ジスト62およびポジ型のX線レジスト63の三層レジ
ストを塗布法によりを積層形成する。そしてX線吸収体
パターン64Aが設けられたX線マスク64を用いて、
シンクロトロンから放射された直線性の優れたX線56
を上記レジスト61,62,63に選択的に照射する。
このとき、X線レジスト61,63に加えて紫外線レジ
スト62も光化学反応が起こるため、X線吸収体パター
ン64Aの直下以外のレジストの部分(同図で点線間に
実線を入れて示した)61X,62X,63Xが感光さ
れる。
収体パターン64Aよりも小さな寸法をもつ紫外線吸収
体パターン65Aをもつマスク65を用いて、紫外線5
7をレジスト61,62,63上に選択的に照射する。
このときX線レジスト61,63は紫外線57により感
光されないから、X線吸収体パターン64Aの直下と紫
外線吸収体パターン65Aの直下との間に位置する紫外
線レジスト62の部分62Uのみが新らたに感光され
る。ここが雌ピンの突起となる。
ポジ型の現像液の中に侵すことにより、未反応部を除去
して、コンタクトパッド6(図1)上に反応部による開
口部69を形成したレジスト61,62,63のパター
ンを得る。
をシーズとして電気メッキを行い、開口部69内に雄ピ
ン2の主要材料であるメッキ部21を構成する金属材料
を埋め込む。このメッキによる材料は、銅もしくはニッ
ケルであるが場合によってはタングステンもしくはモリ
ブデンであることができる。その後、全てのレジストを
剥離することにより突起4が内側壁に形成された有する
雌ピン2を得る。
ンの金属膜22となる部分以外の露出する金属膜22を
除去する。
ために、現像により図5(C)および図6(C)のレジ
ストパターン形成後、レジストパターン上に膜厚30n
m程度の薄い金属膜を補助シーズ膜として形成してから
メッキを行うことができる。この新たに追加した金属膜
は図5(D)および図6(D)の後のイオンミリングを
少し長時間行うことにより主シーズ膜である金属膜1
2,22の露出する部分とともに除去されるが、30n
m程度の薄い金属膜がメッキ部11,21のくぼみ3や
突起4の面に付着していても支障はない。
である。尚、図7においてコンタクトパッド以外の基板
要素は図示を省略してあり、また図1と同一もしくは類
似のの構成要素は同じ符号で示している。本実施例で
は、雄ピン1の外側表面と雌ピン2の内側表面にピンの
主要材料11,21よりも融点が低い金属膜71,72
がスパッタにより形成されている。雄ピン1を雌ピン2
の中に嵌合させた後、試料を加熱して低融点金属膜71
と72を溶融させて結合させる。このとき、雄ピン1と
雌ピン2のメッキによる主要材料11,21よりも低い
温度を用いることが重要である。従って、ピン1および
2の横方向の変形が生じないために、高密度の実装を行
うことができる。さらに、ピン1と2が確実に接続され
るために、ピンの機械的結合を強くできること、電気抵
抗を低く下げることができるの長所がある。ピン1およ
び2の主要材料11,21は上述のように銅(Cu)、
ニッケル(Ni)、タングステン(W)もしくはモリブ
デン(Mo)であることが好ましく、低融点金属膜71
と72の材料は半田もしくは金(Au)であることが好
ましい。
である。尚、図8においてコンタクトパッド以外の基板
要素は図示を省略してあり、また図1と同一もしくは類
似の構成要素は同じ符号で示している。本実施例では雄
ピン1の先端に丸み81を形成し、雌ピン2の先端に開
口が広くなった張出し部82を形成している。これによ
り、雄ピン1が雌ピン2の中に容易に嵌合できるように
なる。
である。尚、図1と同一もしくは類似の構成要素は同じ
符号で示している。図1と異なる点は、雌ピン2も雄ピ
ン1と同様に半導体チップ上に形成され、半導体チップ
と半導体チップとを接続する場合である。すなわち本実
施例では、半導体チップを構成するシリコン基板90の
N型シリコン基体91にP+ 不純物領域92が形成さ
れ、この領域92にアルミからなるコンタクトパッド6
がオーミック接続している。そして基体を全体的に被覆
したシリコン酸化膜93の開口に露出したコンタクトパ
ッド6に図1と同じ雌ピン2が接続形成している。一
方、雄ピン1は、図1と同様に、半導体チップを構成す
るシリコン基板30に形成されている。したがって両ピ
ンを相対的に矢印9の方向に近づけて雄ピン1を雌ピン
2内に挿入嵌合することにより半導体チップ30と半導
体チップ90とを接続する。
中間部にくびれ構造を設け雌ピンの中間部に突起構造を
設けた例を述べたが、雌ピンの中間部にくびれ構造を設
け雄ピンの中間部に突起構造を設けてもよいことは言う
までもない。
と突起の構造をそれぞれのピンの中間に設けることによ
って、くびれと突起部に働く上下方向の力に対する剛性
を増大させることができる。この結果、上下方向の力に
対してピンの変形が起こりにくくなるため、嵌合を保持
する力が大きくなった。
が小さく抑制され平面の接触面積が制限される。しかし
本発明ではピンの接触面積を、ピンの高さを高くして互
いのピンの側壁を接触させることにより大きくすること
ができる。これにより接続の配線抵抗が小さくなり、ま
た雄ピンと雌ピンの摩擦が増大するために接続がより機
械的に強固になる。
クトパッドに接触する面積に配線抵抗が依存しないか
ら、個々の配線抵抗のばらつきが小さいという利点もあ
る。
固の接続となる本発明の上記ピン構造を得るために、高
アスペクト比(高さ/平面寸法)パターンを作製する本
発明の製造方法が好適である。すなわちシンクロトロン
から放射(SR)されるX線は直進するためにアスペク
ト比が100以上のパターンを作製するのに利用でき
る。現在市販されているX線に強い感度をもつレジスト
(電子線レジストと同じもの)は、紫外線に対して非常
に低い感度をもっている。一方、紫外線レジストは、X
線に対しても大きな感度を有している。これらの性質を
利用して、雌ピンと雄ピンの本体をX線を利用したフォ
トリソグラフィ−により形成された高アスペクト比パタ
ーンから作製し、この中間部に突起あるいはくびれの構
造を紫外線レジストを利用したフォトリソグラフィ−か
ら作製する。中間部の突起あるいはくびれの構造を紫外
線レジストの中にパターニングするとき、X線レジスト
を通して(X線レジストには影響を与えることなく)行
うことができるために、作製方法が著しく簡略される。
いて、シリコン基板30の高密度にマトリックス状に配
置されたそれぞれのコンタクトパット上の雄ピン1とパ
ッケージ基板40の高密度にマトリックス状に配置され
たそれぞれのコンタクトパット上の雌ピン2が嵌合した
コネクターピン構造10により両コンタクトパットが電
気的接続をしている。ピンはSRから放射される直線性
の優れたX線を利用して作製されるために、著しく大き
なアスペクト比をもつ構造である。例えば、直径が2μ
m、高さが500μmの高さをもったものが作製されて
おり、このとき、ピンのピッチpは5μmとなる。この
ように本発明では従来例に比べて面密度で100倍程度
大きな密度をもった高密度実装が可能である。
が可能であるから、シリコン基板30とパッケージ基板
40と間に大きな空間50を設けることができる。した
がってこの空間に空気や水を流すことによって、大きな
冷却効率を実現した。このため本発明の実装装置はコン
ピュータのCPU等の発熱が大きなチップの実装に適し
たものである。
一連の工程においてポジ型あるいはネガ型の一方の型の
レジストのみを使用することができる。例えば図5の雄
ピンを作製するためにネガ型のレジスト51,52,5
3のみを用い、図6の雌ピンを作製するためにポジ型の
レジスト61,62,63のみを用いる。すなわちピン
作製の一連の工程においてポジ型およびネガ型の両方の
型のレジストを使用していない。このために現像液が共
有できる等フォトリソグラフィ−工程を簡素化すること
ができる。さらにフォトリソグラフィ−が終了した後に
電気メッキを一度行うだけという単純なプロセスである
ために、作製工程が簡略化される。
非常に有効なものである。
である。
断面図である。
である。
図である。
断面図である。
断面図である。
である。
である。
である。
明の効果の一部を説明するための図である。
した部分 52 ネガ型の紫外線レジスト 52X ネガ型の紫外線レジストがX線で感光した部
分 52U ネガ型の紫外線レジストが紫外線で感光した
部分 54 X線マスク 54A X線吸収体パターン 55 紫外線マスク 55A 紫外線吸収体パターン 56 X線 57 紫外線 59 開口部 61,63 ポジ型のX線レジスト 61X、63X ポジ型のX線レジストがX線で感光
した部分 62 ポジ型の紫外線レジスト 62X ポジ型の紫外線レジストがX線で感光した部
分 62U ポジ型の紫外線レジストが紫外線で感光した
部分 64 X線マスク 64A X線吸収体パターン 65 紫外線マスク 65A 紫外線吸収体パターン 69 開口部 71,72 融点が低い金属膜 81 雄ピンの先端の丸み 82 雌ピンの張出し部 91 雄ピン 92 雌ピン 93 張出し部 94 凹部 95,96 コンタクトパッド
Claims (7)
- 【請求項1】 第1の基板のコンタクトパッド上に設け
られた雄ピンと第2の基板のコンタクトパッド上に設け
られた雌ピンとを嵌合することにより電気的接続を行う
実装装置において、前記雄ピンおよび前記雌ピンのうち
の一方のピンの高さ方向の中間部にくびれ構造を設け、
他方のピンの高さ方向の中間部に前記くびれ構造と嵌合
可能な突起構造を設けたことを特徴とする実装装置。 - 【請求項2】 前記くびれ構造もしくは前記突起構造が
設けられた前記雄ピンの外側および前記突起構造もしく
は前記くびれ構造が設けられた前記雌ピンの内側に、こ
れらピンを構成する主要材料より融点が低い金属膜が形
成されており、前記嵌合後の前記金属膜の溶融により互
いに接続していることを特徴とする請求項1記載の実装
装置。 - 【請求項3】 前記雄ピンは円柱状の形状であり、前記
雌ピンは円筒状の形状であることを特徴とする請求項1
又は請求項2記載の実装装置。 - 【請求項4】 前記雄ピンは基板の表面と平行方向の断
面が長方形の角柱形状であり、前記雌ピンは基板の表面
と平行方向の断面が長方形の一対の角柱形状であり、前
記雌ピンの一対の角柱形状間に前記雄ピンの角柱形状を
嵌合させて電気的接続を行うことを特徴とする請求項1
又は請求項2記載の実装装置。 - 【請求項5】 前記第1および第2の基板のうち一方の
基板は半導体チップを構成する半導体基板であり、他方
の基板は前記半導体チップを搭載するパッケージのパッ
ケージ基板であることを特徴とする請求項1に記載の実
装装置。 - 【請求項6】 前記第1および第2の基板のそれぞれは
半導体チップを構成する半導体基板であることを特徴と
する請求項1に記載の実装装置。 - 【請求項7】 X線に感光する二層のネガ型レジストの
間に紫外線に感光するネガ型レジストを設けてX線と紫
外線を順次照射した後現像し、メッキにより中間部に前
記くびれ構造を有する雄ピンもしくは雌ピンを作製し、
X線に感光する二層のポジ型レジストの間に紫外線に感
光するポジ型レジストを設けてX線と紫外線を順次照射
した後現像し、メッキにより中間部に前記突起構造を有
する雌ピンもしくは雄ピンを作製することを特徴とする
請求項1、請求項2、請求項3、請求項4、請求項5又
は請求項6記載の実装装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6089280A JP2798605B2 (ja) | 1994-04-27 | 1994-04-27 | 実装装置の製造方法 |
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JPH07297197A true JPH07297197A (ja) | 1995-11-10 |
JP2798605B2 JP2798605B2 (ja) | 1998-09-17 |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
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US8575745B2 (en) | 2011-01-20 | 2013-11-05 | Mitsubishi Electric Corporation | Power semiconductor device, printed wiring board, and mechanism for connecting the power semiconductor device and the printed wiring board |
JP2019121519A (ja) * | 2018-01-08 | 2019-07-22 | 株式会社デンソー | 電子装置 |
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-
1994
- 1994-04-27 JP JP6089280A patent/JP2798605B2/ja not_active Expired - Fee Related
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