JPH07288660A - 撮像装置 - Google Patents
撮像装置Info
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- JPH07288660A JPH07288660A JP6081689A JP8168994A JPH07288660A JP H07288660 A JPH07288660 A JP H07288660A JP 6081689 A JP6081689 A JP 6081689A JP 8168994 A JP8168994 A JP 8168994A JP H07288660 A JPH07288660 A JP H07288660A
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- 238000005070 sampling Methods 0.000 claims abstract description 6
- 238000006243 chemical reaction Methods 0.000 claims description 35
- 238000003384 imaging method Methods 0.000 claims description 4
- 230000001360 synchronised effect Effects 0.000 claims description 4
- 238000012545 processing Methods 0.000 abstract description 13
- 230000004913 activation Effects 0.000 description 17
- 238000010586 diagram Methods 0.000 description 15
- 230000003111 delayed effect Effects 0.000 description 4
- 238000003705 background correction Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
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- 238000007599 discharging Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Transforming Light Signals Into Electric Signals (AREA)
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Abstract
(57)【要約】
【目的】 映像信号Ｙ(t)に対するサンプルホールドの
タイミングの設定を容易にする。 【構成】 駆動回路１２は、分周回路１３から与えられ
る起動トリガＴＲＧで起動し、基準クロックＣＬＫに基
づいて駆動クロックＤＲＶを生成し、撮像素子１１へ供
給する。分周回路１３は、プログラム信号ＰＲＧの指定
に応じて起動トリガＴＲＧの位相を変更する。Ａ／Ｄ変
換回路１４は、基準クロックＣＬＫに基づくタイミング
で、撮像素子１１から出力される映像信号Ｙ(t)をサン
プルホールドする。Ａ／Ｄ変換回路１４のサンプルホー
ルドのタイミングに対応して起動トリガＴＲＧの位相を
設定することで、映像信号Ｙ(t)を適正なタイミングで
Ａ／Ｄ変換回路１４へ取り込むことができるようにす
る。
タイミングの設定を容易にする。 【構成】 駆動回路１２は、分周回路１３から与えられ
る起動トリガＴＲＧで起動し、基準クロックＣＬＫに基
づいて駆動クロックＤＲＶを生成し、撮像素子１１へ供
給する。分周回路１３は、プログラム信号ＰＲＧの指定
に応じて起動トリガＴＲＧの位相を変更する。Ａ／Ｄ変
換回路１４は、基準クロックＣＬＫに基づくタイミング
で、撮像素子１１から出力される映像信号Ｙ(t)をサン
プルホールドする。Ａ／Ｄ変換回路１４のサンプルホー
ルドのタイミングに対応して起動トリガＴＲＧの位相を
設定することで、映像信号Ｙ(t)を適正なタイミングで
Ａ／Ｄ変換回路１４へ取り込むことができるようにす
る。
Description
【０００１】
【産業上の利用分野】本発明は、固体撮像素子から取り
出される映像信号をデジタルデータに変換して出力すよ
うにした撮像装置に関する。
出される映像信号をデジタルデータに変換して出力すよ
うにした撮像装置に関する。
【０００２】
【従来の技術】ファクシミリやイメージスキャナにおい
ては、被写体原稿を読み取る撮像装置によって得られる
映像信号に対してシェーディング補正やガンマ補正等の
信号処理が施される。これらの信号処理を行う信号処理
回路では、各信号処理の条件設定が容易になることや信
号の劣化が少なくなることから、アナログ信号処理から
デジタル信号処理へ移行する傾向にある。このため、撮
像装置側では、映像信号のデジタル信号処理に対応する
べく、出力段階でＡ／Ｄ変換処理を施すことにより映像
信号をデジタルデータ（映像データ）として出力するよ
うに構成される。
ては、被写体原稿を読み取る撮像装置によって得られる
映像信号に対してシェーディング補正やガンマ補正等の
信号処理が施される。これらの信号処理を行う信号処理
回路では、各信号処理の条件設定が容易になることや信
号の劣化が少なくなることから、アナログ信号処理から
デジタル信号処理へ移行する傾向にある。このため、撮
像装置側では、映像信号のデジタル信号処理に対応する
べく、出力段階でＡ／Ｄ変換処理を施すことにより映像
信号をデジタルデータ（映像データ）として出力するよ
うに構成される。
【０００３】図８は、映像信号をデジタルデータに変換
して出力する撮像装置のブロック図で、図９は、その動
作を説明するタイミング図である。ＣＣＤ固体撮像素子
１は、１列に配列された複数の受光画素、各受光画素に
蓄積される情報電荷を受け取って転送するシフトレジス
タ及びシフトレジスタから出力される情報電荷を電圧に
変換して取り出す出力部からなり、駆動回路２から与え
られる駆動クロックＤＲＶに応答して映像信号Ｙ(t)を
出力する。駆動回路２は、一定の周期を有する基準クロ
ックＣＬＫに基づいて駆動クロックＤＲＶを生成し、撮
像素子１に供給する。この駆動クロックＤＲＶは、一般
に、基準クロックＣＬＫを所定の割合で分周して得られ
るものであり、受光画素からシフトレジスタ側に情報電
荷を転送する読出クロックφS、シフトレジスタの情報
電荷を出力側へ順次転送する転送クロックφH及び出力
部に蓄積される情報電荷を排出するリセットクロックφ
Rを含む。Ａ／Ｄ変換回路３は、基準クロックＣＬＫに
基づいて設定されるタイミングで映像信号Ｙ(t)をサン
プルホールドし、ホールドしたレベルをデジタルデータ
に変換することによって映像データＹＤ(n)を発生す
る。そして、この映像データＹＤ(n)がシェーディング
補正やガンマ補正のための信号処理信号処理が行われる
信号処理回路に供給される。
して出力する撮像装置のブロック図で、図９は、その動
作を説明するタイミング図である。ＣＣＤ固体撮像素子
１は、１列に配列された複数の受光画素、各受光画素に
蓄積される情報電荷を受け取って転送するシフトレジス
タ及びシフトレジスタから出力される情報電荷を電圧に
変換して取り出す出力部からなり、駆動回路２から与え
られる駆動クロックＤＲＶに応答して映像信号Ｙ(t)を
出力する。駆動回路２は、一定の周期を有する基準クロ
ックＣＬＫに基づいて駆動クロックＤＲＶを生成し、撮
像素子１に供給する。この駆動クロックＤＲＶは、一般
に、基準クロックＣＬＫを所定の割合で分周して得られ
るものであり、受光画素からシフトレジスタ側に情報電
荷を転送する読出クロックφS、シフトレジスタの情報
電荷を出力側へ順次転送する転送クロックφH及び出力
部に蓄積される情報電荷を排出するリセットクロックφ
Rを含む。Ａ／Ｄ変換回路３は、基準クロックＣＬＫに
基づいて設定されるタイミングで映像信号Ｙ(t)をサン
プルホールドし、ホールドしたレベルをデジタルデータ
に変換することによって映像データＹＤ(n)を発生す
る。そして、この映像データＹＤ(n)がシェーディング
補正やガンマ補正のための信号処理信号処理が行われる
信号処理回路に供給される。
【０００４】撮像素子１においては、受光画素からシフ
トレジスタに取り込まれた情報電荷が転送クロックφH
に応答して出力部側へ転送され、出力部で１ビット毎に
電圧値に変換される。このようにして撮像素子１から取
り出される映像信号Ｙ(t)は、転送クロックφHに同期し
て、リセットレベルと信号レベルとを交互に繰り返すこ
とになる。実際には、出力部の容量や電荷の移動速度の
影響により、リセットレベルから信号レベルに変化する
までには遅れが生じる。このため、Ａ／Ｄ変換回路３の
サンプルホールドのタイミングは、映像信号Ｙ(t)の信
号レベルが安定した期間、即ち、撮像素子１の出力部で
情報電荷が排出される直前の期間に設定される。
トレジスタに取り込まれた情報電荷が転送クロックφH
に応答して出力部側へ転送され、出力部で１ビット毎に
電圧値に変換される。このようにして撮像素子１から取
り出される映像信号Ｙ(t)は、転送クロックφHに同期し
て、リセットレベルと信号レベルとを交互に繰り返すこ
とになる。実際には、出力部の容量や電荷の移動速度の
影響により、リセットレベルから信号レベルに変化する
までには遅れが生じる。このため、Ａ／Ｄ変換回路３の
サンプルホールドのタイミングは、映像信号Ｙ(t)の信
号レベルが安定した期間、即ち、撮像素子１の出力部で
情報電荷が排出される直前の期間に設定される。
【０００５】ところが、駆動回路２の駆動タイミングに
Ａ／Ｄ変換回路３のサンプルホールドのタイミングを一
致させたとしても、撮像素子１の出力に遅延が生じる場
合があり、必ずしも映像信号Ｙ(t)を所望のタイミング
でサンプルホールドできるとは限らない。このため、撮
像素子１とＡ／Ｄ変換回路３との間に遅延回路４を設け
てＡ／Ｄ変換回路３への映像信号Ｙ(t)の入力のタイミ
ングをずらすことで、映像信号Ｙ(t)を的確なタイミン
グでサンプルホールドできるようにしている。即ち、Ａ
／Ｄ変換回路３から取り出されるサンプルホールドポイ
ントのモニタ信号ＳＭＰに対して映像信号Ｙ(t)が所望
のタイミングとなるように遅延量を設定した遅延回路４
を撮像素子１とＡ／Ｄ変換回路３との間に接続すること
で、Ａ／Ｄ変換回路３のサンプルホールドのタイミング
を最適化している。
Ａ／Ｄ変換回路３のサンプルホールドのタイミングを一
致させたとしても、撮像素子１の出力に遅延が生じる場
合があり、必ずしも映像信号Ｙ(t)を所望のタイミング
でサンプルホールドできるとは限らない。このため、撮
像素子１とＡ／Ｄ変換回路３との間に遅延回路４を設け
てＡ／Ｄ変換回路３への映像信号Ｙ(t)の入力のタイミ
ングをずらすことで、映像信号Ｙ(t)を的確なタイミン
グでサンプルホールドできるようにしている。即ち、Ａ
／Ｄ変換回路３から取り出されるサンプルホールドポイ
ントのモニタ信号ＳＭＰに対して映像信号Ｙ(t)が所望
のタイミングとなるように遅延量を設定した遅延回路４
を撮像素子１とＡ／Ｄ変換回路３との間に接続すること
で、Ａ／Ｄ変換回路３のサンプルホールドのタイミング
を最適化している。
【０００６】
【発明が解決しようとする課題】映像信号Ｙ(t)を遅延
する遅延回路４は、アナログ情報を遅延するためのもの
であり、デジタル情報をテンする遅延回路に比べて正確
な遅延量の設定が困難である。特に、映像信号Ｙ(t)の
周波数が高くなると、遅延回路４の信頼性が得られなく
なり、遅延回路４によるタイミングの正確さがなくなる
という問題が生じる。そして、遅延回路４を構成する場
合には、歪みの少ないアナログ信号用のアンプが必要と
なることから、回路規模の増大が予測されると共に、温
度変化の影響を受け易くなって安定した回路動作を得ら
れなくなる。
する遅延回路４は、アナログ情報を遅延するためのもの
であり、デジタル情報をテンする遅延回路に比べて正確
な遅延量の設定が困難である。特に、映像信号Ｙ(t)の
周波数が高くなると、遅延回路４の信頼性が得られなく
なり、遅延回路４によるタイミングの正確さがなくなる
という問題が生じる。そして、遅延回路４を構成する場
合には、歪みの少ないアナログ信号用のアンプが必要と
なることから、回路規模の増大が予測されると共に、温
度変化の影響を受け易くなって安定した回路動作を得ら
れなくなる。
【０００７】そこで本発明は、映像信号に対するＡ／Ｄ
変換回路のサンプルホールドのタイミング制御を容易に
し、且つ、安定した回路動作を保証できるようにするこ
とを目的とする。
変換回路のサンプルホールドのタイミング制御を容易に
し、且つ、安定した回路動作を保証できるようにするこ
とを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上述の課題を
解決するためになされたもので、その特徴とするところ
は、複数の受光画素が１次元あるいは２次元に配列さ
れ、各受光画素で発生する情報電荷が駆動クロックに応
答して転送出力される固体撮像素子と、一定の周期を有
する基準クロックに基づいて駆動クロックを生成し、そ
の駆動クロックを上記固体撮像素子へ供給する駆動回路
と、上記固体撮像素子の出力を上記駆動回路の駆動タイ
ミングに同期したタイミングでサンプルホールドし、ホ
ールドしたレベルに対応するデジタルデータを発生する
アナログ／デジタル変換回路と、上記駆動回路の駆動タ
イミングと上記アナログ／デジタル変換回路のサンプル
ホールドタイミングとの位相差を制御する制御手段と、
を備えて、映像信号が所望のタイミングでアナログ／デ
ジタル変換回路にサンプルホールドされるようにするこ
とにある。
解決するためになされたもので、その特徴とするところ
は、複数の受光画素が１次元あるいは２次元に配列さ
れ、各受光画素で発生する情報電荷が駆動クロックに応
答して転送出力される固体撮像素子と、一定の周期を有
する基準クロックに基づいて駆動クロックを生成し、そ
の駆動クロックを上記固体撮像素子へ供給する駆動回路
と、上記固体撮像素子の出力を上記駆動回路の駆動タイ
ミングに同期したタイミングでサンプルホールドし、ホ
ールドしたレベルに対応するデジタルデータを発生する
アナログ／デジタル変換回路と、上記駆動回路の駆動タ
イミングと上記アナログ／デジタル変換回路のサンプル
ホールドタイミングとの位相差を制御する制御手段と、
を備えて、映像信号が所望のタイミングでアナログ／デ
ジタル変換回路にサンプルホールドされるようにするこ
とにある。
【０００９】
【作用】本発明によれば、固体撮像素子が駆動されるタ
イミング、即ち、固体撮像素子から映像信号が出力され
るタイミングと、アナログ／デジタル変換回路のサンプ
ルホールドのタイミングと、がそれぞれ基準クロックの
１クロック期間単位で可変設定される。このため、互い
のタイミングの差を正確に制御することが可能になると
共に、ノイズや温度変化による影響を受けにくくなる。
イミング、即ち、固体撮像素子から映像信号が出力され
るタイミングと、アナログ／デジタル変換回路のサンプ
ルホールドのタイミングと、がそれぞれ基準クロックの
１クロック期間単位で可変設定される。このため、互い
のタイミングの差を正確に制御することが可能になると
共に、ノイズや温度変化による影響を受けにくくなる。
【００１０】
【実施例】図１は、本発明の撮像装置のブロック図で、
図２は、その動作を説明するタイミング図である。ＣＣ
Ｄ固体撮像素子１１は、１列のシフトレジスタの各ビッ
ト毎に複数の受光画素が対応付けられており、シフトレ
ジスタの出力側に設けられる出力部でシフトレジスタの
１ビット毎の情報電荷が電圧値に変換されて映像信号Ｙ
(t)として出力される。この撮像素子１１は、図８に示
す撮像素子１と同一のものである。駆動回路１２は、分
周回路１３から与えられる起動トリガＴＲＧにより起動
し、基準クロックＣＬＫに基づいて、読出クロック
φS、転送クロックφH及びリセットクロックφRを含む
駆動クロックＤＲＶを生成して撮像素子１１に供給す
る。ここで、読出クロックφSは受光画素に蓄積された
情報電荷をシフトレジスタへ転送し、転送クロックφH
はシフトレジスタへ転送された情報電荷を出力側へ順次
転送し、リセットクロックφRは出力部に蓄積される情
報電荷を周期的に排出する。分周回路１３は、基準クロ
ックＣＬＫを所定の比率で分周し、プログラム信号ＰＲ
Ｇで指定される位相を有する起動トリガＴＲＧを駆動回
路１３に供給する。この分周回路１３では、分周比率に
応じた種類の位相の選択が可能であり、例えば、基準ク
ロックＣＬＫを４分周する場合には４種類の位相が選択
でき、８分周する場合には８種類の位相が選択できる。
同様に、駆動回路１２から撮像素子１１に供給される駆
動クロックＤＲＶについても、起動トリガＴＲＧに対応
して、プログラム信号ＰＲＧで指定される位相を有す
る。Ａ／Ｄ変換回路１４は、基準クロックＣＬＫに基づ
いて設定されるタイミングで映像信号Ｙ(t)を１画素毎
にサンプルホールドし、ホールドしたレベルをデジタル
データに変換して映像データＹＤ(n)を出力する。
図２は、その動作を説明するタイミング図である。ＣＣ
Ｄ固体撮像素子１１は、１列のシフトレジスタの各ビッ
ト毎に複数の受光画素が対応付けられており、シフトレ
ジスタの出力側に設けられる出力部でシフトレジスタの
１ビット毎の情報電荷が電圧値に変換されて映像信号Ｙ
(t)として出力される。この撮像素子１１は、図８に示
す撮像素子１と同一のものである。駆動回路１２は、分
周回路１３から与えられる起動トリガＴＲＧにより起動
し、基準クロックＣＬＫに基づいて、読出クロック
φS、転送クロックφH及びリセットクロックφRを含む
駆動クロックＤＲＶを生成して撮像素子１１に供給す
る。ここで、読出クロックφSは受光画素に蓄積された
情報電荷をシフトレジスタへ転送し、転送クロックφH
はシフトレジスタへ転送された情報電荷を出力側へ順次
転送し、リセットクロックφRは出力部に蓄積される情
報電荷を周期的に排出する。分周回路１３は、基準クロ
ックＣＬＫを所定の比率で分周し、プログラム信号ＰＲ
Ｇで指定される位相を有する起動トリガＴＲＧを駆動回
路１３に供給する。この分周回路１３では、分周比率に
応じた種類の位相の選択が可能であり、例えば、基準ク
ロックＣＬＫを４分周する場合には４種類の位相が選択
でき、８分周する場合には８種類の位相が選択できる。
同様に、駆動回路１２から撮像素子１１に供給される駆
動クロックＤＲＶについても、起動トリガＴＲＧに対応
して、プログラム信号ＰＲＧで指定される位相を有す
る。Ａ／Ｄ変換回路１４は、基準クロックＣＬＫに基づ
いて設定されるタイミングで映像信号Ｙ(t)を１画素毎
にサンプルホールドし、ホールドしたレベルをデジタル
データに変換して映像データＹＤ(n)を出力する。
【００１１】続いて、駆動回路１２及びＡ／Ｄ変換回路
１４を基準クロックＣＬＫの４倍の周期で動作させる場
合を説明する。分周回路１３は、基準クロックＣＬＫを
４分周して基準クロックＣＬＫの４倍の周期を有する起
動トリガＴＲＧを出力する。この起動トリガＴＲＧに対
しては、互いに基準クロックＣＬＫの１クロック期間ず
れた４種類の位相の設定が可能であり、この４種類の位
相のうちプログラム信号ＰＲＧにより指定される位相が
選択される。この起動トリガＴＲＧで起動する駆動回路
１２は、起動トリガＴＲＧに対応した位相、即ち、プロ
グラム信号ＰＲＧが指定する位相の転送クロックφHを
発生する。映像信号Ｙ(t)は、転送クロックφHに従うタ
イミングでリセットレベルと信号レベルとを交互に示す
ことになる。一方、Ａ／Ｄ変換回路１４は、映像信号Ｙ
(t)をサンプルホールドするタイミングが、基準クロッ
クＣＬＫの４倍の周期に設定される。また、Ａ／Ｄ変換
回路１４では、映像信号Ｙ(t)のサンプルホールドパル
スの他にも、アナログ値からデジタルデータへの変換処
理の際に必要な各種のタイミングパルスが基準クロック
ＣＬＫから生成される。そこで、Ａ／Ｄ変換回路１４が
実際に映像信号Ｙ(t)をサンプルホールドするタイミン
グを示すサンプルホールドポイントのモニタ信号ＳＭＰ
を映像信号Ｙ(t)と対比する。その結果、サンプルホー
ルドのタイミングがずれていれば、プログラム信号ＰＲ
Ｇの変更によって転送クロックφHの位相を変更し、映
像信号Ｙ(t)を最適なタイミングでＡ／Ｄ変換回路１４
にサンプルホールドさせる。例えば、映像信号Ｙ(t)の
サンプルホールドのタイミングが、モニタ信号ＳＭＰに
対して１／２周期程度進んでいたとすると、図２に破線
で示すように、起動トリガＴＲＧの位相を基準クロック
ＣＬＫの２クロック分ずらすことで転送クロックφHの
位相を１８０°遅らせて映像信号Ｙ(t)を１／２周期遅
らせるようにする。このように、プログラム信号ＰＲＧ
を変更すれば、Ａ／Ｄ変換回路１４のサンプルホールド
のタイミングを容易に変更することが可能である。ここ
では、分周回路１３の分周比率を１／４としたため、映
像信号Ｙ(t)の出力タイミングは４種類となるが、分周
回路１３の分周比率をさらに細かく設定すれば、より正
確なタイミングの制御が可能になる。
１４を基準クロックＣＬＫの４倍の周期で動作させる場
合を説明する。分周回路１３は、基準クロックＣＬＫを
４分周して基準クロックＣＬＫの４倍の周期を有する起
動トリガＴＲＧを出力する。この起動トリガＴＲＧに対
しては、互いに基準クロックＣＬＫの１クロック期間ず
れた４種類の位相の設定が可能であり、この４種類の位
相のうちプログラム信号ＰＲＧにより指定される位相が
選択される。この起動トリガＴＲＧで起動する駆動回路
１２は、起動トリガＴＲＧに対応した位相、即ち、プロ
グラム信号ＰＲＧが指定する位相の転送クロックφHを
発生する。映像信号Ｙ(t)は、転送クロックφHに従うタ
イミングでリセットレベルと信号レベルとを交互に示す
ことになる。一方、Ａ／Ｄ変換回路１４は、映像信号Ｙ
(t)をサンプルホールドするタイミングが、基準クロッ
クＣＬＫの４倍の周期に設定される。また、Ａ／Ｄ変換
回路１４では、映像信号Ｙ(t)のサンプルホールドパル
スの他にも、アナログ値からデジタルデータへの変換処
理の際に必要な各種のタイミングパルスが基準クロック
ＣＬＫから生成される。そこで、Ａ／Ｄ変換回路１４が
実際に映像信号Ｙ(t)をサンプルホールドするタイミン
グを示すサンプルホールドポイントのモニタ信号ＳＭＰ
を映像信号Ｙ(t)と対比する。その結果、サンプルホー
ルドのタイミングがずれていれば、プログラム信号ＰＲ
Ｇの変更によって転送クロックφHの位相を変更し、映
像信号Ｙ(t)を最適なタイミングでＡ／Ｄ変換回路１４
にサンプルホールドさせる。例えば、映像信号Ｙ(t)の
サンプルホールドのタイミングが、モニタ信号ＳＭＰに
対して１／２周期程度進んでいたとすると、図２に破線
で示すように、起動トリガＴＲＧの位相を基準クロック
ＣＬＫの２クロック分ずらすことで転送クロックφHの
位相を１８０°遅らせて映像信号Ｙ(t)を１／２周期遅
らせるようにする。このように、プログラム信号ＰＲＧ
を変更すれば、Ａ／Ｄ変換回路１４のサンプルホールド
のタイミングを容易に変更することが可能である。ここ
では、分周回路１３の分周比率を１／４としたため、映
像信号Ｙ(t)の出力タイミングは４種類となるが、分周
回路１３の分周比率をさらに細かく設定すれば、より正
確なタイミングの制御が可能になる。
【００１２】図３は、分周回路１３の構成を示すブロッ
ク図で、図４は、その動作を説明するタイミング図であ
る。カウンタ１５は、基準クロックＣＬＫをカウント
し、そのカウント値をデコーダ１６に供給する。デコー
ダ１６は、カウンタ１５のカウント値が所定の値に達す
る毎にカウンタ１５にリセット信号を与え、カウンタ１
５を所定の周期で動作させる。例えば、基準クロックＣ
ＬＫを４分周する場合には、カウンタ１５のカウント値
が「４」だけ進んだときにカウンタ１５にリセット信号
を与えるように構成され、カウンタ１５を４クロック周
期で動作させる。ところで、基準クロックＣＬＫを２n
分周とする場合であれば、カウンタ１５をｎビット構成
としてループ動作させることにより、カウンタ１５を容
易に２nクロック周期で動作させることが可能である。
また、デコーダ１６は、カウンタ１５が所定の周期で動
作する間に、位相が１クロック期間単位でずれた複数の
タイミングパルスを発生し、セレクタ１７へ供給する。
カウンタ１５が４クロック周期で動作する場合には、図
４に示すように４種類のタイミングパルスＤ１〜Ｄ４を
発生する。そして、セレクタ１７は、プログラム信号Ｐ
ＲＧの指示に従ってデコーダ１６から供給される複数の
タイミングパルスの内の１つを選択し、起動トリガＴＲ
Ｇとして出力する。従って、起動トリガＴＲＧの位相
は、プログラム信号ＰＲＧの指示を変更することで、基
準クロックＣＬＫの１クロック期間単位での変更が可能
になる。例えば、タイミングパルスＤ２が選択されてい
る状態から、タイミングパルスＤ４を選択するようにプ
ログラム信号ＰＲＧを変更すれば、起動トリガＴＲＧの
位相を２クロック期間遅らせることができる。
ク図で、図４は、その動作を説明するタイミング図であ
る。カウンタ１５は、基準クロックＣＬＫをカウント
し、そのカウント値をデコーダ１６に供給する。デコー
ダ１６は、カウンタ１５のカウント値が所定の値に達す
る毎にカウンタ１５にリセット信号を与え、カウンタ１
５を所定の周期で動作させる。例えば、基準クロックＣ
ＬＫを４分周する場合には、カウンタ１５のカウント値
が「４」だけ進んだときにカウンタ１５にリセット信号
を与えるように構成され、カウンタ１５を４クロック周
期で動作させる。ところで、基準クロックＣＬＫを２n
分周とする場合であれば、カウンタ１５をｎビット構成
としてループ動作させることにより、カウンタ１５を容
易に２nクロック周期で動作させることが可能である。
また、デコーダ１６は、カウンタ１５が所定の周期で動
作する間に、位相が１クロック期間単位でずれた複数の
タイミングパルスを発生し、セレクタ１７へ供給する。
カウンタ１５が４クロック周期で動作する場合には、図
４に示すように４種類のタイミングパルスＤ１〜Ｄ４を
発生する。そして、セレクタ１７は、プログラム信号Ｐ
ＲＧの指示に従ってデコーダ１６から供給される複数の
タイミングパルスの内の１つを選択し、起動トリガＴＲ
Ｇとして出力する。従って、起動トリガＴＲＧの位相
は、プログラム信号ＰＲＧの指示を変更することで、基
準クロックＣＬＫの１クロック期間単位での変更が可能
になる。例えば、タイミングパルスＤ２が選択されてい
る状態から、タイミングパルスＤ４を選択するようにプ
ログラム信号ＰＲＧを変更すれば、起動トリガＴＲＧの
位相を２クロック期間遅らせることができる。
【００１３】尚、この分周回路１３については、プログ
ラム信号ＰＲＧによってデコーダ１６のデコード情報を
書き替えるようにすることで、セレクタ１７の省略が可
能である。図５は、駆動回路１２の構成を示すブロック
図で、図６は、その動作を説明するタイミング図であ
る。
ラム信号ＰＲＧによってデコーダ１６のデコード情報を
書き替えるようにすることで、セレクタ１７の省略が可
能である。図５は、駆動回路１２の構成を示すブロック
図で、図６は、その動作を説明するタイミング図であ
る。
【００１４】カウンタ１８は、起動トリガＴＲＧでリセ
ットされた後に基準クロックＣＬＫをカウントすること
で、起動トリガＴＲＧに応じた周期で動作し、そのカウ
ント値をデコーダ１９に供給する。デコーダ１９は、カ
ウンタ１８が起動トリガＴＲＧに対応した周期で動作す
る間に、特定のタイミングでタイミングパルスを発生
し、パルス生成部２０へ供給する。また、デコーダ１９
は、カウンタ１８のカウント値が所定の値に達する毎に
カウンタ１８にリセット信号を与えることで、カウンタ
１８を周期的の動作させる。このデコーダ１９からのリ
セット信号によるリセット周期は、起動トリガＴＲＧに
よるリセット周期に一致するように設定される。このた
め、分周回路１３からの起動トリガＴＲＧの供給がなか
ったとしても、カウンタ１８は、起動トリガＴＲＧに従
う所定の周期で動作することになる。そして、パルス生
成部２０は、デコーダ１９から供給されるタイミングパ
ルスに基づいて２相の転送クロックφH1、φH2を生成
し、撮像素子１１へ供給する。これと同時に、転送クロ
ックφH1、φH2と同一の周期を有するリセットクロック
φRを生成して撮像素子１１へ供給する。このため、駆
動クロックＤＲＶの位相が起動トリガＴＲＧに対応して
設定される。
ットされた後に基準クロックＣＬＫをカウントすること
で、起動トリガＴＲＧに応じた周期で動作し、そのカウ
ント値をデコーダ１９に供給する。デコーダ１９は、カ
ウンタ１８が起動トリガＴＲＧに対応した周期で動作す
る間に、特定のタイミングでタイミングパルスを発生
し、パルス生成部２０へ供給する。また、デコーダ１９
は、カウンタ１８のカウント値が所定の値に達する毎に
カウンタ１８にリセット信号を与えることで、カウンタ
１８を周期的の動作させる。このデコーダ１９からのリ
セット信号によるリセット周期は、起動トリガＴＲＧに
よるリセット周期に一致するように設定される。このた
め、分周回路１３からの起動トリガＴＲＧの供給がなか
ったとしても、カウンタ１８は、起動トリガＴＲＧに従
う所定の周期で動作することになる。そして、パルス生
成部２０は、デコーダ１９から供給されるタイミングパ
ルスに基づいて２相の転送クロックφH1、φH2を生成
し、撮像素子１１へ供給する。これと同時に、転送クロ
ックφH1、φH2と同一の周期を有するリセットクロック
φRを生成して撮像素子１１へ供給する。このため、駆
動クロックＤＲＶの位相が起動トリガＴＲＧに対応して
設定される。
【００１５】図７は、本発明の他の実施例を示すブロッ
ク図である。ＣＣＤ固体撮像素子２１は、図１の撮像素
子１１と同様に、シフトレジスタの各ビット毎に複数の
受光画素が対応付けられ、そのシフトレジスタの出力側
に設けられる出力部でシフトレジスタの１ビット毎の情
報電荷を電圧値に変換して映像信号Ｙ(t)を出力する。
駆動回路２２は、基準クロックＣＬＫに基づいて、読出
クロックφS、転送クロックφH及びリセットクロックφ
Rを含む駆動クロックＤＲＶを生成して撮像素子２１に
供給する。Ａ／Ｄ変換回路２３は、分周回路２４から供
給されるシステムクロックＳＹＳに基づいて設定される
タイミングで映像信号Ｙ(t)を１画素毎にサンプルホー
ルドし、ホールドしたレベルをデジタルデータに変換し
て映像データＹＤ(n)を出力する。分周回路２４は、基
準クロックＣＬＫを所定の比率で分周し、プログラム信
号ＰＲＧで指定される位相を有するシステムクロックＳ
ＹＳを生成してＡ／Ｄ変換回路２３へに供給する。この
分周回路２４では、分周比率に応じた種類の位相の選択
が可能である。従って、Ａ／Ｄ変換回路１４のサンプル
ホールドのタイミングについても、システムクロックＳ
ＹＳと同様に、プログラム信号ＰＲＧで指定される位相
に設定される。
ク図である。ＣＣＤ固体撮像素子２１は、図１の撮像素
子１１と同様に、シフトレジスタの各ビット毎に複数の
受光画素が対応付けられ、そのシフトレジスタの出力側
に設けられる出力部でシフトレジスタの１ビット毎の情
報電荷を電圧値に変換して映像信号Ｙ(t)を出力する。
駆動回路２２は、基準クロックＣＬＫに基づいて、読出
クロックφS、転送クロックφH及びリセットクロックφ
Rを含む駆動クロックＤＲＶを生成して撮像素子２１に
供給する。Ａ／Ｄ変換回路２３は、分周回路２４から供
給されるシステムクロックＳＹＳに基づいて設定される
タイミングで映像信号Ｙ(t)を１画素毎にサンプルホー
ルドし、ホールドしたレベルをデジタルデータに変換し
て映像データＹＤ(n)を出力する。分周回路２４は、基
準クロックＣＬＫを所定の比率で分周し、プログラム信
号ＰＲＧで指定される位相を有するシステムクロックＳ
ＹＳを生成してＡ／Ｄ変換回路２３へに供給する。この
分周回路２４では、分周比率に応じた種類の位相の選択
が可能である。従って、Ａ／Ｄ変換回路１４のサンプル
ホールドのタイミングについても、システムクロックＳ
ＹＳと同様に、プログラム信号ＰＲＧで指定される位相
に設定される。
【００１６】このような構成によると、Ａ／Ｄ変換回路
２３のサンプルホールドのタイミングを映像信号Ｙ(t)
の位相に対応して容易に変更することができるため、図
１の場合と同様に、映像信号Ｙ(t)を所望のタイミング
でＡ／Ｄ変換回路１４へ取り込むことができる。
２３のサンプルホールドのタイミングを映像信号Ｙ(t)
の位相に対応して容易に変更することができるため、図
１の場合と同様に、映像信号Ｙ(t)を所望のタイミング
でＡ／Ｄ変換回路１４へ取り込むことができる。
【００１７】
【発明の効果】本発明によれば、撮像素子から出力され
る映像信号とこの映像信号をサンプルホールドするタイ
ミングとの位相差の制御が容易になり、映像信号を適正
なタイミングでサンプルホールドすることができる。そ
して、サンプルホールドのタイミングの制御でアナログ
回路を用いていないため、正確なタイミングの制御が可
能になると共に、温度変化やノイズの影響を受けにくく
なり、安定した回路動作が望める。
る映像信号とこの映像信号をサンプルホールドするタイ
ミングとの位相差の制御が容易になり、映像信号を適正
なタイミングでサンプルホールドすることができる。そ
して、サンプルホールドのタイミングの制御でアナログ
回路を用いていないため、正確なタイミングの制御が可
能になると共に、温度変化やノイズの影響を受けにくく
なり、安定した回路動作が望める。
【００１８】また、駆動回路と映像信号処理回路とを１
チップ構成とする場合には、アナログ信号の遅延のため
の外付け回路が必要なくなり、撮像装置を構成する部品
点数の削減が図れる。
チップ構成とする場合には、アナログ信号の遅延のため
の外付け回路が必要なくなり、撮像装置を構成する部品
点数の削減が図れる。
【図１】本発明の撮像装置の一実施例を示すブロック図
である。
である。
【図２】図１の動作を説明するタイミング図である。
【図３】分周回路の構成を示すブロック図である。
【図４】図３の動作を説明するタイミング図である。
【図５】駆動回路の構成を示すブロック図である。
【図６】図５の動作を説明するタイミング図である。
【図７】本発明の撮像装置の他の実施例を示すブロック
図である。
図である。
【図８】従来の撮像装置の構成を示すブロック図であ
る。
る。
【図９】図８の動作を説明するタイミング図である。
１、１１、２１ ＣＣＤ固体撮像素子 ２、１２、２２ 駆動回路 ３、１４、２３ Ａ／Ｄ変換回路 １３、２４ 分周回路 １５、１８ カウンタ １６、１９ デコーダ １７ セレクタ ２０ パルス生成部
Claims (3)
- 【請求項１】 複数の受光画素が１次元あるいは２次元
に配列され、各受光画素で発生する情報電荷が駆動クロ
ックに応答して転送出力される固体撮像素子と、一定の
周期を有する基準クロックに基づいて駆動クロックを生
成し、その駆動クロックを上記固体撮像素子へ供給する
駆動回路と、上記固体撮像素子の出力を上記駆動回路の
駆動タイミングに同期したタイミングでサンプルホール
ドし、ホールドしたレベルに対応するデジタルデータを
発生するアナログ／デジタル変換回路と、上記駆動回路
の駆動タイミングと上記アナログ／デジタル変換回路の
サンプルホールドタイミングとの位相差を制御する制御
手段と、を備えたことを特徴とする撮像装置。 - 【請求項２】 複数の受光画素が１次元あるいは２次元
に配列され、各受光画素で発生する情報電荷が駆動クロ
ックに応答して転送出力される固体撮像素子と、一定の
周期を有する第１の基準クロックを所定の割合で分周し
て第１の基準クロックの整数倍の周期を有する第２の基
準クロックを生成する分周回路と、上記第２の基準クロ
ックに基づいて駆動クロックを生成して上記固体撮像素
子へ供給する駆動回路と、上記固体撮像素子の出力を上
記第１の基準クロックの整数倍の周期に同期したタイミ
ングでサンプルホールドし、ホールドしたレベルに対応
するデジタルデータを発生するアナログ／デジタル変換
回路と、上記分周回路から出力される上記第２の基準ク
ロックの位相を上記第１のクロックの１周期単位で変更
することで、上記アナログ／デジタル変換回路のサンプ
ルホールドタイミングに対する上記駆動クロックの位相
を制御する制御手段と、を備えたことを特徴とする撮像
装置。 - 【請求項３】 複数の受光画素が１次元あるいは２次元
に配列され、各受光画素に発生する情報電荷が駆動クロ
ックに応答して転送出力される固体撮像素子と、一定の
周期を有する第１の基準クロックを所定の割合で分周し
て第１の基準クロックの整数倍の周期を有する第２の基
準クロックを生成する分周回路と、上記第１の基準クロ
ックに基づいて、上記第１の基準クロックの整数倍の周
期を有する駆動クロックを生成して上記固体撮像素子へ
供給する駆動回路と、上記固体撮像素子の出力を上記第
２の基準クロックに同期したタイミングでサンプルホー
ルドし、ホールドしたレベルに対応するデジタルデータ
を発生するアナログ／デジタル変換回路と、上記分周回
路から出力される上記第２の基準クロックの位相を上記
第１のクロックの１周期単位で変更することで、上記駆
動クロックに対する上記アナログ／デジタル変換回路の
サンプルホールドタイミングを制御する制御手段と、を
備えたことを特徴とする撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08168994A JP3172359B2 (ja) | 1994-04-20 | 1994-04-20 | 撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08168994A JP3172359B2 (ja) | 1994-04-20 | 1994-04-20 | 撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07288660A true JPH07288660A (ja) | 1995-10-31 |
| JP3172359B2 JP3172359B2 (ja) | 2001-06-04 |
Family
ID=13753332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08168994A Expired - Lifetime JP3172359B2 (ja) | 1994-04-20 | 1994-04-20 | 撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3172359B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7633540B2 (en) | 2006-05-01 | 2009-12-15 | Canon Kabushiki Kaisha | Image pickup apparatus and image reading apparatus using image pickup apparatus |
| US7920197B2 (en) | 2007-05-07 | 2011-04-05 | Canon Kabushiki Kaisha | Image pickup apparatus |
-
1994
- 1994-04-20 JP JP08168994A patent/JP3172359B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7633540B2 (en) | 2006-05-01 | 2009-12-15 | Canon Kabushiki Kaisha | Image pickup apparatus and image reading apparatus using image pickup apparatus |
| US7920197B2 (en) | 2007-05-07 | 2011-04-05 | Canon Kabushiki Kaisha | Image pickup apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3172359B2 (ja) | 2001-06-04 |
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