JPH07288545A - 通信データ交換装置および該交換装置を用いた通信システム - Google Patents
通信データ交換装置および該交換装置を用いた通信システムInfo
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- JPH07288545A JPH07288545A JP7856394A JP7856394A JPH07288545A JP H07288545 A JPH07288545 A JP H07288545A JP 7856394 A JP7856394 A JP 7856394A JP 7856394 A JP7856394 A JP 7856394A JP H07288545 A JPH07288545 A JP H07288545A
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- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4239—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with asynchronous protocol
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Abstract
(57)【要約】
【目的】 受信した信号を速やかに複数の局に分配する
ことのできる通信データ交換装置および通信データ交換
システムを実現すること。 【構成】 入回線および出回線とメモリバスとの間に設
けられる通信データ交換装置であって、入回線と接続す
る受信部と、出回線と接続する送信部と、受信部の受信
内容および送信部の送信内容を記憶するバッファメモリ
と、バッファメモリとメモリバスとの間におけるデータ
転送動作を制御するメモリ転送制御部と、上記各部の動
作を制御する主制御部とからなり、主制御部は、受信部
にて入回線からの信号が受信されると該信号をバッファ
メモリに記憶させるとともにメモリバスに転送させ、ま
た、メモリバス上のデータについてはその内容から自局
宛てのものであるかを確認し、自局宛てのデータについ
ては送信部により出回線へ送出させることを特徴とす
る。
ことのできる通信データ交換装置および通信データ交換
システムを実現すること。 【構成】 入回線および出回線とメモリバスとの間に設
けられる通信データ交換装置であって、入回線と接続す
る受信部と、出回線と接続する送信部と、受信部の受信
内容および送信部の送信内容を記憶するバッファメモリ
と、バッファメモリとメモリバスとの間におけるデータ
転送動作を制御するメモリ転送制御部と、上記各部の動
作を制御する主制御部とからなり、主制御部は、受信部
にて入回線からの信号が受信されると該信号をバッファ
メモリに記憶させるとともにメモリバスに転送させ、ま
た、メモリバス上のデータについてはその内容から自局
宛てのものであるかを確認し、自局宛てのデータについ
ては送信部により出回線へ送出させることを特徴とす
る。
Description
【０００１】
【産業上の利用分野】本発明はデータの交換装置に関
し、特に、パケット信号データを扱う通信データ交換装
置に関する。
し、特に、パケット信号データを扱う通信データ交換装
置に関する。
【０００２】
【従来の技術】従来の通信データ交換装置は図８に示す
ように入回線からのデータを受信する複数の受信回路８
０１と、受信したデータのヘッダ部を解析し、転送先送
信回路を決定するＣＰＵ８０２および受信回路８０１よ
り転送されて来たデータにヘッダ等を付加して出回線に
データを送信する複数の送信回路８０３より構成され、
これらはデータバス８０４にて接続されている。次に動
作について説明する。
ように入回線からのデータを受信する複数の受信回路８
０１と、受信したデータのヘッダ部を解析し、転送先送
信回路を決定するＣＰＵ８０２および受信回路８０１よ
り転送されて来たデータにヘッダ等を付加して出回線に
データを送信する複数の送信回路８０３より構成され、
これらはデータバス８０４にて接続されている。次に動
作について説明する。
【０００３】受信された信号の先頭には行き先を示すヘ
ッダが付加されており、受信回路８０１にてヘッダを分
離してＣＰＵ８０２へ渡す。ＣＰＵ８０２は受信回路８
０１より渡されたヘッダによりデータを送信する出回線
を決定する。受信される信号はヘッダに続いてデータが
あり、このデータをＣＰＵ８０２経由ですでに決定した
出回線と接続する送信回路８０３へ転送する。送信回路
８０３ではＣＰＵ８０２より受け取ったデータに新たに
ヘッダを付加し、出回線より送出する。
ッダが付加されており、受信回路８０１にてヘッダを分
離してＣＰＵ８０２へ渡す。ＣＰＵ８０２は受信回路８
０１より渡されたヘッダによりデータを送信する出回線
を決定する。受信される信号はヘッダに続いてデータが
あり、このデータをＣＰＵ８０２経由ですでに決定した
出回線と接続する送信回路８０３へ転送する。送信回路
８０３ではＣＰＵ８０２より受け取ったデータに新たに
ヘッダを付加し、出回線より送出する。
【０００４】また、受信回路のデータを送信回路に転送
するのに高速化を図るために、ヘッダ処理と同時にデー
タ受信処理およびパケット送信処理を並行して行う方法
が特開昭６３−２１９２４８号公報に開示されている。
するのに高速化を図るために、ヘッダ処理と同時にデー
タ受信処理およびパケット送信処理を並行して行う方法
が特開昭６３−２１９２４８号公報に開示されている。
【０００５】
【発明が解決しようとする課題】受信した信号のヘッダ
により出回線すなわち送信回路を決定して、バスを通し
て受信回路から送信回路へデータ転送を行なうために、
入回線に来た信号を複数の出回線へ分配して送信する場
合、受信回路のデータを送信回路へ転送する動作を出回
線の数だけ行なわなければならない。
により出回線すなわち送信回路を決定して、バスを通し
て受信回路から送信回路へデータ転送を行なうために、
入回線に来た信号を複数の出回線へ分配して送信する場
合、受信回路のデータを送信回路へ転送する動作を出回
線の数だけ行なわなければならない。
【０００６】特開昭６３−２１９２４８号公報に開示さ
れたものにおいては、ヘッダ処理と同時にデータ受信処
理およびパケット送信処理を並行して行うために高速化
がなされているものの、受信処理および送信処理に関し
ては上記の場合と同様に送受信先の局毎に行う必要があ
る。
れたものにおいては、ヘッダ処理と同時にデータ受信処
理およびパケット送信処理を並行して行うために高速化
がなされているものの、受信処理および送信処理に関し
ては上記の場合と同様に送受信先の局毎に行う必要があ
る。
【０００７】このため、例えばデジタル業務用無線に用
いられている１つの局から多数の局へ音声データの中継
を行うＭＣＡ（Multi Channel Access)方式に用いる
と、入回線から出回線への中継遅延が増大し、またバス
のトラヒックも圧迫するという問題点があった。
いられている１つの局から多数の局へ音声データの中継
を行うＭＣＡ（Multi Channel Access)方式に用いる
と、入回線から出回線への中継遅延が増大し、またバス
のトラヒックも圧迫するという問題点があった。
【０００８】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、受信した信号
を速やかに複数の局に分配することのできる通信データ
交換装置および通信データ交換システムを実現すること
を目的とする。
る問題点に鑑みてなされたものであって、受信した信号
を速やかに複数の局に分配することのできる通信データ
交換装置および通信データ交換システムを実現すること
を目的とする。
【０００９】
【課題を解決するための手段】本発明の通信データ交換
装置は、入回線および出回線とメモリバスとの間に設け
られる通信データ交換装置であって、入回線と接続する
受信部と、出回線と接続する送信部と、前記受信部の受
信内容および送信部の送信内容を記憶するバッファメモ
リと、前記バッファメモリとメモリバスとの間における
データ転送動作を制御するメモリ転送制御部と、上記各
部の動作を制御する主制御部とからなり、前記主制御部
は、前記受信部にて入回線からの信号が受信されると該
信号を前記バッファメモリに記憶させるとともに前記メ
モリバスに転送させ、また、メモリバス上のデータにつ
いてはその内容から自局宛てのものであるかを確認し、
自局宛てのデータについては前記送信部により出回線へ
送出させることを特徴とする。
装置は、入回線および出回線とメモリバスとの間に設け
られる通信データ交換装置であって、入回線と接続する
受信部と、出回線と接続する送信部と、前記受信部の受
信内容および送信部の送信内容を記憶するバッファメモ
リと、前記バッファメモリとメモリバスとの間における
データ転送動作を制御するメモリ転送制御部と、上記各
部の動作を制御する主制御部とからなり、前記主制御部
は、前記受信部にて入回線からの信号が受信されると該
信号を前記バッファメモリに記憶させるとともに前記メ
モリバスに転送させ、また、メモリバス上のデータにつ
いてはその内容から自局宛てのものであるかを確認し、
自局宛てのデータについては前記送信部により出回線へ
送出させることを特徴とする。
【００１０】この場合、バッファメモリは、メモリバス
のアドレス値を決定するメモリバスアドレスカウンタ
と、メモリデータバスと、受信部からの受信データを前
記メモリデータバスへ出力する回線受信回路と、メモリ
データバスからのデータを送信部へ送出する回線送信回
路と、メモリバスからのデータをメモリデータバスへ出
力するメモリバス受信回路と、メモリデータバスからの
データをメモリバスへ送出するメモリバス送信回路と、
メモリデータバスと主制御回路との間でのデータの送受
を行うＣＰＵインタフェース回路と、前記メモリデータ
バスにデータ端子が接続されるＲＡＭと、前記メモリバ
スアドレスカウンタの出力値に所定のビット数を加える
加算器と、を有し、主制御部は、受信部にて受信された
信号を前記ＲＡＭに書き込む際には、前記加算器出力を
アドレス値とするものであってもよい。
のアドレス値を決定するメモリバスアドレスカウンタ
と、メモリデータバスと、受信部からの受信データを前
記メモリデータバスへ出力する回線受信回路と、メモリ
データバスからのデータを送信部へ送出する回線送信回
路と、メモリバスからのデータをメモリデータバスへ出
力するメモリバス受信回路と、メモリデータバスからの
データをメモリバスへ送出するメモリバス送信回路と、
メモリデータバスと主制御回路との間でのデータの送受
を行うＣＰＵインタフェース回路と、前記メモリデータ
バスにデータ端子が接続されるＲＡＭと、前記メモリバ
スアドレスカウンタの出力値に所定のビット数を加える
加算器と、を有し、主制御部は、受信部にて受信された
信号を前記ＲＡＭに書き込む際には、前記加算器出力を
アドレス値とするものであってもよい。
【００１１】本発明の通信データ交換システムは、上述
したように構成された通信交換装置を、同一のメモリバ
スにて連結したことを特徴とする。
したように構成された通信交換装置を、同一のメモリバ
スにて連結したことを特徴とする。
【００１２】
【作用】上記のように構成される本発明の通信データ交
換装置においては、主制御装置により受信されたデータ
はバッファメモリに記憶されるとともに前記メモリバス
に転送される。このように、データを各局へ同時に送信
されるので、データ送出にかかる時間が短縮される。
換装置においては、主制御装置により受信されたデータ
はバッファメモリに記憶されるとともに前記メモリバス
に転送される。このように、データを各局へ同時に送信
されるので、データ送出にかかる時間が短縮される。
【００１３】受信された信号を前記ＲＡＭに書き込む際
のアドレス値を、メモリバスのアドレス値に所定のビッ
ト数を加えた加算器出力とした場合には、所定ビット数
の読みだし時間経過後にメモリバス上にデータが送出さ
れるので、データ送出にかかる時間が加算したビット数
により調整される。
のアドレス値を、メモリバスのアドレス値に所定のビッ
ト数を加えた加算器出力とした場合には、所定ビット数
の読みだし時間経過後にメモリバス上にデータが送出さ
れるので、データ送出にかかる時間が加算したビット数
により調整される。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１５】図１は本発明の一実施例の構成を示すブロ
ック図である。
ック図である。
【００１６】本実施例は、デジタル業務用無線に用いら
れるＭＣＡ（Multi Channel Access）方式による音声デ
ータのパケット伝送がなされる通信データ交換装置を示
すものである。
れるＭＣＡ（Multi Channel Access）方式による音声デ
ータのパケット伝送がなされる通信データ交換装置を示
すものである。
【００１７】メモリバス２に共通に接続される複数のユ
ニット１により構成されている。ユニット１は、受信部
１００、送信部２００、バッファメモリ３００およびメ
モリ転送制御部４００から構成されるもので、受信部１
００、送信部２００のそれぞれは、入回線、出回線とバ
ッファメモリ３００の間に設けられ、これらと直接に接
続されている。メモリ転送制御部４００はバッファメモ
リ３００とメモリバス２の間に設けられ、これらと直接
に接続されている。これらの各部の動作は、各部内に設
けられた制御装置と、各制御装置の上位の制御装置であ
り、各ユニット毎に設けられた不図示のＣＰＵにより制
御されるもので、該ＣＰＵを介することによって各部は
相互に接続されている。
ニット１により構成されている。ユニット１は、受信部
１００、送信部２００、バッファメモリ３００およびメ
モリ転送制御部４００から構成されるもので、受信部１
００、送信部２００のそれぞれは、入回線、出回線とバ
ッファメモリ３００の間に設けられ、これらと直接に接
続されている。メモリ転送制御部４００はバッファメモ
リ３００とメモリバス２の間に設けられ、これらと直接
に接続されている。これらの各部の動作は、各部内に設
けられた制御装置と、各制御装置の上位の制御装置であ
り、各ユニット毎に設けられた不図示のＣＰＵにより制
御されるもので、該ＣＰＵを介することによって各部は
相互に接続されている。
【００１８】入回線より送られてくるシリアルデータは
受信回路１００にて受信され、バイト単位毎のパラレル
データに変換された後にバッファメモリ３００へ順次書
き込まれる。
受信回路１００にて受信され、バイト単位毎のパラレル
データに変換された後にバッファメモリ３００へ順次書
き込まれる。
【００１９】バッファメモリ３００に書き込まれたパラ
レルデータは、書き込まれた直後にメモリ転送制御部４
００にてシリアルデータに変換され、メモリバス２を経
由して、他の全ユニット１へ同時に転送される。転送さ
れたデータはメモリ転送制御部４００にて受信され、再
度パラレルデータに変換され、バッファメモリ３００に
書き込まれる。送信部２００ではバッファメモリ３００
内のデータに対して新しいヘッダを付加し、バッファメ
モリ３００のデータをシリアルデータに変換して出回線
より出力する。
レルデータは、書き込まれた直後にメモリ転送制御部４
００にてシリアルデータに変換され、メモリバス２を経
由して、他の全ユニット１へ同時に転送される。転送さ
れたデータはメモリ転送制御部４００にて受信され、再
度パラレルデータに変換され、バッファメモリ３００に
書き込まれる。送信部２００ではバッファメモリ３００
内のデータに対して新しいヘッダを付加し、バッファメ
モリ３００のデータをシリアルデータに変換して出回線
より出力する。
【００２０】図２は、図１中のバッファメモリ３００の
構成を示すブロック図である。
構成を示すブロック図である。
【００２１】図２に示すバッファメモリ３００は、セレ
クタ３０６と、メモリデータバス３１３と、セレクタ３
０６を介してアドレスが供給され、メモリデータバス３
１３を介してデータが供給されるＲＡＭ３０７によって
５ポートのＲＡＭが形成されている。
クタ３０６と、メモリデータバス３１３と、セレクタ３
０６を介してアドレスが供給され、メモリデータバス３
１３を介してデータが供給されるＲＡＭ３０７によって
５ポートのＲＡＭが形成されている。
【００２２】セレクタ３０６には、メモリバスアドレス
カウンタ３０１出力と、該メモリバスアドレスカウンタ
３０１出力と予め定められたビット量”０００００００
１”とを加算するＡＬＵ（算術論理ユニット）３０３出
力を入力する回線受信アドレスカウンタ３０２出力にユ
ニット毎に定められたユニット番号が付加されたもの
と、ＣＰＵが出力する管理用のデータを入力する回線送
信アドレスカウンタ３０４および回線送信アドレスラッ
チ３０５の各出力と、ＣＰＵより直接供給されるアドレ
スとが供給されており、これらのいずれかをアドレスと
してＲＡＭ３０７へ出力する。
カウンタ３０１出力と、該メモリバスアドレスカウンタ
３０１出力と予め定められたビット量”０００００００
１”とを加算するＡＬＵ（算術論理ユニット）３０３出
力を入力する回線受信アドレスカウンタ３０２出力にユ
ニット毎に定められたユニット番号が付加されたもの
と、ＣＰＵが出力する管理用のデータを入力する回線送
信アドレスカウンタ３０４および回線送信アドレスラッ
チ３０５の各出力と、ＣＰＵより直接供給されるアドレ
スとが供給されており、これらのいずれかをアドレスと
してＲＡＭ３０７へ出力する。
【００２３】一方、メモリデータバス３１３には、メモ
リバス２からのデータの受信を行うメモリバス受信回路
３１０、同様にメモリバス２へのデータの送信を行うメ
モリバス送信回路３１２、入回線からのデータを受信す
る回線受信回路３０９、出回線へデータを送出する回線
送信回路３１１およびユニット内の各部の制御を行うＣ
ＰＵと相互に接続するＣＰＵインタフェース回路３０８
が接続されており、ＲＡＭ３０７は、上記の各回路とメ
モリデータバス３１３を介して接続され、アクセスされ
る。ＲＡＭ３０７を各回路により時分割使用することに
より、５ポートのＲＡＭが実現されている。本実施例に
おいては時分割の基本クロックが４．０９６ＭＨｚとし
ている。
リバス２からのデータの受信を行うメモリバス受信回路
３１０、同様にメモリバス２へのデータの送信を行うメ
モリバス送信回路３１２、入回線からのデータを受信す
る回線受信回路３０９、出回線へデータを送出する回線
送信回路３１１およびユニット内の各部の制御を行うＣ
ＰＵと相互に接続するＣＰＵインタフェース回路３０８
が接続されており、ＲＡＭ３０７は、上記の各回路とメ
モリデータバス３１３を介して接続され、アクセスされ
る。ＲＡＭ３０７を各回路により時分割使用することに
より、５ポートのＲＡＭが実現されている。本実施例に
おいては時分割の基本クロックが４．０９６ＭＨｚとし
ている。
【００２４】図３は、本実施例における時分割動作を示
す図である。
す図である。
【００２５】本実施例における時分割動作は、時刻ｔ0
〜時刻ｔ7のときにそれぞれ開始する基本クロックの８
個分で１周期分とされる。
〜時刻ｔ7のときにそれぞれ開始する基本クロックの８
個分で１周期分とされる。
【００２６】時刻ｔ0において、メモリバス送信回路３
１２に、ＲＡＭ３０７より１バイト分のデータを読み出
させ、８ビットのシリアルデータに変換したうえで、時
刻ｔ 0から時刻ｔ7までの期間中、メモリバス２へ送出さ
せる。
１２に、ＲＡＭ３０７より１バイト分のデータを読み出
させ、８ビットのシリアルデータに変換したうえで、時
刻ｔ 0から時刻ｔ7までの期間中、メモリバス２へ送出さ
せる。
【００２７】続く時刻ｔ1から時刻ｔ4までの期間は、Ｃ
ＰＵがＲＡＭ３０７にアクセスできる期間とされてお
り、セレクタ３０６はこの期間内はＣＰＵアドレスを選
択し、ＣＰＵインタフェース回路３０８はＣＰＵとメモ
リデータバス２を接続する。
ＰＵがＲＡＭ３０７にアクセスできる期間とされてお
り、セレクタ３０６はこの期間内はＣＰＵアドレスを選
択し、ＣＰＵインタフェース回路３０８はＣＰＵとメモ
リデータバス２を接続する。
【００２８】上記のようにＣＰＵが直接にＲＡＭ３０７
をアクセスすることにより、この期間においては、バッ
ファメモリ３００内で、パケット伝送を行うためのヘッ
ダの変換等の信号の編集をすることができる。
をアクセスすることにより、この期間においては、バッ
ファメモリ３００内で、パケット伝送を行うためのヘッ
ダの変換等の信号の編集をすることができる。
【００２９】ＣＰＵは編集の終えた送信データの先頭が
記憶されているＲＡＭ３０７の番地の上位１０ビットを
回線送信回線送信アドレスカウンタ３０４に書き込み、
下位６ビットを回線送信アドレスラッチ２０４に書き込
む。
記憶されているＲＡＭ３０７の番地の上位１０ビットを
回線送信回線送信アドレスカウンタ３０４に書き込み、
下位６ビットを回線送信アドレスラッチ２０４に書き込
む。
【００３０】回線送信回路３１１は、回線送信アドレス
カウンタ３０４および回線送信アドレスラッチ３０５に
よって示されるアドレスによりＲＡＭ３０７からデータ
を１バイト分読み出してシリアルデータに変換して送信
データとして出回線へ送出するものであり、１バイト分
のデータである８ビットを送信し終えると回線送信アド
レスカウンタ３０４を更新するとともに時刻ｔ5にＲＡ
Ｍ３０７へアクセスし、次の１バイト分のデータを読み
出して回線送信回路３１１にセットする。
カウンタ３０４および回線送信アドレスラッチ３０５に
よって示されるアドレスによりＲＡＭ３０７からデータ
を１バイト分読み出してシリアルデータに変換して送信
データとして出回線へ送出するものであり、１バイト分
のデータである８ビットを送信し終えると回線送信アド
レスカウンタ３０４を更新するとともに時刻ｔ5にＲＡ
Ｍ３０７へアクセスし、次の１バイト分のデータを読み
出して回線送信回路３１１にセットする。
【００３１】なお、後で説明するようにバッファメモリ
内の送信データは６４バイト飛びに書かれているので、
送信データを示すアドレスは下位６ビットは固定とし、
上位１０ビットのみを更新する。
内の送信データは６４バイト飛びに書かれているので、
送信データを示すアドレスは下位６ビットは固定とし、
上位１０ビットのみを更新する。
【００３２】回線受信回路３０９は、入回線にて受信し
たシリアルデータを１バイト毎にパラレルデータに変換
し、該変換したパラレルデータを時刻ｔ6にＲＡＭ３０
７に書き込む。
たシリアルデータを１バイト毎にパラレルデータに変換
し、該変換したパラレルデータを時刻ｔ6にＲＡＭ３０
７に書き込む。
【００３３】メモリバス受信回路３１０は時刻ｔ0から
時刻ｔ7の間に送られてきた８ビットのシリアルデータ
をパラレルデータに変換し、該変換したパラレルデータ
を時刻ｔ7にＲＡＭ３０７へ書き込む。
時刻ｔ7の間に送られてきた８ビットのシリアルデータ
をパラレルデータに変換し、該変換したパラレルデータ
を時刻ｔ7にＲＡＭ３０７へ書き込む。
【００３４】メモリバス２へのデータの出し入れは、メ
モリバスアドレスカウンタ３０１により示されるアドレ
スにて行なう。
モリバスアドレスカウンタ３０１により示されるアドレ
スにて行なう。
【００３５】メモリバスアドレスカウンタ３０１は各ユ
ニット間での同期を取るために設けられており、基本ク
ロック４．０９６ＭＨｚの８ビット毎に、すなわち５１
２ＫＨｚの速さでカウントアップする１６ビットカウン
タである。
ニット間での同期を取るために設けられており、基本ク
ロック４．０９６ＭＨｚの８ビット毎に、すなわち５１
２ＫＨｚの速さでカウントアップする１６ビットカウン
タである。
【００３６】図４はメモリバスアドレスカウンタ３０１
のカウント値と時刻との関係を示す図である。
のカウント値と時刻との関係を示す図である。
【００３７】メモリバスアドレスカウンタ３０１の値
は、時刻０のときに０とされ、時間と共に増加し、１２
８ｍｓ経過すると０に復帰するように周期的に変化す
る。本実施例の通信データ交換装置には、不図示の基本
クロック送出回路が設けられており、各ユニット内のメ
モリバスアドレスカウンタ３０１は該基本クロック送出
回路が出力するクロックにより、上記カウント値が各ユ
ニット間で完全に同期するように構成されている。
は、時刻０のときに０とされ、時間と共に増加し、１２
８ｍｓ経過すると０に復帰するように周期的に変化す
る。本実施例の通信データ交換装置には、不図示の基本
クロック送出回路が設けられており、各ユニット内のメ
モリバスアドレスカウンタ３０１は該基本クロック送出
回路が出力するクロックにより、上記カウント値が各ユ
ニット間で完全に同期するように構成されている。
【００３８】受信データが受信部１００で受信開始とな
ると、受信開始のタイミングにて回線受信アドレスカウ
ンタ３０２がＡＬＵ３０３の出力をアドレスとしてロー
ドする。ロードするアドレス値はＡＬＵ３０３にてメモ
リバスアドレスカウンタ３０１の値と”０００００００
１”とが加算された値である。
ると、受信開始のタイミングにて回線受信アドレスカウ
ンタ３０２がＡＬＵ３０３の出力をアドレスとしてロー
ドする。ロードするアドレス値はＡＬＵ３０３にてメモ
リバスアドレスカウンタ３０１の値と”０００００００
１”とが加算された値である。
【００３９】図４に示した例では、受信データが、２０
ｍｓ経過した時点で受信開始となり、５０ｍｓ経過した
時点にて受信が終了している。受信データをバッファメ
モリ３００に書き込む際のアドレスは、メモリバス２の
転送アドレスに”１”加算されているので、受信データ
がバッファメモリ３００内のＲＡＭ３０７に書き込まれ
た直後に、遅延なくメモリデータバス３１３へ送出さ
れ、メモリバス送信回路３１２を介してメモリバス２に
送出されて、他のすべてのユニット１に転送される。
ｍｓ経過した時点で受信開始となり、５０ｍｓ経過した
時点にて受信が終了している。受信データをバッファメ
モリ３００に書き込む際のアドレスは、メモリバス２の
転送アドレスに”１”加算されているので、受信データ
がバッファメモリ３００内のＲＡＭ３０７に書き込まれ
た直後に、遅延なくメモリデータバス３１３へ送出さ
れ、メモリバス送信回路３１２を介してメモリバス２に
送出されて、他のすべてのユニット１に転送される。
【００４０】上記のＡＬＵ３０３にて加算するビット数
を調整することにより、受信データがメモリバス２へ送
出されるまでの時間を決定されるため、装置動作に応じ
て送出するまでの時間を容易に調整することが可能とな
っている。
を調整することにより、受信データがメモリバス２へ送
出されるまでの時間を決定されるため、装置動作に応じ
て送出するまでの時間を容易に調整することが可能とな
っている。
【００４１】図５は各ユニットの回線上のデータタイミ
ングとメモリバス２のタイミングを示す図である。
ングとメモリバス２のタイミングを示す図である。
【００４２】各ユニットについて回線は６４回線設けら
れ、その伝送速度は６４ｋｂｐｓとされている。ユニッ
ト数は６４であり、１つのユニットと各ユニットとはそ
れぞれ１回線にて接続されている。
れ、その伝送速度は６４ｋｂｐｓとされている。ユニッ
ト数は６４であり、１つのユニットと各ユニットとはそ
れぞれ１回線にて接続されている。
【００４３】メモリバス２上にはこれらの各ユニットか
らのデータがすべて多重されており、その転送速度は
４．０９６Ｍｂｐｓとされている。
らのデータがすべて多重されており、その転送速度は
４．０９６Ｍｂｐｓとされている。
【００４４】回線上のデータは１バイト毎にメモリバス
２に多重化され、１２５μｓの時間内に回線１〜回線６
４までの６４バイトのデータが時分割多重される。
２に多重化され、１２５μｓの時間内に回線１〜回線６
４までの６４バイトのデータが時分割多重される。
【００４５】図６はバッファメモリ３００内での番地の
割り付けを示す図である。
割り付けを示す図である。
【００４６】番地は６４バイト単位毎に区切られ、回線
１〜回線６４までのデータがバイト単位で書かれる。メ
モリ容量は６４ｋバイトとする。６４バイトのデータは
１２５μｓにてメモリバス２の転送に同期して書き込ま
れ、１２８ｍｓ後に０番地に戻って上書きして行く。
１〜回線６４までのデータがバイト単位で書かれる。メ
モリ容量は６４ｋバイトとする。６４バイトのデータは
１２５μｓにてメモリバス２の転送に同期して書き込ま
れ、１２８ｍｓ後に０番地に戻って上書きして行く。
【００４７】各ユニットのバッファメモリ３００には全
ユニットにて受信されたデータが１２８ｍｓの過去にさ
かのぼって書かれているため、送信部２００は、バッフ
ァメモリ３００のデータから中継すべきデータを探し、
ヘッダコードを送信用に書き直して送信することができ
る。
ユニットにて受信されたデータが１２８ｍｓの過去にさ
かのぼって書かれているため、送信部２００は、バッフ
ァメモリ３００のデータから中継すべきデータを探し、
ヘッダコードを送信用に書き直して送信することができ
る。
【００４８】図７は、バッファメモリ３００内から中継
すべきデータを探す処理を高速に行なうように構成され
たメモリ転送制御部４００の構成を示すブロック図であ
る。
すべきデータを探す処理を高速に行なうように構成され
たメモリ転送制御部４００の構成を示すブロック図であ
る。
【００４９】メモリ転送制御部４００はヘッダ検出部４
０１と２ポートＲＡＭ４０２により構成されている。メ
モリバス２より送られて来た受信データは、メモリバス
受信回路３１０にてパラレルデータに変換され、ＲＡＭ
３０７に書き込まれると同時に、ヘッダ検出部４０１に
てチェックされる。
０１と２ポートＲＡＭ４０２により構成されている。メ
モリバス２より送られて来た受信データは、メモリバス
受信回路３１０にてパラレルデータに変換され、ＲＡＭ
３０７に書き込まれると同時に、ヘッダ検出部４０１に
てチェックされる。
【００５０】ヘッダ検出部４０１は、送信すべきデータ
のヘッダを検出すると、その時のメモリバスアドレスカ
ウンタ３０１の１６ビットデータのうちの下位６ビット
を２ポートＲＡＭ４０２のアドレスの一部”Ａ”とし、
また、ヘッダコードに含まれる転送先コードを２ポート
ＲＡＭ４０２の残りのアドレスとする。
のヘッダを検出すると、その時のメモリバスアドレスカ
ウンタ３０１の１６ビットデータのうちの下位６ビット
を２ポートＲＡＭ４０２のアドレスの一部”Ａ”とし、
また、ヘッダコードに含まれる転送先コードを２ポート
ＲＡＭ４０２の残りのアドレスとする。
【００５１】ＲＡＭ４０２には、上記のようにして決定
されたアドレスに、メモリバスアドレスカウンタ３０１
の１６ビットデータのうちの上位１０ビットがデータ”
Ｂ”として書き込まれる。
されたアドレスに、メモリバスアドレスカウンタ３０１
の１６ビットデータのうちの上位１０ビットがデータ”
Ｂ”として書き込まれる。
【００５２】すなわち、２ポートＲＡＭ４０２のデータ
が書き込まれているアドレスには、受信データのヘッダ
をＲＡＭ３０７に書き込んだときのメモリバスカウンタ
３０１の下位６ビットが含まれ、この下位６ビットは受
信した回線番号を示している。
が書き込まれているアドレスには、受信データのヘッダ
をＲＡＭ３０７に書き込んだときのメモリバスカウンタ
３０１の下位６ビットが含まれ、この下位６ビットは受
信した回線番号を示している。
【００５３】また、２ポートＲＡＭ４０２のアドレスに
は受信データの転送先コードも含まれている。したがっ
て送信部２００のＣＰＵは２ポートＲＡＭ４０２へアク
セスすることにより、回線番号と転送先コードから、そ
の受信信号のヘッダが記憶されているＲＡＭ３０７のア
ドレスを得ることができ、このアドレスのデータを読み
出すことにより、送出すべきデータを速やかに検出して
送出する中継動作を行うことができる。
は受信データの転送先コードも含まれている。したがっ
て送信部２００のＣＰＵは２ポートＲＡＭ４０２へアク
セスすることにより、回線番号と転送先コードから、そ
の受信信号のヘッダが記憶されているＲＡＭ３０７のア
ドレスを得ることができ、このアドレスのデータを読み
出すことにより、送出すべきデータを速やかに検出して
送出する中継動作を行うことができる。
【００５４】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。
いるので、以下に記載するような効果を奏する。
【００５５】請求項１に記載のものにおいては、受信し
たデータがただちに他の全ユニットすなわち他の全出回
線の送信部のバッファメモリに転送されるため、受信し
た信号を複数の出回線に遅延なく分配するとともに同時
に送信することができるという効果を奏する。
たデータがただちに他の全ユニットすなわち他の全出回
線の送信部のバッファメモリに転送されるため、受信し
た信号を複数の出回線に遅延なく分配するとともに同時
に送信することができるという効果を奏する。
【００５６】請求項２に記載のものにおいては、加算す
るビット数によりデータが受信されてからメモリバスへ
送出されるまでの時間が調整されるため、装置設計を容
易とすることができる効果がある。
るビット数によりデータが受信されてからメモリバスへ
送出されるまでの時間が調整されるため、装置設計を容
易とすることができる効果がある。
【００５７】請求項３に記載のものにおいては、上記各
効果を奏する通信システムを実現することができる効果
がある。
効果を奏する通信システムを実現することができる効果
がある。
【図１】本発明の実施例のブロック図である。
【図２】図１に示したバッファメモリのブロック図であ
る。
る。
【図３】図１に示したバッファメモリのタイミングであ
る。
る。
【図４】図１に示したバッファメモリのタイミングとア
ドレスである。
ドレスである。
【図５】図１に示したメモリバスのタイミングである。
【図６】図１に示したバッファメモリのメモリマップで
ある。
ある。
【図７】中継すべきデータを高速に行なうためのブロッ
ク図である。
ク図である。
【図８】従来の通信データ交換装置のブロック図であ
る。
る。
１ ユニット ２ メモリバス １００ 受信部 ２００ 送信部 ３００ バッファメモリ ３０１ メモリバスアドレスカウンタ ３０２ 回線受信アドレスカウンタ ３０３ ＡＬＵ ３０４ 回線送信アドレスカウンタ ３０５ 回線送信アドレスラッチ ３０６ セレクタ ３０７ ＲＡＭ ３０８ ＣＰＵインタフェース回路 ３０９ 回線受信回路 ３１０ メモリバス受信回路 ３１１ 回線送信回路 ３１２ メモリバス送信回路 ４００ メモリ転送制御部 ４０１ ヘッダ検出部 ４０２ ２ポートＲＡＭ
Claims (3)
- 【請求項１】 入回線および出回線とメモリバスとの間
に設けられる通信データ交換装置であって、 入回線と接続する受信部と、 出回線と接続する送信部と、 前記受信部の受信内容および送信部の送信内容を記憶す
るバッファメモリと、前記バッファメモリとメモリバス
との間におけるデータ転送動作を制御するメモリ転送制
御部と、 上記各部の動作を制御する主制御部とからなり、 前記主制御部は、前記受信部にて入回線からの信号が受
信されると該信号を前記バッファメモリに記憶させると
ともに前記メモリバスに転送させ、また、メモリバス上
のデータについてはその内容から自局宛てのものである
かを確認し、自局宛てのデータについては前記送信部に
より出回線へ送出させることを特徴とする通信データ交
換装置。 - 【請求項２】 請求項１記載の通信データ交換装置にお
いて、 バッファメモリは、メモリバスのアドレス値を決定する
メモリバスアドレスカウンタと、メモリデータバスと、
受信部からの受信データを前記メモリデータバスへ出力
する回線受信回路と、メモリデータバスからのデータを
送信部へ送出する回線送信回路と、メモリバスからのデ
ータをメモリデータバスへ出力するメモリバス受信回路
と、メモリデータバスからのデータをメモリバスへ送出
するメモリバス送信回路と、メモリデータバスと主制御
回路との間でのデータの送受を行うＣＰＵインタフェー
ス回路と、前記メモリデータバスにデータ端子が接続さ
れるＲＡＭと、前記メモリバスアドレスカウンタの出力
値に所定のビット数を加える加算器と、を有し、 主制御部は、受信部にて受信された信号を前記ＲＡＭに
書き込む際には、前記加算器出力をアドレス値とするこ
とを特徴とする通信データ交換装置。 - 【請求項３】 請求項１または請求項２に記載の通信交
換装置を同一のメモリバスにて連結したことを特徴とす
る通信データ交換システム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7856394A JP2760280B2 (ja) | 1994-04-18 | 1994-04-18 | 通信データ交換装置および該交換装置を用いた通信システム |
| US08/405,956 US5600647A (en) | 1994-04-18 | 1995-03-17 | Communication data switching apparatus and communication system with such switching apparatus |
| SE9501276A SE515333C2 (sv) | 1994-04-18 | 1995-04-06 | Kommunikationsdataomkopplingsanordning och kommunikationssystem med sådan omkopplingsanordning |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7856394A JP2760280B2 (ja) | 1994-04-18 | 1994-04-18 | 通信データ交換装置および該交換装置を用いた通信システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07288545A true JPH07288545A (ja) | 1995-10-31 |
| JP2760280B2 JP2760280B2 (ja) | 1998-05-28 |
Family
ID=13665376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7856394A Expired - Fee Related JP2760280B2 (ja) | 1994-04-18 | 1994-04-18 | 通信データ交換装置および該交換装置を用いた通信システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5600647A (ja) |
| JP (1) | JP2760280B2 (ja) |
| SE (1) | SE515333C2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0152228B1 (ko) * | 1995-12-23 | 1998-11-02 | 양승택 | 데이타 교환 시스템에 있어서 분산 경로 제어를 이용한 데이타 송수신 방법 |
| DE19717548A1 (de) * | 1997-04-25 | 1998-11-05 | Philips Patentverwaltung | Übertragungssystem |
| JPH11134224A (ja) * | 1997-10-29 | 1999-05-21 | Fujitsu Ltd | 信号観測方法及び信号観測装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02220534A (ja) * | 1989-02-21 | 1990-09-03 | Nec Corp | 分散処理型パケット交換機 |
| JPH03123242A (ja) * | 1989-10-06 | 1991-05-27 | Nec Corp | 分散プロセッサ方式のパケット交換機 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6253097A (ja) * | 1985-09-02 | 1987-03-07 | Toshiba Corp | 制御デ−タ伝送方式 |
| US4689788A (en) * | 1985-11-04 | 1987-08-25 | Motorola, Inc. | Method and apparatus for implementing a cost efficient voice/data communication system with a conventional PBX switch |
| US4901308A (en) * | 1986-12-08 | 1990-02-13 | Dsc Communications Corporation | Digital bridge for a time slot interchange digital switched matrix |
| JPS63219248A (ja) * | 1987-03-09 | 1988-09-12 | Mitsubishi Electric Corp | パケツト中継・転送装置 |
| US4998245A (en) * | 1987-12-17 | 1991-03-05 | Matsushita Electric Industrial Co., Ltd. | Information transmission system having collective data transmission and collection devices |
| JP2860661B2 (ja) * | 1989-03-14 | 1999-02-24 | 国際電信電話 株式会社 | Ａｔｍ交換機 |
| US5177737A (en) * | 1990-01-02 | 1993-01-05 | At&T Bell Laboratories | Multipurpose bus system |
| US5343469A (en) * | 1990-06-14 | 1994-08-30 | Nec Corporation | Communication system and communication devices having lock function |
-
1994
- 1994-04-18 JP JP7856394A patent/JP2760280B2/ja not_active Expired - Fee Related
-
1995
- 1995-03-17 US US08/405,956 patent/US5600647A/en not_active Expired - Fee Related
- 1995-04-06 SE SE9501276A patent/SE515333C2/sv not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02220534A (ja) * | 1989-02-21 | 1990-09-03 | Nec Corp | 分散処理型パケット交換機 |
| JPH03123242A (ja) * | 1989-10-06 | 1991-05-27 | Nec Corp | 分散プロセッサ方式のパケット交換機 |
Also Published As
| Publication number | Publication date |
|---|---|
| SE9501276L (sv) | 1995-10-19 |
| JP2760280B2 (ja) | 1998-05-28 |
| SE515333C2 (sv) | 2001-07-16 |
| US5600647A (en) | 1997-02-04 |
| SE9501276D0 (sv) | 1995-04-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |