JPH0728392A - プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】 【目的】 割り込み信号ラインを増加させず、かつ、割
込み応答性能も低下させずに複数のＩ／Ｏユニットに割
り込み機能を持たす。 【構成】 Ｉ／Ｏユニット１２において割込み信号発生
回路１２４から割込み信号が発生すると、割込み信号ラ
イン３ｂを介してＣＰＵユニットへ割込み信号が送信さ
れ、ＣＰＵユニットによって各Ｉ／Ｏユニットに共通な
割込み信号検出用アドレスがリードされる。Ｉ／Ｏユニ
ット１２では、アドレスバス３ｃを介してそのアドレス
がリードされると、デコーダ１２５を介して割込み信号
通知回路１２６がそれを検出して、セレクタ１２３へ割
込み信号出力への切替え指示を送ると共に、このＩ／Ｏ
ユニット１２に対応したスリーステートバッファのみを
イネーブル状態に設定するように制御信号を送る。する
と、このＩ／Ｏユニット１２に対応したビットを介して
割込み信号がＣＰＵユニットへ送られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、割込み機能を有するＩ
／Ｏユニットを備えたプログラマブルコントローラに関
する。

【０００２】

【従来の技術】従来、プログラマブルコントローラ（以
下、ＰＬＣという）においてＩ／ＯユニットからＣＰＵ
ユニットへの割込み通知は、次に示すような方式で行っ
ている。

【０００３】（１）ＣＰＵユニットとＩ／Ｏユニット間
に割り込み信号ラインを設けずに、ＣＰＵユニットが一
定周期でＩ／Ｏユニットの共有メモリ内の割り込みフラ
グをセンスすることにより割り込み検知を行う方式。

【０００４】（２）ＣＰＵユニットとＩ／Ｏユニット間
にワイーヤードＯＲされた割り込み信号ラインを１本も
しくは数本設けて、ＣＰＵユニットに割り込み信号が入
力すると、ＣＰＵユニットがＩ／Ｏユニットごとに、そ
の共有メモリ内の割り込みフラグをセンスして、割り込
み発生ユニットを検知する方式。

【０００５】（３）ＣＰＵユニットとＩ／Ｏユニット間
にユニット個別の割り込み信号ラインをユニット数分設
けて、各Ｉ／Ｏユニットが直接、ＣＰＵユニットに割り
込みを通知する方式。

【０００６】

【発明が解決しようとする課題】しかし、上記（１）の
方式の場合、割り込み信号ラインは、不要となるが、割
り込み発生の有無にかかわらず、ＣＰＵユニットは一定
周期で各Ｉ／Ｏユニットをセンスする必要があり、無駄
な負荷がかかると共に、割り込み最大応答時間がＣＰＵ
ユニットのセンス周期以下にならない、等の問題があ
る。

【０００７】また、上記（２）の方式の場合、ＣＰＵユ
ニットに割り込み信号が入力すると、ＣＰＵユニットは
各Ｉ／Ｏユニットを１ユニット毎にセンスする必要があ
り、Ｉ／Ｏユニットの台数が増えた場合、ＣＰＵユニッ
トの負荷増、および割り込み応答性能の低下につなが
る、という問題がある。

【０００８】さらに、上記（３）の方式の場合、割り込
みサービス機能を使用できるＩ／Ｏユニットの台数が制
限されると共に、１台のＩ／Ｏユニットに対し１本の割
り込み信号ラインを必要とするため、割り込みサービス
機能を使用するＩ／Ｏユニットを増加させた場合に、バ
スの信号ラインが多くなり、コストアップにつながる、
という問題がある。

【０００９】特に、最近のＰＬＣでは、１台のＣＰＵユ
ニットに接続されるＩ／Ｏユニットが数十台（例えば、
大型のＰＬＣで約８０台のレベル）になっており、すべ
てのＩ／Ｏユニットに割込み信号ラインを個別に設ける
ことは、コスト的にも不可能である。また数十本の信号
線の増加は、Ｉ／Ｏユニットが装着されるベースユニッ
トのパターン数だけでなく、増設ベースユニット接続の
ための増設ケーブル、ＣＰＵユニット／増設ユニットの
ディバイス数へ影響し、コストアップにつながる。さら
に割込みサービス機能を必要とするＩ／Ｏユニットや、
通信ユニット、位置コントロールユニット等は増加して
いく傾向にある。

【００１０】そこで、本発明は、このような問題に着目
してなされたのもので、割り込み信号ラインを増加させ
ず、かつ割込み応答性能も低下させず、複数のＩ／Ｏユ
ニットに割り込み機能を持たすことのできるプログラマ
ブルコントローラを提供することを目的とする。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、請求項１記載の発明では、ＣＰＵユニットと、この
ＣＰＵユニットとデータバスを介して接続された割込み
機能を有する複数のＩ／Ｏユニットとを備えたプログラ
マブルコントローラであって、上記ＣＰＵユニットと上
記複数のＩ／Ｏユニットとの間に割込み信号ラインを設
け、上記ＣＰＵユニットは、上記複数のＩ／Ｏユニット
の内あるＩ／Ｏユニットから割込み信号を受けたとき割
込み検出用アドレスをリードするアドレスリード手段を
具備する一方、上記複数のＩ／Ｏユニットは、各々、割
込み信号を発生して上記割込み信号ラインを介して上記
ＣＰＵユニットへ割込み信号を送出する割込み信号発生
手段と、上記アドレスリード手段によって割込み検出用
アドレスがリードされたとき、上記割込み信号発生手段
が発生した割込み信号を、上記データバスの内自ユニッ
トに対応したビットのデータバスを介して上記ＣＰＵユ
ニットへ送信する割込みユニット通知手段とを具備す
る、ことを特徴とする。

【００１２】請求項２記載の発明では、請求項１記載の
プログラマブルコントローラにおいて、複数のＩ／Ｏユ
ニットは、各々複数のベースユニットに数台ずつ装着さ
れ、ＣＰＵユニットのアドレスリード手段は、上記複数
のＩ／Ｏユニットの内あるＩ／Ｏユニットから割込み信
号を受けたとき上記ベースユニット毎に対応した割込み
検出用アドレスを順次リードする、ことを特徴とする。

【００１３】請求項３記載の発明では、ＣＰＵユニット
と、このＣＰＵユニットとデータバスを介して接続され
た割込み機能を有する複数のＩ／Ｏユニットとを備えた
プログラマブルコントローラであって、上記ＣＰＵユニ
ットは、所定周期で割込み検出用アドレスをリードする
アドレスリード手段を具備する一方、上記複数のＩ／Ｏ
ユニットは、各々、割込み信号を発生する割込み信号発
生手段と、上記アドレスリード手段によって割込み検出
用アドレスがリードされたとき、上記割込み信号発生手
段が発生した割込み信号を、上記データバスの内自ユニ
ットに対応したビットのデータバスを介して上記ＣＰＵ
ユニットへ送信する割込みユニット通知手段とを具備す
る、ことを特徴とする。

【００１４】請求項４記載の発明では、請求項３記載の
プログラマブルコントローラにおいて、複数のＩ／Ｏユ
ニットは、各々複数のベースユニットに数台ずつ装着さ
れ、ＣＰＵユニットのアドレスリード手段は、上記ベー
スユニット毎に割込み検出用アドレスを設け、所定周期
でそのベースユニット毎に対応した割込み検出用アドレ
スを順次リードする、ことを特徴とする。

【００１５】請求項５記載の発明では、ＣＰＵユニット
と、このＣＰＵユニットとデータバスを介して接続され
た割込み機能を有する複数のＩ／Ｏユニットとを備えた
プログラマブルコントローラであって、上記複数のＩ／
Ｏユニットを各々複数のベースユニットに数台ずつ装着
し、かつ、これら複数のベースユニットと上記ＣＰＵユ
ニットとを別々の割込み信号ラインで接続し、上記ＣＰ
Ｕユニットは、上記複数のＩ／Ｏユニットの内あるＩ／
Ｏユニットから割込み信号を受けたとき当該Ｉ／Ｏユニ
ットが装着されたベースユニットに対応した割込み検出
用アドレスをリードするアドレスリード手段を具備し、
上記複数のＩ／Ｏユニットは、各々、割込み信号を発生
して上記割込み信号ラインを介して上記ＣＰＵユニット
へ割込み信号を送出する割込み信号発生手段と、上記ア
ドレスリード手段によって割込み検出用アドレスがリー
ドされたとき、上記割込み信号発生手段が発生した割込
み信号を、上記データバスの内自ユニットに対応したビ
ットのデータバスを介して上記ＣＰＵユニットへ送信す
る割込みユニット通知手段とを具備する、ことを特徴と
する。

【００１６】

【作用】請求項１記載の発明では、各Ｉ／Ｏユニットで
は、割込み処理発生の際に割込み信号ラインを介してＣ
ＰＵユニットへ割込み信号を送信し、ＣＰＵユニットで
は、複数のＩ／Ｏユニットの内あるＩ／Ｏユニットかの
割込み信号を受けたとき割込み検出用アドレスをリード
する。すると、割込み信号を送信したＩ／Ｏユニットで
は、ＣＰＵユニットによって割込み検出用アドレスのリ
ードがあった場合、その割込み信号を自ユニットに対応
したビットのデータバスを介してＣＰＵユニットへ送信
して、当該Ｉ／Ｏユニットで割込みがあったことを通知
する。

【００１７】請求項２記載の発明では、複数のＩ／Ｏユ
ニットが各々複数のベースユニットに数台ずつ装着さ
れ、ＣＰＵユニットはそのベースユニット毎に割込み検
出用アドレスを設け、あるＩ／Ｏユニットから割込み信
号を受けた際には、ベースユニット毎に対応した割込み
検出用アドレスを順次リードする。その後は、請求項１
記載の発明の場合と同様に、割込み信号を送信したＩ／
Ｏユニットがそのアドレスのリードにより割込み信号を
自ユニットに対応したビットのデータバスを介してＣＰ
Ｕユニットへ送信して、当該Ｉ／Ｏユニットで割込みが
あったことを通知する。

【００１８】請求項３記載の発明では、ＣＰＵユニット
と各Ｉ／Ｏユニットとの間には、割込み信号ラインは設
けられてなく、ＣＰＵユニットでは、所定周期で割込み
検出用アドレスをリードする。すると、割込み信号を発
生しているＩ／Ｏユニットでは、割込み検出用アドレス
がリードされた際に、その割込み信号を自ユニットに対
応したビットのデータバスを介してＣＰＵユニットへ送
信して、当該Ｉ／Ｏユニットで割込みがあったことを通
知する。

【００１９】請求項４記載の発明では、複数のＩ／Ｏユ
ニットが各々複数のベースユニットに数台ずつ装着さ
れ、ＣＰＵユニットは、所定周期でそのベースユニット
毎に対応した割込み検出用アドレスを順次リードする。
ＣＰＵユニットによって割込み検出用アドレスがリード
されたベースユニットでは、請求項３記載の発明の場合
と同様に、割込み信号を発生しているＩ／Ｏユニットが
あれば、その割込み検出用アドレスがリードされた際
に、その割込み信号を自ユニットに対応したビットのデ
ータバスを介してＣＰＵユニットへ送信して、当該Ｉ／
Ｏユニットで割込みがあったことを通知する。

【００２０】請求項５記載の発明では、あるＩ／Ｏユニ
ットで割込み処理が発生した場合、当該Ｉ／Ｏユニット
は自ユニットが装着されたベースユニット専用の割込み
信号ラインを介してＣＰＵユニットへ割込み信号の送信
を行う。ＣＰＵユニットでは、割込み信号を受けた際
に、当該割込み信号を送信したＩ／Ｏユニットが装着さ
れたベースユニットに対応した割込み検出用アドレスを
リードする。すると、割込みの発生したＩ／Ｏユニット
では、割込み信号を自ユニットに対応したビットのデー
タバスを介してＣＰＵユニットへ送信して、当該Ｉ／Ｏ
ユニットで割込みがあったことを通知する。

【００２１】

【実施例】以下、本発明に係るプログラマブルコントロ
ーラ（以下、ＰＬＣという）の実施例を図面に基づいて
説明する。

【００２２】図１に、本発明に係るＰＬＣの構成を示
す。

【００２３】このＰＬＣは、ＣＰＵベースユニット（以
下、ＣＰＵベースという）１と、複数台（ここでは、２
台）の増設ベースユニット（以下、増設ベースという）
２ａ，２ｂとを増設ケーブル３を介し接続して増設シス
テムを構成している。

【００２４】ＣＰＵベース１には、ユーザプログラムを
実行するＣＰＵユニット１１や、データの入力または出
力を行うＩ／Ｏユニット１２、外部へバスを延長するた
めのＩ／Ｏコントロール（ＩＯＣ）ユニット１３、およ
び電源（Ｐ／Ｓ）ユニット１４が装着されている。

【００２５】増設ベース２ａ，２ｂには、各々、データ
の入力または出力を行うＩ／Ｏユニット２１ａ，２１ｂ
や、ＣＰＵベース１および他の増設ベースへバスを延長
するためのＩ／Ｏインタフェース（ＩＯＩＦ）ユニット
２２ａ，２２ｂ、および電源（Ｐ／Ｓ）ユニット２３
ａ，２３ｂが装着されている。

【００２６】増設ケーブル３には、パラレル信号でＣＰ
Ｕユニット１１と各Ｉ／Ｏユニット２１ａ，２１ｂとを
接続するバス（アドレスバスやデータバス、コントロー
ル信号バスを含む）が形成されている。このバスは、Ｃ
ＰＵバス１および増設ベース２ａ，２ｂにも同様に形成
されており、ＣＰＵユニット１１と各Ｉ／Ｏユニット２
１ａ，２１ｂとを接続している。

【００２７】なお、Ｉ／Ｏユニットの中には、Ａ／Ｄや
Ｄ／Ａ変換、高速カウンタ、位置コントローラ等の高機
能を有するユニットも含まれるものとする。

【００２８】図２に、ＣＰＵユニット１１と各Ｉ／Ｏユ
ニット１２，２１ａとの接続を示す。

【００２９】ＣＰＵユニット１１と、各Ｉ／Ｏユニット
１２，２１ａとの間には、データバス３ａが接続されて
いると共に、各Ｉ／Ｏユニット１２，２１ａとワイヤー
ドＯＲされた割込み信号ライン３ｂとが接続されてお
り、なお図示はしないがアドレスバスやコントロール信
号バスも同様に接続されている。

【００３０】データバス３ａは、本体ベース１上でプル
アップ抵抗１５により、プルアップされている。

【００３１】図３に、各Ｉ／Ｏユニットにおけるデータ
バスおよび割込み信号ラインとのインタフェース部の構
成を示す。ここでは、Ｉ／Ｏユニット１２の場合で説明
する。

【００３２】このＩ／Ｏユニット１２のインタフェース
部には、データバス３ａの各ビット（ここでは、例えば
１６ビットする）と接続されるスリーステートバッファ
１２１-0〜１２１-15 からなるバッファ群１２１と、バ
ッファ群１２１と内部データバス１２２との接続を切り
替えるセレクタ１２３と、割込み信号を発生して割込み
信号ライン３ｂ、セレクタ１２３および後述する割込み
信号通知回路１２６へ割込み信号を送出する割込み信号
発生回路１２４と、アドレスバス３ｃと接続されてＣＰ
Ｕユニット１１からのアドレスをデコードするデコーダ
１２５と、ＣＰＵユニット１１からのアドレス指定に基
づきセレクタ１２３へ切り替え指令を送出すると共にバ
ッファ群１２１に制御信号を送出する割込み信号通知回
路１２６とが設けられている。

【００３３】割込み信号通知回路１２６は、このＩ／Ｏ
ユニット１２のユニットＮｏ、あるいはこの本体ベース
上におけるスロットＮｏ（スロット位置で固定される）
がＤＩＰスイッチ等で設定されており、後述するように
この設定に基づいてこのＩ／Ｏユニット１２に対応した
スリーステートバッファ１２１-0〜１２１-15 を選択す
るように構成されている。

【００３４】なお、バッファ群１２１、セレクタ１２
３、デコーダ１２５および割込み信号通知回路１２６に
よって本発明の割込みユニット通知手段を構成してお
り、図示はしてないがＣＰＵユニット１１には後述する
割込み検出用アドレスをリードする割込みアドレスリー
ド手段が設けられているものとする。また、他のＩ／Ｏ
ユニット２１ａ，２１ｂもこれと同様に構成されてい
る。

【００３５】次に、このように構成されたＣＰＵユニッ
トとＩ／Ｏユニット間の割込み処理を説明する。

【００３６】例えば、図３に示すＩ／Ｏユニットで割込
み処理が発生した場合、割込み信号発生回路１２４が割
込み信号ライン３ｂを介して割込み信号をＣＰＵユニッ
ト１１へ送出する。

【００３７】ＣＰＵユニット１１では、その割込み信号
を受信したときには、現在実施していた命令を中止し
て、アドレスバス３ｃを介して予め決めておいた割込み
検出用アドレスをリードする。この割込み検出用アドレ
スは、全Ｉ／Ｏユニット共通で、ＣＰＵユニット１１に
よって全てのＩ／Ｏユニットがアクセスされる。

【００３８】各Ｉ／Ｏユニットでは、デコーダがＣＰＵ
ユニット１１による割込み検出用アドレスのリードを解
読して、割込み信号通知回路がその解読結果に基づいて
セレクタおよびバッファ群へ指示を送る。

【００３９】つまり、割込み信号を発生していないＩ／
Ｏユニットにおいて割込み検出用アドレスのリードがあ
った場合、割込み信号通知回路は、セレクタへ通常デー
タの出力から割込み信号出力への切替指示を送出する。
そして、この場合には割込み信号発生回路が割込み信号
を発生してなく、割込み信号が割込み信号通知回路へ入
力していないため、割込み信号通知回路は、その切替指
示の送出と同時に、バッファ群の各スリーステートバッ
ファにディセーブル状態に切り替えるよう制御信号を送
る。

【００４０】一方、割込み信号を発生したＩ／Ｏユニッ
トにおいて割込み検出用アドレスのリードがあった場
合、割込み信号通知回路は、セレクタへ割込み信号出力
への切替指示を送出すると共に、割込み信号発生回路か
ら割込み信号が入力しているため、バッファ群へ各Ｉ／
Ｏユニット固有のユニットＮｏあるいはスロットＮｏに
基づいて自Ｉ／Ｏユニットに対応したスリーステートバ
ッファのイネーブル状態に切り替えるよう制御信号を送
る。

【００４１】この例では、図３に示すＩ／Ｏユニット１
２で割込みが発生した場合であるため、割込み信号通知
回路１２６がセレクタ１２３に割込み信号出力への切り
替え指示を送るとともに、バッファ群１２１へ制御信号
を送り、このＩ／Ｏユニット１２に対応したスリーステ
ートバッファのみイネーブル状態に設定する。

【００４２】ここで、このＩ／Ｏユニット１２のユニッ
トＮｏが、例えば“Ｎｏ２”の場合には、データバス３
ａのＤ２のビットに対応したスリーステートバッファ１
２１-2のみをイネーブル状態に設定する一方、他のスリ
ーステートバッファをディセーブル状態に設定する。

【００４３】すると、割込みの発生したこのＩ／Ｏユニ
ット１２からは、割込信号発生回路１２４で発生した割
込みを示す“Ｌｏｗ”の信号が、セレクタ１２３および
スリーステートバッファ１２１-2を介して、当該ユニッ
トに対応したデータバスのビットＤ２へ送出され、ＣＰ
Ｕユニット１１へ送信されることになる。

【００４４】一方、他のＩ／Ｏユニットからは、割込み
信号発生回路が割込み信号を発生していないため、デー
タバスの各ビットを介して何ら信号が送出されない。こ
のため、図１に示すように、この場合のデータバスの各
ビットでは、プルアップ抵抗１５によりプルアップされ
て、割込み未発生を示す“Ｈｉｇｈ”の信号がＣＰＵユ
ニット１１へ送信されることになる。

【００４５】図４に、このようにしてＣＰＵユニット１
１でリードされたデータを示している。

【００４６】本実施例では、データバスが１６ビットで
あるため、リードデータはＤ０〜Ｄ１５の１６ビットか
ら構成されている。このリードデータでは、“Ｄ２”お
よび“Ｄ９”に対応したビットに“０”がセットされて
いるため、ユニットＮｏ２およびＮｏ９のＩ／Ｏユニッ
トで同時に割込みサービスの要求が発生したことを示し
ている。このように１６ビットのデータバスを割込み通
知に使用すれば、１回のアクセスで最大１６台分のＩ／
Ｏユニットの割込み要求を検出できることになる。

【００４７】従って、本実施例によれば、１本の割込み
信号ラインを割込み発生の通知用に使用すると共に、デ
ータバスを割込み発生ユニットの通知用として使用して
いるため、割込み信号ラインを増やすことなく複数のＩ
／Ｏユニットに割込み機能を持たすことができると共
に、一度にデータバスのビット数分の割込み発生ユニッ
トを検出でき、負荷の減少と割込み応答性能の向上につ
ながる。

【００４８】特に、本実施例のように、データバスが１
６ビットであれば、１回のアクセスで最大１６台までの
Ｉ／Ｏユニットの割込み要求を検出できるため、１回の
アクセスで１台のＩ／Ｏユニットの割込み要求をリード
していた従来の場合と較べて、約１６倍の速度で割込み
を検出できることになる。

【００４９】なお、Ｉ／Ｏユニットの台数が１６台を越
える場合には、別の割込み検出用アドレスを設け、その
別の割込み検出用アドレスをリードするようにすればよ
い。また、本実施例では、図３に示すように、割込み信
号発生回路１２４からの割込み信号が割込み信号通知回
路１２６にも入力して、割込み信号通知回路１２６がそ
の割込み信号が入力した場合のみ、このＩ／Ｏユニット
に対応したスリーステートバッファをイネーブル状態に
設定するように説明したが、本発明では、これ以外に、
例えば次のようにしても良い。

【００５０】つまり、割込み信号発生回路１２４から割
込み信号通知回路１２６へは割込み信号が入力しないよ
うにし、割込み信号通知回路１２６は、ＣＰＵユニット
から割込み検出用アドレスのリードがあった場合、ユニ
ットＮｏ等に基づき常にこのＩ／Ｏユニットに対応した
スリーステートバッファをイネーブル状態に設定する。
すると、割込みの発生したＩ／Ｏユニットからは割込み
発生を示す“ＬＯＷ”の信号がそれに対応したデータバ
スのビットを介して出力されると共に、割込みの発生し
てないＩ／Ｏユニットからは“ＨＩＧＨ”の信号がそれ
に対応したデータバスのビットを介して出力されるた
め、ＣＰＵユニットでは、この“Ｌｏｗ”，“Ｈｉｇ
ｈ”により割込みの発生したＩ／Ｏユニットを検出でき
る。

【００５１】次に、請求項２記載の発明に係る実施例を
説明する。

【００５２】この実施例は、図１に示すように、ＣＰＵ
ベースや増設ベース等のベースユニット毎に割込み検出
用アドレスを設けたことを特徴としており、ＰＬＣの増
設システムを採用したことによりＩ／Ｏユニットの台数
が例えば７０台、８０台等と増加した場合に好適なシス
テムである。

【００５３】図５に、この実施例による割込み検出用ア
ドレスの設定を示す。

【００５４】この図に示すように、この実施例では、Ｉ
／Ｏユニットからの割込みがあったときに、ＣＰＵユニ
ット１１がアクセスする割込み検出用アドレスは、ベー
スユニット毎に設けられており、割込み検出用アドレス
の先頭数ビット等により、どのベースユニットへのリー
ドか判別できるようにし、その残りのビットによりこの
アドレスが割込み検出用アドレスであることを示してい
る。

【００５５】この図の場合、先頭の３ビットを用いて、
“０００”によりＣＰＵベース１を指定し、“００１”
により増設ベース２ａ、“００３”により増設ベース２
ｂを指定し、残りの“＊・・・＊”の１３ビットでこの
アドレスが割込み検出用アドレスであることを示してい
る。このように先頭の３ビットによれば、最大８台のベ
ースユニットまで指定できる。

【００５６】なお、この実施例の場合には、Ｉ／Ｏユニ
ットの構成は図３に示したものと同様で、Ｉ／Ｏユニッ
トから割込み信号の通知があった際に、ＣＰＵユニット
がベースユニット毎の割込み検出用アドレスを順次リー
ドする点が異なる。

【００５７】このように構成したため、この実施例で
は、あるＩ／ＯユニットからＣＰＵユニットへ割込み信
号が送信された際に、ＣＰＵユニットがベースユニット
毎に設けた各割込み検出用アドレスを順次リードする。

【００５８】割込み検出用アドレスがリードされたベー
スユニットでは、そのユニットに装着された各Ｉ／Ｏユ
ニットが、各々に対応したデータバスの各ビットを介し
て割込み発生の有無をＣＰＵユニットへ同時に通知す
る。ここで、Ｉ／Ｏユニットの台数がアドレスバスのビ
ット数より小さい場合には、１回の検出用アドレスのリ
ードにより１台のベースユニットに装着された全Ｉ／Ｏ
ユニットの割込み発生の状態がＣＰＵユニットへ通知さ
れることになる。

【００５９】このため、割込みの発生したＩ／Ｏユニッ
トが装着されたベースユニットの割込み検出用アドレス
がリードされた際には、上記請求項１記載の発明に係る
実施例の場合と同様に、当該割込み信号がデータバスを
介してＣＰＵユニットへ送信され、割込みの発生したＩ
／ＯユニットをＣＰＵユニットに通知できることにな
る。

【００６０】従って、この実施例によれば、現状では１
台のベースユニットには１１、１２台のＩ／Ｏユニット
しか接続されないこと、及びデータバスが現在１６ビッ
トであることを考慮すると、１台のベースユニットには
１つの割込み検出用アドレスのみで対応可能となり、１
回のアクセスで１台のベースユニットに装着された全Ｉ
／Ｏユニットの割込み検出が済むことになる。

【００６１】その結果、この実施例によれば、各Ｉ／Ｏ
ユニット毎に割り込みフラグを逐一センスする従来の方
式と較べて、ベースユニットに装着されたＩ／Ｏユニッ
トの台数分だけ高速化することができることになる。

【００６２】また、この実施例の場合、１台のベースユ
ニットには１つの割込み検出用アドレスのみで対応可能
であるため、デコーダからの出力ラインが１本で済むと
共に、Ｉ／ＯユニットのユニットＮｏがベースユニット
単位の通し番号となる。このため、Ｉ／Ｏユニットのユ
ニットＮｏが全Ｉ／Ｏユニットの通し番号とした場合と
較べて、デコーダおよび割込み信号通信回路の構成が簡
略化され、Ｉ／Ｏユニットを複数台増設ベースに装着し
たＰＬＣの増設システムに適したものになる。

【００６３】次に、請求項３記載の発明に係る実施例を
説明する。

【００６４】請求項３記載の発明は、請求項１，２記載
の発明と異なり、ＣＰＵユニットと各Ｉ／Ｏユニットと
の間に割り込み信号ラインを設けずに、ＣＰＵユニット
が所定周期で各Ｉ／Ｏユニットに割り込みが発生してい
るか否かをセンスすることを特徴としている。

【００６５】図６に、この実施例の各Ｉ／Ｏユニットに
おけるデータバスおよび割込み信号ラインとのインタフ
ェース部の構成を示す。

【００６６】この図では、図３のものと同一構成要素に
は同一符号を付している。本実施例において図３と異な
る箇所は、割り込み信号ラインを設けず、ＣＰＵユニッ
トが所定周期で各Ｉ／Ｏユニットに共通な割込み検出用
アドレスをリードする点である。

【００６７】このように構成したため、ＣＰＵユニット
によって所定周期で各Ｉ／Ｏユニット共通の割込み検出
用アドレスがリードされると、図３に示した請求項１記
載の発明の実施例の場合と同様に、割込みの発生したＩ
／ＯユニットのみからそのＩ／Ｏユニットに対応したデ
ータバスのビットを介して割込み信号が出力される。従
って、この実施例によれば、ＣＰＵユニットが所定周期
で各Ｉ／Ｏユニット毎に割り込みフラグを逐一センスす
る従来の方式と較べて、データバスのビット数分だけ高
速化することができることになる。つまり、データバス
が１６ビットあれば、最高１６台のＩ／Ｏユニットの割
込み発生を１回のアクセスで確認できることになる。

【００６８】次に、請求項４記載の発明に係る実施例を
説明する。

【００６９】この実施例は、上記請求項３記載の発明の
実施例と同様にＣＰＵユニットとＩ／Ｏユニットとの間
に割込みラインを設けず、さらに上記請求項２記載の発
明の実施例のようにベースユニット毎に割込み検出用ア
ドレスを設け、ＣＰＵユニット側からこの割込み検出用
アドレスを所定周期で順次リードすることを特徴として
いる。

【００７０】このように構成したため、ＣＰＵユニット
は、上記請求項２記載の発明の実施例と同様に、所定周
期でベースユニット毎に設けた各割込み検出用アドレス
を順次リードする。割込み検出用アドレスがリードされ
たベースユニットでは、Ｉ／Ｏユニットの台数がアドレ
スバスのビット数より小さい場合、１回の割込み検出用
アドレスのリードにより、当該ベースユニットに装着さ
れた全Ｉ／Ｏユニットの割込み発生の状態をＣＰＵユニ
ットへ送る。

【００７１】このため、割込みの発生したＩ／Ｏユニッ
トが装着されたベースユニットでは、その割込み検出用
アドレスがリードされたときに、上記請求項３記載の発
明に係る実施例の場合と同様に、割込みの発生したＩ／
Ｏユニットに対応したビットのデータバスを介して割込
み信号が送信され、割込みの発生したＩ／Ｏユニットを
通知できる。

【００７２】従って、この実施例によれば、ＣＰＵ本体
が一定周期で各Ｉ／Ｏユニット毎に割り込みフラグを逐
一センスする従来方式と較べて、ベースユニットに装着
されたＩ／Ｏユニットの台数分だけ高速化できることに
なる。

【００７３】また、この実施例では、請求項２記載の発
明の実施例と同様、Ｉ／ＯユニットのユニットＮｏがベ
ースユニット単位の通し番号となるため、Ｉ／Ｏユニッ
トのユニットＮｏが全Ｉ／Ｏユニットの通し番号とした
場合と較べて、デコーダおよび割込み信号通信回路の構
成が簡略化され、ＰＬＣの増設システムに適したものに
なる。

【００７４】次に、請求項５記載の発明に係る実施例に
ついて説明する。

【００７５】この発明は、上述した各発明と異なり、ベ
ースユニット、すなわちＣＰＵベースおよび増設ベース
毎に割込み信号ラインを設けたことを特徴としている。

【００７６】図７に、この実施例の構成を示す。

【００７７】この実施例では、１台のＣＰＵベース１お
よびＮｏ１〜７の増設ベース２ａ〜２ｇで構成されてお
り、ＣＰＵユニット１１とＣＰＵベース１および増設ベ
ース２ａ〜２ｇとの間には各々割込み信号ラインＩＮＴ
０〜７が設けられている。ここで、ＣＰＵユニット１１
はＣＰＵベース１上に設けられ、またＣＰＵベース１お
よび増設ベース２ａ〜２ｇ上には図示はしていないが、
複数のＩ／Ｏユニットが装着されているものとする。ま
た、各ＣＰＵベース１および増設ベース２ａ〜２ｇ上に
おいては、図３に示すようして各Ｉ／Ｏユニットと信号
ラインが接続され、かつ、図５に示すようにベースユニ
ット毎に割込み検出用アドレスが設定されているものと
する。

【００７８】そして、この実施例の場合には、あるＩ／
Ｏユニットで割込みが発生した場合、図３で説明した場
合と同様に、そのＩ／Ｏユニットが装着されたベースユ
ニットの割込み信号ラインを介してＣＰＵユニットに割
込み信号が入力する。

【００７９】例えば、この図７で、Ｎｏ２の増設ベース
２ｂ上のＩ／Ｏユニットで割込み信号が発生した場合、
割込み信号が割込み信号ラインＩＮＴ２を介してＣＰＵ
ユニット１１へ送信される。

【００８０】ＣＰＵユニット１１では、この割込み信号
ラインＩＮＴ２の割込み信号を検出して、即座に増設ベ
ース２ｂで割込みが発生したものと判断し、続いてこの
増設ベース２に対応した割込み検出用アドレスをリード
して、データバスの各ビットを介して割込みの発生した
Ｉ／Ｏユニットを認識する。

【００８１】従って、１台のベースユニットには１つの
割込み検出用アドレスを設けるだけで割込み処理が可能
なため、この実施例によれば、増設ベースが複数台あっ
ても、ＣＰＵユニット１１は１回のアクセスで割込み発
生ユニットを検出できる。このため、割込み信号ライン
をベースユニットの台数分だけ設けるだけで、各Ｉ／Ｏ
ユニット毎に割込み信号ラインを設ける従来方式と同等
の速度で割込み検出を高速化できることになる。

【００８２】

【発明の効果】以上説明したように、請求項１記載の発
明では、各Ｉ／Ｏユニットが割込み信号ラインを介して
割込みの発生をＣＰＵユニットへ通知すると共に、デー
タバスの各ビットを介して複数台のＩ／Ｏユニットの割
込み発生状態をＣＰＵユニットへ通知するようにしたた
め、ＣＰＵユニットが１回のアクセスでデータバスのビ
ット数分のＩ／Ｏユニットの割込みを検出でき、割込み
信号ライン数を減少させることができる共に、割込み応
答性能を向上させることができる。

【００８３】また、請求項２記載の発明では、各Ｉ／Ｏ
ユニットが割込み信号ラインを介して割込みの発生をＣ
ＰＵユニットへ通知すると共に、ＣＰＵユニットがベー
スユニット毎にその割込み検出用アドレスをリードし
て、その後は請求項１記載の発明の場合と同様にデータ
バスの各ビットを使用して割込みの発生したＩ／Ｏユニ
ットをＣＰＵユニットへ通知するようにしたため、請求
項１記載の発明の場合と同様な効果が得られると共に、
ＰＬＣの増設システムに適したものになる。

【００８４】また、請求項３記載の発明では、割込み信
号ラインを設けずに所定周期で割込み検出用アドレスを
リードして、データバスの各ビットを介し複数台のＩ／
Ｏユニットの割込み発生状態をＣＰＵユニットへ通知す
るようにしたため、割込み信号ラインを設けずに所定周
期でＩ／Ｏユニット毎に割込み検出用フラグをセンスす
る従来方式と較べて、データバスのビット数分だけ割込
みの検出を高速化できることになる。

【００８５】また、請求項４記載の発明では、割込み信
号ラインを設けずに所定周期でベースユニット毎の割込
み検出用アドレスを順次リードして、データバスの各ビ
ットを介し複数台のＩ／Ｏユニットの割込み発生状態を
ＣＰＵユニットへ通知するようにしたため、請求項２記
載の発明と同様、ベースユニットに装着されたＩ／Ｏユ
ニットの台数分だけ高速化することができることにな
り、ＰＬＣの増設システムに適したものになる。

【００８６】さらに、請求項５記載の発明では、ベース
ユニット毎に専用の割込み信号ラインを設け、各ベース
ユニットに装着された複数台のＩ／Ｏユニットの割込み
発生状態をデータバスの各ビットを介してＣＰＵユニッ
トへ通知するようにしたため、各Ｉ／Ｏユニット毎に割
込み信号ラインを設けて割込み検知を行う方式と同等の
速度で割込み検知をできることになる。

【図面の簡単な説明】

【図１】本発明に係るＰＬＣの構成を示すブロック図。

【図２】ＣＰＵユニットと各Ｉ／Ｏユニットとの接続を
示す説明図。

【図３】各Ｉ／Ｏユニットにおけるインタフェース部の
構成を示すブロック図。

【図４】ＣＰＵユニットでリードされたデータを示す説
明図。

【図５】割込み検出用アドレスの設定を示す説明図。

【図６】請求項３記載の発明に係る実施例におけるイン
タフェース部の構成を示すブロック図。

【図７】請求項５記載の発明に係る実施例の構成を示す
説明図。

【符号の説明】

１ ＣＰＵベースユニット ２ａ 増設ベースユニット ２ｂ 増設ベースユニット ３ａ データバス ３ｂ 割込み信号ライン １１ ＣＰＵユニット １２ Ｉ／Ｏユニット ２１ａ Ｉ／Ｏユニット ２１ｂ Ｉ／Ｏユニット １２１ バッファ群 １２３ セレクタ １２４ 割込み信号発生回路 １２５ デコーダ １２６ 割込み信号通知回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ＣＰＵユニットと、このＣＰＵユニット
   とデータバスを介して接続された割込み機能を有する複
   数のＩ／Ｏユニットとを備えたプログラマブルコントロ
   ーラであって、 上記ＣＰＵユニットと上記複数のＩ／Ｏユニットとの間
   に割込み信号ラインを設け、 上記ＣＰＵユニットは、上記複数のＩ／Ｏユニットの内
   あるＩ／Ｏユニットから割込み信号を受けたとき割込み
   検出用アドレスをリードするアドレスリード手段を具備
   する一方、 上記複数のＩ／Ｏユニットは、各々、割込み信号を発生
   して上記割込み信号ラインを介して上記ＣＰＵユニット
   へ割込み信号を送出する割込み信号発生手段と、 上記アドレスリード手段によって割込み検出用アドレス
   がリードされたとき、上記割込み信号発生手段が発生し
   た割込み信号を、上記データバスの内自ユニットに対応
   したビットのデータバスを介して上記ＣＰＵユニットへ
   送信する割込みユニット通知手段とを具備する、 ことを特徴とするプログラマブルコントローラ。
2. 【請求項２】 複数のＩ／Ｏユニットは、各々複数のベ
   ースユニットに数台ずつ装着され、 ＣＰＵユニットのアドレスリード手段は、上記複数のＩ
   ／Ｏユニットの内あるＩ／Ｏユニットから割込み信号を
   受けたとき上記ベースユニット毎に対応した割込み検出
   用アドレスを順次リードする、 ことを特徴とする請求項１記載のプログラマブルコント
   ローラ。
3. 【請求項３】 ＣＰＵユニットと、このＣＰＵユニット
   とデータバスを介して接続された割込み機能を有する複
   数のＩ／Ｏユニットとを備えたプログラマブルコントロ
   ーラであって、 上記ＣＰＵユニットは、所定周期で割込み検出用アドレ
   スをリードするアドレスリード手段を具備する一方、 上記複数のＩ／Ｏユニットは、各々、割込み信号を発生
   する割込み信号発生手段と、 上記アドレスリード手段によって割込み検出用アドレス
   がリードされたとき、上記割込み信号発生手段が発生し
   た割込み信号を、上記データバスの内自ユニットに対応
   したビットのデータバスを介して上記ＣＰＵユニットへ
   送信する割込みユニット通知手段とを具備する、 ことを特徴とするプログラマブルコントローラ。
4. 【請求項４】 複数のＩ／Ｏユニットは、各々複数のベ
   ースユニットに数台ずつ装着され、 ＣＰＵユニットのアドレスリード手段は、上記ベースユ
   ニット毎に割込み検出用アドレスを設け、所定周期でそ
   のベースユニット毎に対応した割込み検出用アドレスを
   順次リードする、 ことを特徴とする請求項３記載のプログラマブルコント
   ローラ。
5. 【請求項５】 ＣＰＵユニットと、このＣＰＵユニット
   とデータバスを介して接続された割込み機能を有する複
   数のＩ／Ｏユニットとを備えたプログラマブルコントロ
   ーラであって、 上記複数のＩ／Ｏユニットを各々複数のベースユニット
   に数台ずつ装着し、かつ、これら複数のベースユニット
   と上記ＣＰＵユニットとを別々の割込み信号ラインで接
   続し、 上記ＣＰＵユニットは、上記複数のＩ／Ｏユニットの内
   あるＩ／Ｏユニットから割込み信号を受けたとき当該Ｉ
   ／Ｏユニットが装着されたベースユニットに対応した割
   込み検出用アドレスをリードするアドレスリード手段を
   具備し、 上記複数のＩ／Ｏユニットは、各々、割込み信号を発生
   して上記割込み信号ラインを介して上記ＣＰＵユニット
   へ割込み信号を送出する割込み信号発生手段と、 上記アドレスリード手段によって割込み検出用アドレス
   がリードされたとき、上記割込み信号発生手段が発生し
   た割込み信号を、上記データバスの内自ユニットに対応
   したビットのデータバスを介して上記ＣＰＵユニットへ
   送信する割込みユニット通知手段とを具備する、 ことを特徴とするプログラマブルコントローラ。