JPH07283060A - Fabrication of thin film chip inductor - Google Patents
Fabrication of thin film chip inductorInfo
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- JPH07283060A JPH07283060A JP7211394A JP7211394A JPH07283060A JP H07283060 A JPH07283060 A JP H07283060A JP 7211394 A JP7211394 A JP 7211394A JP 7211394 A JP7211394 A JP 7211394A JP H07283060 A JPH07283060 A JP H07283060A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、薄膜チップインダクタ
の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a thin film chip inductor.
【０００２】[0002]
【従来の技術】従来、薄膜チップインダクタを次のよう
にして製造していた。先ず、シリコン基板、セラミック
基板、Ａｌ2 Ｏ3 基板等の絶縁基板上にスパイラル状の
インダクタ導体層及び電極取り出し用パットを薄膜技術
により形成する。次に、インダクタ導体層が形成された
絶縁基板をチップ状に切断して、複数個のインダクタ導
体層チップを得る。これら複数個のインダクタ導体層を
リードフレームに整列させて搭載する。リードフレーム
の搭載部と電極取り出し用パットに半田付けあるいはス
ポット溶接等を施してインダクタチップを得る。最後
に、このインダクタチップを樹脂封止して端子成形する
ことにより、薄膜チップインダクタを製造していた。2. Description of the Related Art Conventionally, a thin film chip inductor has been manufactured as follows. First, a spiral inductor conductor layer and an electrode extraction pad are formed by a thin film technique on an insulating substrate such as a silicon substrate, a ceramic substrate, or an Al 2 O 3 substrate. Next, the insulating substrate on which the inductor conductor layer is formed is cut into chips to obtain a plurality of inductor conductor layer chips. The plurality of inductor conductor layers are aligned and mounted on the lead frame. An inductor chip is obtained by performing soldering or spot welding on the mounting portion of the lead frame and the electrode extraction pad. Finally, a thin film chip inductor was manufactured by sealing the inductor chip with resin and molding a terminal.
【０００３】[0003]
【発明が解決しようとする課題】近年、電子部品の開発
動向は、小型化に向かっている。上述した従来の薄膜チ
ップインダクタの製造方法では、絶縁基板上に作成され
たインダクタ導体層チップを個々に分離し、リードフレ
ーム搭載時に分離した複数個のインダクタ導体層チップ
を整列させるという工程（以下、この工程を整列工程と
呼ぶ）を経ている。しかしながら、この整列工程では、
複数個のインダクタ導体層チップをリードフレーム上に
整列させるのに非常に時間がかかってしまう。さらに、
個々のインダクタ導体層チップは小さい（例えば、１．
５ｍｍ×１．０ｍｍ〜１．０ｍｍ×０．５ｍｍ）ので、
取扱いが困難で、作業効率が悪くなってしまう。すなわ
ち、この整列工程は全体の製造工程における製造時間の
中で、非常に長い時間を占めるという欠点がある。In recent years, the development trend of electronic parts is toward miniaturization. In the conventional method for manufacturing a thin film chip inductor described above, a step of individually separating the inductor conductor layer chips formed on the insulating substrate and aligning the plurality of separated inductor conductor layer chips when the lead frame is mounted (hereinafter, This process is called an alignment process). However, in this alignment process,
It takes a very long time to align the plurality of inductor conductor layer chips on the lead frame. further,
The individual inductor conductor layer chips are small (eg, 1.
5 mm x 1.0 mm to 1.0 mm x 0.5 mm),
It is difficult to handle, resulting in poor work efficiency. That is, this alignment process has a drawback that it takes a very long time in the manufacturing time of the entire manufacturing process.
【０００４】したがって、本発明の課題は、製造時間を
短縮できる、薄膜チップインダクタの製造方法を提供す
ることにある。Therefore, an object of the present invention is to provide a method of manufacturing a thin film chip inductor which can shorten the manufacturing time.
【０００５】[0005]
【課題を解決するための手段】上記課題を解決するため
に、本発明による薄膜チップインダクタの製造方法は、
絶縁基板の主面上に複数個のインダクタ導体層を所定間
隔で薄膜技術により形成し、絶縁基板の裏面にダミー基
板を張り付けた状態で、複数個のインダクタ導体層の端
面の電極となる絶縁基板部分にスリット加工を施し、こ
のスリット加工を施した部分にメッキ層を形成し、複数
個のインダクタ導体層が個々のインダクタ導体層に分離
されるように、絶縁基板を切断して、複数個のチップイ
ンダクタを得、リフトオフ法によって各チップインダク
タのメッキ層から不要部分を取り除いて下地電極を形成
し、各チップインダクタの下地電極上に上地電極を形成
する工程を含むことを特徴とする。In order to solve the above problems, a method of manufacturing a thin film chip inductor according to the present invention is
An insulating substrate that forms electrodes on the end faces of multiple inductor conductor layers when a plurality of inductor conductor layers are formed on the main surface of the insulating substrate at predetermined intervals by thin film technology and a dummy substrate is attached to the back face of the insulating substrate. Slit the part and form the plating layer on the part that has the slit, and cut the insulating substrate so that the inductor conductor layers are separated into individual inductor conductor layers. The method is characterized by including a step of obtaining a chip inductor, removing an unnecessary portion from a plating layer of each chip inductor by a lift-off method to form a base electrode, and forming an upper electrode on the base electrode of each chip inductor.
【０００６】[0006]
【実施例】次に、本発明について図面を参照して詳細に
説明する。The present invention will be described in detail with reference to the drawings.
【０００７】図１および図２を参照して、本発明の一実
施例による薄膜チップインダクタの製造方法について説
明する。本実施例では、１つの基板上で一度に１０個の
薄膜チップインダクタを製造する場合について説明す
る。A method of manufacturing a thin film chip inductor according to an embodiment of the present invention will be described with reference to FIGS. 1 and 2. In this embodiment, a case where ten thin film chip inductors are manufactured at one time on one substrate will be described.
【０００８】図１（ａ）に示すように、まず、矩形の絶
縁基板１を用意する。絶縁基板１としては、シリコン基
板、セラミック基板、Ａｌ2 Ｏ3 基板を使用できる。絶
縁基板１は主面１ａとこの主面１ａに対向する裏面１ｂ
とをもつ。As shown in FIG. 1A, first, a rectangular insulating substrate 1 is prepared. As the insulating substrate 1, a silicon substrate, a ceramic substrate, or an Al 2 O 3 substrate can be used. The insulating substrate 1 includes a main surface 1a and a back surface 1b facing the main surface 1a.
With and.
【０００９】図１（ｂ）に示すように、絶縁基板１の主
面１ａ上に蒸着により第１の金属蒸着膜２を形成する。
本実施例では、第１の金属蒸着膜２の金属材料としてア
ルミニウム（Ａｌ）を使用している。As shown in FIG. 1B, a first metal vapor deposition film 2 is formed on the main surface 1a of the insulating substrate 1 by vapor deposition.
In this embodiment, aluminum (Al) is used as the metal material of the first metal vapor deposition film 2.
【００１０】図１（ｃ）に示すように、第１の金属蒸着
膜２をホトエッチングすることにより、奥行き方向に延
在する３枚の第１の電極形成用パット３と、１０個のス
パイラルパターン４（図面で２個のみを図示する）を形
成する。１０個のスパイラルパターン４はそれぞれ１０
個の薄膜チップインダクタを構成する。詳細に述べる
と、３枚の第１の電極形成用パット３は、図面の左側、
中央部、および右側にそれぞれ配置されている。一方、
１０個のスパイラルパターン４は、左側および右側にそ
れぞれ５個づつ配置されている。左側の５個のスパイラ
ルパターン４は左側の第１の電極形成用パット３と中央
部の第１の電極形成用パット３との間に配置されてい
る。左側の５個のスパイラルパターン４は中央部の第１
の電極形成用パット３に接続されているが、左側の第１
の電極形成用パット３には接続されていない。右側の５
個のスパイラルパターン４は右側の第１の電極形成用パ
ット３と中央部の第１の電極形成用パット３との間に配
置されている。右側の５個のスパイラルパターン４は右
側の第１の電極形成用パット３に接続されているが、中
央部の第１の電極形成用パット３には接続されていな
い。As shown in FIG. 1C, by photo-etching the first metal vapor deposition film 2, three first electrode forming pads 3 extending in the depth direction and ten spirals are formed. Form pattern 4 (only two shown in the drawing). 10 spiral patterns 4 each
A thin film chip inductor is constructed. More specifically, the three first electrode forming pads 3 are provided on the left side of the drawing,
It is arranged in the center and on the right side respectively. on the other hand,
Ten spiral patterns 4 are arranged on the left side and five on the right side, respectively. The five spiral patterns 4 on the left side are arranged between the first electrode forming pad 3 on the left side and the first electrode forming pad 3 on the central portion. The five spiral patterns 4 on the left are the first in the center
Connected to the electrode forming pad 3 of the
Is not connected to the electrode forming pad 3. 5 on the right
The individual spiral patterns 4 are arranged between the first electrode forming pad 3 on the right side and the first electrode forming pad 3 in the central portion. The five spiral patterns 4 on the right side are connected to the first electrode forming pad 3 on the right side, but are not connected to the first electrode forming pad 3 on the central portion.
【００１１】図１（ｄ）に示すように、１０個のスパイ
ラルパターン４上および３枚の第１の電極形成用パット
３上に第１の絶縁膜５を形成する。本実施例では、第１
の絶縁膜５としてスパッタＳｉＯ2 膜を使用している
が、他の絶縁膜を使用しても良い。As shown in FIG. 1D, a first insulating film 5 is formed on the ten spiral patterns 4 and the three first electrode forming pads 3. In this embodiment, the first
Although the sputtered SiO 2 film is used as the insulating film 5 of FIG. 3, another insulating film may be used.
【００１２】図１（ｅ）に示すように、第１の絶縁膜５
をホトエッチングして、１０個のスパイラルパターン４
をそれぞれ覆うように、１０枚の島状の絶縁層６を形成
する。このとき、１０枚の絶縁層６の各々の中心部に
は、スパイラルパターン４に達するコンタクト孔６ａが
形成される。As shown in FIG. 1E, the first insulating film 5
Photo-etched to form 10 spiral patterns 4
10 island-shaped insulating layers 6 are formed so as to respectively cover the above. At this time, a contact hole 6 a reaching the spiral pattern 4 is formed at the center of each of the 10 insulating layers 6.
【００１３】図１（ｆ）に示すように、蒸着により、１
０枚の絶縁層６上及び３枚の第１の電極形成用パット３
上に第２の金属蒸着膜７を形成する。このとき、コンタ
クト孔６ａは第２の金属蒸着膜７で埋められる。本実施
例では、この第２の金属蒸着膜７の金属材料として第１
の金属蒸着膜２と同様にアルミニウム（Ａｌ）を使用し
ている。As shown in FIG. 1 (f), 1
Zero insulating layer 6 and three first electrode forming pads 3
A second metal vapor deposition film 7 is formed on top. At this time, the contact hole 6a is filled with the second metal vapor deposition film 7. In the present embodiment, the metal material of the second metal vapor deposition film 7 is the first metal material.
Aluminum (Al) is used like the metal vapor deposition film 2 of FIG.
【００１４】図１（ｇ）に示すように、第２の金属蒸着
膜７をホトエッチングすることにより、１０本の内部電
極取り出し用パターン８（図面では２本のみ図示する）
と３枚の第２の電極形成用パット９とを形成する。詳細
に説明すると、３枚の第２の電極形成用パット９は、図
面の左側、中央部、および右側に配置され、それぞれ、
３枚の第１の電極形成用パット３上に形成されている。
１０本の内部電極取り出し用パターン８は、それぞれ、
コンタクト孔６ａを介して１０個のスパイラルパターン
４に接続された状態で、１０枚の絶縁層６上に形成され
ている。左側の５枚の絶縁層６上に形成された５本の内
部電極取り出し用パターン８は左側の第２の電極形成用
パット９に接続されている。右側の５枚の絶縁層６上に
形成された５本の内部電極取り出し用パターン８は中央
部の第２の電極形成用パット９に接続されている。As shown in FIG. 1 (g), by photo-etching the second metal vapor deposition film 7, ten internal electrode extraction patterns 8 (only two are shown in the drawing).
And three second electrode-forming pads 9 are formed. More specifically, the three second electrode-forming pads 9 are arranged on the left side, the central portion, and the right side of the drawing, respectively.
It is formed on the three first electrode forming pads 3.
The ten internal electrode extraction patterns 8 are respectively
It is formed on 10 insulating layers 6 in a state of being connected to the 10 spiral patterns 4 via the contact holes 6a. Five internal electrode lead-out patterns 8 formed on the five insulating layers 6 on the left side are connected to the second electrode forming pad 9 on the left side. The five internal electrode extracting patterns 8 formed on the five insulating layers 6 on the right side are connected to the second electrode forming pad 9 in the central portion.
【００１５】図１（ｈ）に示すように、スパッタリング
により、３枚の第２の電極形成用パット９上と、１０本
の内部電極取り出し用パターン８が形成された１０枚の
絶縁層６上とに第２の絶縁膜１０を形成する。本実施例
では、第２の絶縁膜１０として第１の絶縁膜５と同様に
ＳｉＯ2 膜を使用しているが、他の絶縁膜を使用しても
良い。As shown in FIG. 1 (h), three second electrode-forming pads 9 and ten insulating layers 6 on which ten internal electrode extracting patterns 8 are formed by sputtering are formed. Then, the second insulating film 10 is formed. In the present embodiment, the SiO 2 film is used as the second insulating film 10 similarly to the first insulating film 5, but other insulating films may be used.
【００１６】図１（ｉ）に示すように、第２の絶縁膜１
０をホトエッチングして、１０本の内部電極取り出し用
パターンが形成された１０枚の絶縁層６をそれぞれ覆う
ように、１０枚の表面保護膜１１を形成する。As shown in FIG. 1I, the second insulating film 1
0 is photo-etched to form 10 surface protective films 11 so as to cover 10 insulating layers 6 on which 10 internal electrode extraction patterns are formed.
【００１７】図１（ｊ）に示すように、スパッタリング
およびホトエッチングにより、１０枚の表面保護膜１１
上、第２の電極形成用パット９、及び絶縁基板１の裏面
１ｂ上に奥行き方向に延在する８枚のレジスト膜パター
ン１２を形成する。詳細に説明すると、絶縁基板１の主
面１ａ側において、４枚のレジスト膜パターン１２が、
それぞれ、主面左側端部、左側の５枚の表面保護膜１１
の部分、右側の５枚の表面保護膜１１の部分、および主
面右側端部を覆っている。一方、絶縁基板１の裏面１ｂ
において、４枚のレジスト膜パターン１２が、それぞ
れ、主面左側端部と対向する裏面左側端部、左側の５枚
の表面保護膜１１の部分と対向する箇所、右側の５枚の
表面保護膜１１の部分と対向する箇所、および主面右側
端部と対向する裏面左側端部を覆っている。このよう
に、絶縁基板１上には、８枚のレジスト膜パターン１２
によって、４つの領域、すなわち、左側端部領域、左側
の５個のインダクタ素子を含む領域、右側の５個のイン
ダクタ素子を含む領域、および右側端部領域が分割して
形成される。As shown in FIG. 1 (j), ten surface protective films 11 were formed by sputtering and photoetching.
Eight resist film patterns 12 extending in the depth direction are formed on the upper pad 2, the second electrode forming pad 9 and the back surface 1b of the insulating substrate 1. More specifically, on the main surface 1a side of the insulating substrate 1, the four resist film patterns 12 are
Five surface protection films 11 on the left side and the left side of the main surface, respectively.
, The portion of the five surface protective films 11 on the right side, and the right end of the main surface. On the other hand, the back surface 1b of the insulating substrate 1
In four, the four resist film patterns 12 respectively face the left end of the back surface facing the left end of the main surface, the part facing the left five surface protection films 11 and the five right surface protection films. It covers the portion facing the portion 11 and the left end on the back surface facing the right end on the main surface. As described above, eight resist film patterns 12 are formed on the insulating substrate 1.
Thus, four regions, that is, the left end region, the region including the left five inductor elements, the region including the right five inductor elements, and the right end region are divided and formed.
【００１８】図２（ｋ）に移って、絶縁基板１の裏面１
ｂ側に形成された４枚のレジスト膜パターン１２にダミ
ー基板１３を張り付ける。このとき、４枚のレジスト膜
パターン１２が形成されていない部分に、絶縁基板１と
ダミー基板１３とが互いに離間した３本の中空部分１２
ａが形成される。３本の中空部分１２ａは、図２（ｋ）
に示されるように、それぞれ、左側、中央部、および右
側に形成される。左側の中空部分１２ａは、左側端部領
域と左側の５個のインダクタ素子を含む領域との間に形
成されている。中央部の中空部分１２ａは、左側の５個
のインダクタ素子を含む領域と右側の５個のインダクタ
素子を含む領域との間に形成されている。右側の中空部
分１２ａは、右側の５個のインダクタ素子を含む領域と
右側端部領域との間に形成されている。尚、ダミー基板
１３のサイズは絶縁基板１より若干大きい。Turning to FIG. 2 (k), the back surface 1 of the insulating substrate 1
A dummy substrate 13 is attached to the four resist film patterns 12 formed on the b side. At this time, three hollow portions 12 in which the insulating substrate 1 and the dummy substrate 13 are separated from each other are formed in the portions where the four resist film patterns 12 are not formed.
a is formed. The three hollow portions 12a are shown in FIG.
As shown in FIG. 1, it is formed on the left side, the central portion, and the right side, respectively. The left hollow portion 12a is formed between the left end region and the left region including the five inductor elements. The central hollow portion 12a is formed between a region including five inductor elements on the left side and a region including five inductor elements on the right side. The right hollow portion 12a is formed between the region including the five inductor elements on the right side and the right end region. The size of the dummy substrate 13 is slightly larger than that of the insulating substrate 1.
【００１９】図２（ｌ）に加えて図３をも参照して、上
述のようにして作成された１０個のインダクタ素子を含
む絶縁基板１を、図２（ｌ）において奥行き方向（図３
のＢ−Ｂ´線）に沿って左側、中央部、および右側の３
箇所で、幅ｄでフルカットすることにより、３本のスリ
ット（ダイシング溝）１４を形成する。詳細に説明する
と、左側のスリット１４は左側の中空部分１２ａを通っ
てその下部のダミー基板１３の表面部分を削り、左側端
部領域と左側の５個のインダクタ素子を含む領域とを機
械的（物理的）に分離する。中央部のスリット１４は中
央部の中空部分１２ａを通ってその下部のダミー基板１
３の表面部分を削り、左側の５個のインダクタ素子を含
む領域と右側の５個のインダクタ素子を含む領域とを機
械的（物理的）に分離する。右側のスリット１４は右側
の中空部分１２ａを通ってその下部のダミー基板１３の
表面部分を削り、右側の５個のインダクタ素子を含む領
域と右側端部領域とを機械的（物理的）に分離する。With reference to FIG. 3 in addition to FIG. 2 (l), the insulating substrate 1 including the ten inductor elements produced as described above is used as shown in FIG. 2 (l) in the depth direction (FIG. 3).
3 along the left side, the center, and the right side along the line
At each position, three slits (dicing grooves) 14 are formed by full cutting with a width d. More specifically, the left slit 14 passes through the left hollow portion 12a and scrapes the surface portion of the dummy substrate 13 therebelow, so that the left end region and the region including the left five inductor elements are mechanically ( Physically). The slit 14 in the central portion passes through the hollow portion 12a in the central portion and the dummy substrate 1 below it.
The surface portion of 3 is shaved to mechanically (physically) separate the area including the five inductor elements on the left side and the area including the five inductor elements on the right side. The right slit 14 passes through the hollow portion 12a on the right side and scrapes off the surface portion of the dummy substrate 13 therebelow, so that the region including the five inductor elements on the right side and the right end region are mechanically (physically) separated. To do.
【００２０】図２（ｍ）に示すように、４つの領域に分
離された絶縁基板１に、無電解メッキにより銅メッキ層
１５を形成する。As shown in FIG. 2 (m), a copper plating layer 15 is formed on the insulating substrate 1 divided into four regions by electroless plating.
【００２１】図２（ｎ）に加えて図４をも参照して、左
側の５個のインダクタ素子を含む領域および右側の５個
のインダクタ素子を含む領域を、個々のインダクタ素子
領域に機械的（物理的）に分離するように、図４のＣ−
Ｃ´線に沿って絶縁基板１を幅ｅでフルカットする。こ
れにより、６本のダイシング溝２０が形成される。その
後、図２（ｎ）に示されるように、ダミー基板１３を剥
がして、１０個のインダクタチップ１９（但し、図２
（ｎ）では２個のインダクタチップ１９のみ図示する）
を得る。Referring to FIG. 4 in addition to FIG. 2 (n), a region including five inductor elements on the left side and a region including five inductor elements on the right side are mechanically divided into individual inductor element regions. C- of FIG. 4 so as to be (physically) separated.
The insulating substrate 1 is fully cut with a width e along the line C '. As a result, six dicing grooves 20 are formed. After that, as shown in FIG. 2 (n), the dummy substrate 13 is peeled off and the ten inductor chips 19 (however, in FIG.
(In (n), only two inductor chips 19 are shown)
To get
【００２２】図２（ｏ）に示すように、各インダクタチ
ップ１９からレジスト膜パターン１２をリフトオフする
ことにより、銅メッキ層１５の不要部分を取り除く。こ
れにより残った銅メッキ層１５が外部電極形成用下地電
極層１６として各インダクタチップ１９に形成される。
すなわち、外部電極形成用下地電極層１６はインダクタ
チップ１９の両端部に断面コ字型に２つ形成される。換
言すれば、各外部電極形成用下地電極層１６は、第２の
電極形成用パット９を覆う上端部と、絶縁基板１の側壁
および電極形成用パット３と第２の電極形成用パット９
の端とを覆う中間部と、絶縁基板１の裏面１ｂの端部を
覆う下端部とから成る。As shown in FIG. 2 (o), the resist film pattern 12 is lifted off from each inductor chip 19 to remove unnecessary portions of the copper plating layer 15. As a result, the remaining copper plating layer 15 is formed on each inductor chip 19 as a base electrode layer 16 for forming an external electrode.
That is, two external electrode forming base electrode layers 16 are formed on both ends of the inductor chip 19 in a U-shaped cross section. In other words, each external electrode forming base electrode layer 16 has an upper end portion that covers the second electrode forming pad 9, the side wall of the insulating substrate 1, the electrode forming pad 3, and the second electrode forming pad 9.
Of the insulating substrate 1 and a lower end portion of the back surface 1b of the insulating substrate 1 that covers the end portion of the insulating substrate 1.
【００２３】図２（ｐ）に示すように、各インダクタチ
ップ１９の外部電極形成用下地電極層１６上にバレルメ
ッキ（電界）により銅メッキ層１７を形成する。銅メッ
キ層１７も外部電極形成用下地電極層１６と同様に断面
コ字型をしており、外部電極形成用下地電極層１６の上
端部、中間部、および下端部をそれぞれ覆う上端部、中
間部、および下端部から成る。銅メッキ層１７は外部電
極形成用上地電極層として働く。As shown in FIG. 2P, a copper plating layer 17 is formed on the external electrode forming base electrode layer 16 of each inductor chip 19 by barrel plating (electric field). The copper plating layer 17 also has a U-shaped cross section like the external electrode forming base electrode layer 16, and has an upper end portion, an intermediate portion, and an intermediate end portion that cover the external electrode forming base electrode layer 16, respectively. And a lower end. The copper plating layer 17 works as an upper electrode layer for forming an external electrode.
【００２４】図２（ｑ）に示すように、銅メッキ層１７
上にバレルメッキ（電界）により半田メッキ１８を施
す。この半田メッキ層１８は薄膜チップインダクダの電
極として使用される。As shown in FIG. 2 (q), the copper plating layer 17
Solder plating 18 is applied on the top by barrel plating (electric field). The solder plating layer 18 is used as an electrode of the thin film chip inductor.
【００２５】図５に上述のようにして製造された薄膜チ
ップインダクタ２２の外形を示す。図５において、
（ａ）は平面図、（ｂ）は正面図、（ｃ）は右側面図で
ある。また、図６に絶縁層６および表面保護層１１を除
いた状態の薄膜チップインダクタ２２のスパイラルパタ
ーン２１を示す。図６において、（ａ）は平面図、
（ｂ）は正面断面図、（ｃ）は右側面図である。スパイ
ラルパターン２１はスパイラルパターン４と内部電極取
り出し用パターン８とから成る。FIG. 5 shows the outer shape of the thin film chip inductor 22 manufactured as described above. In FIG.
(A) is a plan view, (b) is a front view, and (c) is a right side view. FIG. 6 shows the spiral pattern 21 of the thin film chip inductor 22 with the insulating layer 6 and the surface protective layer 11 removed. In FIG. 6, (a) is a plan view,
(B) is a front sectional view and (c) is a right side view. The spiral pattern 21 is composed of the spiral pattern 4 and the internal electrode extracting pattern 8.
【００２６】本発明は上述した実施例に限定せず、本発
明の要旨を逸脱しない範囲で種々の変更が可能である。
たとえば、スパイラルパターンに使用する導体材料とし
ては、Ａｌの他に銅などの他の金属を使用しても良い。
また、スパイラルパターンを形成する方法としては、蒸
着の他にスパッタリングを使用しても良い。さらに、外
部電極形成は、厚みが充分であれば１回のメッキでも良
い。また、外部電極を構成する材料としては、必要に応
じて銅の他に、クロム、金、ニッケル等を使用しても良
い。The present invention is not limited to the above-mentioned embodiments, and various modifications can be made without departing from the gist of the present invention.
For example, as the conductor material used for the spiral pattern, other metal such as copper may be used in addition to Al.
As a method for forming the spiral pattern, sputtering may be used instead of vapor deposition. Further, the external electrodes may be formed by plating once if the thickness is sufficient. Further, as a material for forming the external electrode, chromium, gold, nickel or the like may be used in addition to copper, if necessary.
【００２７】[0027]
【発明の効果】以上説明したように本発明は、絶縁基板
上にインダクタ導体層を薄膜技術により形成し、このイ
ンダクタ導体の端面の電極となる部分にスリット加工を
施し、スリット部にメッキ層を形成し、このあとチップ
状に切断し、リフトオフ法によって下地電極を形成し、
上地電極を形成しているので、従来のような整列工程を
省くことができ、製造時間を短縮できるという効果を奏
する。As described above, according to the present invention, the inductor conductor layer is formed on the insulating substrate by the thin film technique, the end face of the inductor conductor is slit, and the slit portion is provided with the plating layer. Formed, then cut into chips, the base electrode is formed by the lift-off method,
Since the upper electrode is formed, the conventional alignment step can be omitted, and the manufacturing time can be shortened.
【図１】本発明の一実施例による薄膜チップインダクタ
の製造工程の前半部を示す断面図である。FIG. 1 is a sectional view showing a first half of a manufacturing process of a thin film chip inductor according to an embodiment of the present invention.
【図２】図１に引き続く、薄膜チップインダクタの製造
工程の後半部を示す断面図である。FIG. 2 is a cross-sectional view showing a second half of the manufacturing process of the thin film chip inductor, which is subsequent to FIG.
【図３】絶縁基板を左右それぞれ５個のインダクタ素子
を含む領域に分離するように切断する方法を示す断面図
および平面図である。3A and 3B are a cross-sectional view and a plan view showing a method of cutting the insulating substrate so as to be divided into regions each including five inductor elements on the left and right sides.
【図４】絶縁基板を個々のインダクタ素子領域に分離す
るように切断する方法を示す平面図である。FIG. 4 is a plan view showing a method of cutting an insulating substrate into individual inductor element regions.
【図５】本発明の製造方法によって製造された薄膜チッ
プインダクタの外形を示す図で、（ａ）は平面図、
（ｂ）は正面図、（ｃ）は右側面図である。FIG. 5 is a view showing the outer shape of a thin film chip inductor manufactured by the manufacturing method of the present invention, in which (a) is a plan view,
(B) is a front view and (c) is a right side view.
【図６】絶縁層および表面保護層を除いた場合の、薄膜
チップインダクタのスパイラルパターンを示す図で、
（ａ）は平面図、（ｂ）は正面断面図、（ｃ）は右側面
図である。FIG. 6 is a view showing a spiral pattern of a thin film chip inductor when an insulating layer and a surface protective layer are removed,
(A) is a plan view, (b) is a front sectional view, and (c) is a right side view.
１ 絶縁基板 ２ 金属蒸着膜 ３ 電極形成用パット ４ スパイラルパターン ５ 絶縁膜（ＳｉＯ2 膜） ６ 絶縁層 ７ 金属蒸着膜 ８ 内部電極取り出し用パターン ９ 電極形成用パット １０ 絶縁膜（ＳｉＯ2 膜） １１ 表面保護膜 １２ レジスト膜パターン １３ ダミー基板 １４ ダイシング溝（スリット） １５ 銅メッキ層 １６ 外部電極形成用下地電極層 １７ 銅メッキ層（上地電極層） １８ 半田メッキ層 １９ インダクタチップ ２０ ダイシング溝 ２１ スパイラルパターン ２２ 薄膜チップインダクタDESCRIPTION OF SYMBOLS 1 Insulating substrate 2 Metal vapor deposition film 3 Electrode forming pad 4 Spiral pattern 5 Insulating film (SiO 2 film) 6 Insulating layer 7 Metal vapor deposition film 8 Internal electrode extraction pattern 9 Electrode forming pad 10 Insulating film (SiO 2 film) 11 Surface protective film 12 Resist film pattern 13 Dummy substrate 14 Dicing groove (slit) 15 Copper plating layer 16 Base electrode layer for external electrode formation 17 Copper plating layer (upper electrode layer) 18 Solder plating layer 19 Inductor chip 20 Dicing groove 21 Spiral Pattern 22 Thin film chip inductor
Claims (8)
導体層を所定間隔で薄膜技術により形成し、 前記絶縁基板の裏面にダミー基板を張り付けた状態で、
前記複数個のインダクタ導体層の端面の電極となる前記
絶縁基板部分にスリット加工を施し、 該スリット加工を施した部分にメッキ層を形成し、 前記複数個のインダクタ導体層が個々のインダクタ導体
層に分離されるように、前記絶縁基板を切断して、複数
個のチップインダクタを得、 リフトオフ法によって各チップインダクタの前記メッキ
層から不要部分を取り除いて下地電極を形成し、 各チップインダクタの前記下地電極上に上地電極を形成
する工程を含むことを特徴とする薄膜チップインダクタ
の製造方法。1. A plurality of inductor conductor layers are formed on a main surface of an insulating substrate at a predetermined interval by a thin film technique, and a dummy substrate is attached to a back surface of the insulating substrate,
Slitting is performed on the insulating substrate portion that will be the electrodes on the end faces of the plurality of inductor conductor layers, and a plating layer is formed on the slitted portion, and the plurality of inductor conductor layers are individual inductor conductor layers. To obtain a plurality of chip inductors, remove unnecessary portions from the plating layer of each chip inductor by lift-off method to form a base electrode, A method of manufacturing a thin film chip inductor, comprising the step of forming a top electrode on a base electrode.
電極上に薄膜チップインダクタの電極を形成する工程を
含むことを特徴とする、請求項１記載の薄膜チップイン
ダクタの製造方法。2. The method of manufacturing a thin film chip inductor according to claim 1, further comprising the step of forming an electrode of the thin film chip inductor on the upper electrode of each chip inductor.
求項１記載の薄膜チップインダクタの製造方法。3. The method of manufacturing a thin film chip inductor according to claim 1, wherein the insulating substrate is a silicon substrate.
請求項１記載の薄膜チップインダクタの製造方法。4. The insulating substrate is a ceramic substrate.
A method of manufacturing a thin film chip inductor according to claim 1.
請求項１記載の薄膜チップインダクタの製造方法。5. The insulating substrate is an Al 2 O 3 substrate,
A method of manufacturing a thin film chip inductor according to claim 1.
状をしている、請求項１記載の薄膜チップインダクタの
製造方法。6. The method of manufacturing a thin film chip inductor according to claim 1, wherein the inductor conductor layer has a spiral shape.
されている、請求項１記載の薄膜チップインダクタの製
造方法。7. The method of manufacturing a thin film chip inductor according to claim 1, wherein the plating layer is formed by electroless plating.
れている、請求項１記載の薄膜チップインダクタの製造
方法。8. The method of manufacturing a thin film chip inductor according to claim 1, wherein the upper electrode is formed by electroplating.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7211394A JPH07283060A (en) | 1994-04-11 | 1994-04-11 | Fabrication of thin film chip inductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7211394A JPH07283060A (en) | 1994-04-11 | 1994-04-11 | Fabrication of thin film chip inductor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07283060A true JPH07283060A (en) | 1995-10-27 |
Family
ID=13480004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7211394A Pending JPH07283060A (en) | 1994-04-11 | 1994-04-11 | Fabrication of thin film chip inductor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07283060A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10259035B4 (en) * | 2002-12-17 | 2015-02-26 | Epcos Ag | ESD protection component and circuit arrangement with an ESD protection component |
| JP2017112326A (en) * | 2015-12-18 | 2017-06-22 | Koa株式会社 | Method for manufacturing chip resistor |
-
1994
- 1994-04-11 JP JP7211394A patent/JPH07283060A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10259035B4 (en) * | 2002-12-17 | 2015-02-26 | Epcos Ag | ESD protection component and circuit arrangement with an ESD protection component |
| JP2017112326A (en) * | 2015-12-18 | 2017-06-22 | Koa株式会社 | Method for manufacturing chip resistor |
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