JPH08107035A - Manufacture of thin-film chip inductor - Google Patents
Manufacture of thin-film chip inductorInfo
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- JPH08107035A JPH08107035A JP24004794A JP24004794A JPH08107035A JP H08107035 A JPH08107035 A JP H08107035A JP 24004794 A JP24004794 A JP 24004794A JP 24004794 A JP24004794 A JP 24004794A JP H08107035 A JPH08107035 A JP H08107035A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、薄膜チップインダクタ
の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a thin film chip inductor.
【０００２】[0002]
【従来の技術】従来、薄膜チップインダクタを次のよう
にして製造していた。先ず、シリコン基板、セラミック
基板、Ａｌ2 Ｏ3 基板等の絶縁基板上にスパイラル状の
インダクタ導体層及び電極取り出し用パッドを薄膜技術
により形成する。次に、インダクタ導体層が形成された
絶縁基板をチップ状に切断して、複数個のインダクタ導
体層チップを得る。これら複数個のインダクタ導体層チ
ップをリードフレームに整列させて搭載する。リードフ
レームの搭載部と電極取り出し用パッドに半田付け或い
はスポット溶接を施してインダクタチップを得る。最後
に、インダクタチップを樹脂封止して端子形成すること
により、薄膜チップインダクタを製造していた。2. Description of the Related Art Conventionally, a thin film chip inductor has been manufactured as follows. First, a spiral inductor conductor layer and electrode extraction pads are formed by a thin film technique on an insulating substrate such as a silicon substrate, a ceramic substrate, or an Al 2 O 3 substrate. Next, the insulating substrate on which the inductor conductor layer is formed is cut into chips to obtain a plurality of inductor conductor layer chips. The plurality of inductor conductor layer chips are aligned and mounted on the lead frame. An inductor chip is obtained by soldering or spot welding the mounting portion of the lead frame and the electrode extraction pad. Finally, a thin film chip inductor was manufactured by resin-sealing the inductor chip to form terminals.
【０００３】[0003]
【発明が解決しようとする課題】近年、電子部品の開発
動向は、小型軽量化に向かっている。上述した従来の薄
膜チップインダクタの製造方法では、絶縁基板上に作成
されたインダクタ導体層を個々に分離してインダクタ導
体層チップを得、そして、リードフレーム搭載時に分離
した複数個のインダクタ導体層チップを整列させると言
う工程（以下、この工程を整列工程と言う）を経てい
る。しかしながら、この整列工程では、複数個のインダ
クタ導体層チップをリードフレーム上に整列させるのに
非常に時間が掛かってしまう。更に、個々のインダクタ
導体層チップは小さい（例えば、１．５ｍｍ×１．０ｍ
ｍ、１．０ｍｍ×０．５ｍｍ）ので、取扱いが困難で、
作業効率が悪くなってしまう。即ち、この整列工程は、
全体の製造工程における製造時間の中で、非常に長い時
間を占めると言う欠点がある。In recent years, the development trend of electronic parts is toward miniaturization and weight reduction. In the above-described conventional method for manufacturing a thin film chip inductor, the inductor conductor layers formed on the insulating substrate are individually separated to obtain inductor conductor layer chips, and a plurality of inductor conductor layer chips separated at the time of mounting the lead frame. Are aligned (hereinafter, this step is referred to as an alignment step). However, in this alignment process, it takes a very long time to align a plurality of inductor conductor layer chips on the lead frame. In addition, individual inductor conductor layer chips are small (eg, 1.5 mm x 1.0 m
m, 1.0 mm x 0.5 mm), so handling is difficult,
The work efficiency becomes poor. That is, this alignment process
There is a drawback that it takes a very long time in the manufacturing time in the entire manufacturing process.
【０００４】したがって、本発明の課題は、製造時間を
短縮することができる薄膜チップインダクタの製造方法
を提供することにある。Therefore, an object of the present invention is to provide a method of manufacturing a thin film chip inductor which can shorten the manufacturing time.
【０００５】[0005]
【課題を解決するための手段】本発明によれば、一枚の
絶縁基板上に複数の薄膜チップインダクタを構成するた
めに、前記複数の薄膜チップインダクタの電極と成る絶
縁基板の部位に外部電極取出し用パターンを形成する外
部電極取出し用パターン形成工程と、外周側端部に前記
外部電極取出し用パターンに接続される電極取出しパタ
ーンを有する複数のインダクタ導体層を形成するインダ
クタ導体層形成工程と、前記複数のインダクタ導体層と
の間に絶縁層を介在させて該複数のインダクタ導体層の
中心側端部と前記複数の外部電極取出し用パターンとを
接続する内部電極取出し用パターンを形成する内部電極
取出し用パターン形成工程と、前記外部電極取出し用パ
ターン形成工程、前記インダクタ導体層形成工程、及び
前記内部電極取出し用パターン形成工程終了後に、前記
外部電極取出し用パターンを前記電極取出しパターン側
と前記内部電極取出し用パターン側とで二分するように
前記絶縁基板にスリットを形成するスリット形成工程
と、該スリット形成工程後、二分された前記外部電極取
出し用パターンの各々に無電界メッキにより下地電極を
形成する下地電極形成工程と、該下地電極形成工程後、
前記複数のインダクタ導体層が個々のインダクタ導体層
に分離されるように、前記絶縁基板をチップ状に切断す
る切断工程と、該切断工程後、前記下地電極に上地電極
を形成して前記電極を構成する上地電極形成工程とを含
むことを特徴とする薄膜チップインダクタの製造方法が
得られる。According to the present invention, in order to form a plurality of thin film chip inductors on one insulating substrate, an external electrode is provided at a portion of the insulating substrate which is an electrode of the plurality of thin film chip inductors. An external electrode extraction pattern forming step of forming an extraction pattern, and an inductor conductor layer forming step of forming a plurality of inductor conductor layers having an electrode extraction pattern connected to the external electrode extraction pattern at an outer peripheral side end, An internal electrode forming an internal electrode extraction pattern that connects an end portion on the center side of the inductor conductive layer and the external electrode extraction pattern with an insulating layer interposed between the internal electrode extraction pattern and the inductor conductive layer. Extraction pattern forming step, the external electrode extraction pattern forming step, the inductor conductor layer forming step, and the internal electrode extraction And a slit forming step of forming a slit in the insulating substrate so as to divide the external electrode taking-out pattern into the electrode taking-out pattern side and the internal electrode taking-out pattern side. After that, a base electrode forming step of forming a base electrode by electroless plating on each of the divided external electrode extraction patterns, and after the base electrode forming step,
A cutting step of cutting the insulating substrate into chips so that the plurality of inductor conductor layers are separated into individual inductor conductor layers, and after the cutting step, a ground electrode is formed on the base electrode to form the electrode. A method of manufacturing a thin film chip inductor, comprising:
【０００６】[0006]
【実施例】次に、本発明の実施例について図面を参照し
て詳細に説明する。Next, embodiments of the present invention will be described in detail with reference to the drawings.
【０００７】［第１の実施例］図１を参照して、本発明
の第１の実施例による薄膜チップインダクタの製造方法
について説明する。本実施例では、１つの絶縁基板上で
一度に１０個の薄膜チップインダクタを製造する場合に
ついて説明する。[First Embodiment] A method of manufacturing a thin film chip inductor according to a first embodiment of the present invention will be described with reference to FIG. In this embodiment, a case will be described in which ten thin film chip inductors are manufactured at one time on one insulating substrate.
【０００８】（１）先ず、図１（ａ）に示すように、絶
縁基板１を用意する。絶縁基板１としては、Ａｌ2 Ｏ3
基板を使用した。これ以外に、絶縁基板としては、シリ
コン基板、セラミック基板等を用いても良い。(1) First, as shown in FIG. 1A, an insulating substrate 1 is prepared. As the insulating substrate 1, Al 2 O 3 is used.
A substrate was used. Other than this, a silicon substrate, a ceramic substrate, or the like may be used as the insulating substrate.
【０００９】（２）次に、図１（ｂ）に示すように、絶
縁基板１の表裏全面に銅膜２，３を成膜する。(2) Next, as shown in FIG. 1B, copper films 2 and 3 are formed on the entire front and back surfaces of the insulating substrate 1.
【００１０】（３）次に、図１（ｃ）に示すように、銅
膜２，３をフォトレジスト加工して外部電極取出し用銅
パターン４，５を形成する。この工程を外部電極取出し
用パターン形成工程と言う。(3) Next, as shown in FIG. 1C, the copper films 2 and 3 are processed by photoresist to form copper patterns 4 and 5 for extracting external electrodes. This process is called a pattern forming process for extracting external electrodes.
【００１１】（４）次に、図１（ｄ）に示すように、絶
縁基板１及び銅パターン４上にＡｌ蒸着を施し、Ａｌ蒸
着膜６を形成する。(4) Next, as shown in FIG. 1D, Al vapor deposition is performed on the insulating substrate 1 and the copper pattern 4 to form an Al vapor deposition film 6.
【００１２】（５）次に、図１（ｅ）に示すように、Ａ
ｌ蒸着膜６をフォトレジスト加工して電極取出しパター
ン７を有するスパイラル状のインダクタ導体層８を形成
する。ここで電極取出しパターン７と銅パターン４の一
部が重なり合い導電性をもつ構造とする。この工程をイ
ンダクタ導体層形成工程と言う。(5) Next, as shown in FIG.
l The vapor-deposited film 6 is processed by photoresist to form a spiral inductor conductor layer 8 having an electrode extraction pattern 7. Here, the electrode extraction pattern 7 and a part of the copper pattern 4 are overlapped with each other so as to have conductivity. This step is called an inductor conductor layer forming step.
【００１３】（６）次に、図１（ｆ）に示すように、絶
縁基板１の表面上全面、つまり銅パターン４、インダク
タ導体層８、及び電極取出しパターン７上に絶縁膜９を
形成する。ここでは絶縁膜９としてスパッタＳｉＯ2 膜
を形成している。他にレジスト膜等の絶縁膜を使用して
も良い。(6) Next, as shown in FIG. 1F, an insulating film 9 is formed on the entire surface of the insulating substrate 1, that is, on the copper pattern 4, the inductor conductor layer 8 and the electrode lead-out pattern 7. . Here, a sputtered SiO 2 film is formed as the insulating film 9. Alternatively, an insulating film such as a resist film may be used.
【００１４】（７）次に、図１（ｇ）に示すように、フ
ォトレジスト加工により絶縁膜９に内部電極取出し用窓
１０ａを穿設して、窓１０ａを有する絶縁層１０を形成
し、これと同時に銅パターン４の一部を露出させる。(7) Next, as shown in FIG. 1G, a window 10a for extracting internal electrodes is formed in the insulating film 9 by photoresist processing to form an insulating layer 10 having the window 10a. At the same time, a part of the copper pattern 4 is exposed.
【００１５】（８）次に、図１（ｈ）に示すように、内
部電極取出し用パターンを形成するために、銅パターン
４及び絶縁層１０上にＡｌ蒸着膜１１を形成する。(8) Next, as shown in FIG. 1H, an Al vapor deposition film 11 is formed on the copper pattern 4 and the insulating layer 10 in order to form a pattern for extracting internal electrodes.
【００１６】（９）次に、図１（ｉ）に示すように、Ａ
ｌ蒸着膜１１をフォトレジスト加工して内部電極取出し
用パターン１２を形成する。この内部電極取出し用パタ
ーン１２の一端部は、インダクタ導体層８の中心側端部
に接続され、他端部は、銅パターン４に接続されてい
る。この工程を内部電極取出し用パターン形成工程と言
う。(9) Next, as shown in FIG.
l The vapor-deposited film 11 is processed into a photoresist to form a pattern 12 for extracting internal electrodes. One end of the internal electrode extracting pattern 12 is connected to the center side end of the inductor conductor layer 8 and the other end is connected to the copper pattern 4. This step is called an internal electrode extraction pattern forming step.
【００１７】（１０）次に、図１（ｊ）に示すように、
表面保護膜形成用絶縁膜１３を銅パターン４、絶縁層１
０、及び内部電極取出し用パターン１２を覆うように形
成する。(10) Next, as shown in FIG.
The insulating film 13 for forming the surface protective film is formed of the copper pattern 4, the insulating layer 1
0 and the internal electrode extracting pattern 12 are formed.
【００１８】（１１）次に、図１（ｋ）に示すように、
絶縁膜１３をフォトレジスト加工して銅パターン４の一
部が露出するように表面保護膜１４を形成する。(11) Next, as shown in FIG.
The insulating film 13 is processed into a photoresist to form a surface protective film 14 so that a part of the copper pattern 4 is exposed.
【００１９】（１２）次に、図１（ｌ），図２に示すよ
うに、ダミーフレーム１９上に絶縁基板１を取り付け、
Ａ−Ａ′ラインで幅ｄで、図１（ｋ）まででインダクタ
が作成された絶縁基板１をフルカットによりスリット１
５を形成する。この際、スリット１５は、銅パターン４
上を通り、これにより、銅パターン４は、電極取出しパ
ターン７側と内部電極取出し用パターン１２側とに二分
される。この工程をスリット形成工程を言う。(12) Next, as shown in FIGS. 1 (l) and 2, the insulating substrate 1 is mounted on the dummy frame 19,
The slit 1 is formed by full-cutting the insulating substrate 1 having the width d along the line AA ′ and having the inductor formed up to FIG.
5 is formed. At this time, the slit 15 is formed by the copper pattern 4.
As a result, the copper pattern 4 is bisected into the electrode extraction pattern 7 side and the internal electrode extraction pattern 12 side. This process is called a slit forming process.
【００２０】（１３）次に、図１（ｍ）に示すように、
スリット１５を形成することによりできた絶縁基板１の
側面及び銅パターン４，５の表面に無電界メッキにより
銅メッキ層１６を形成し、下地電極とする。この工程を
下地電極形成工程と言う。(13) Next, as shown in FIG.
A copper plating layer 16 is formed on the side surface of the insulating substrate 1 formed by forming the slits 15 and the surfaces of the copper patterns 4 and 5 by electroless plating to form a base electrode. This step is called a base electrode forming step.
【００２１】（１４）次に、図３に示すように、Ｂ−
Ｂ′ラインで幅ｅで絶縁基板１をフルカットし、図１
（ｎ）に示すように、個々のインダクタチップ状態にす
る。この工程を切断工程と言う。この切断工程後、下地
電極１６に銅メッキ１７を施し、上地電極とする。この
工程を上地電極形成工程を言う。(14) Next, as shown in FIG.
Fully cut the insulating substrate 1 with the width e at the line B ', and
As shown in (n), individual inductor chips are formed. This process is called a cutting process. After this cutting step, the base electrode 16 is plated with copper 17 to form a top electrode. This process is called a top electrode forming process.
【００２２】（１５）次に、図１（ｏ）に示すように、
上地電極１７上に半田メッキ１８を施す。(15) Next, as shown in FIG.
Solder plating 18 is applied on the upper electrode 17.
【００２３】図４に上述の工程により作成された薄膜チ
ップインダクタ２１の外形図、図５に薄膜チップインダ
クタのインダクタ導体層の構造を示す。FIG. 4 shows an outline drawing of the thin film chip inductor 21 produced by the above-mentioned process, and FIG. 5 shows the structure of the inductor conductor layer of the thin film chip inductor.
【００２４】［第２の実施例］ （１）先ず、図６（ａ）に示すように、絶縁基板１を用
意する。絶縁基板１としては、Ａｌ2 Ｏ3 基板を使用し
た。[Second Embodiment] (1) First, as shown in FIG. 6A, an insulating substrate 1 is prepared. An Al 2 O 3 substrate was used as the insulating substrate 1.
【００２５】（２）次に、図６（ｂ）に示すように、絶
縁基板１の表裏全面に銅膜２，３を成膜する。(2) Next, as shown in FIG. 6B, copper films 2 and 3 are formed on the entire front and back surfaces of the insulating substrate 1.
【００２６】（３）次に、図６（ｃ）に示すように、銅
膜２，３をフォトレジスト加工して外部電極取出し用銅
パターン２３，２４を形成する。ここで、銅パターン２
３は第１の実施例における図１（ｊ）の内部電極取出し
用パターン１２を兼ねるものである。即ち、本実施例で
は、外部電極取出し用パターン形成工程と、内部電極取
出し用パターン形成工程とが同時に行われている。(3) Next, as shown in FIG. 6C, the copper films 2 and 3 are processed by photoresist to form copper patterns 23 and 24 for extracting external electrodes. Where copper pattern 2
Reference numeral 3 also serves as the internal electrode extracting pattern 12 of FIG. 1 (j) in the first embodiment. That is, in this embodiment, the external electrode extraction pattern forming step and the internal electrode extraction pattern forming step are simultaneously performed.
【００２７】（４）次に、図６（ｄ）に示すように、絶
縁基板１及び銅パターン２３上に絶縁膜９を形成する。
ここではスパッタＳｉＯ2 膜を形成している。他にレジ
スト膜等の絶縁膜を使用しても良い。(4) Next, as shown in FIG. 6D, the insulating film 9 is formed on the insulating substrate 1 and the copper pattern 23.
Here, a sputtered SiO 2 film is formed. Alternatively, an insulating film such as a resist film may be used.
【００２８】（５）次に、図６（ｅ）に示すように、フ
ォトレジスト加工により絶縁膜９を加工し、内部電極取
出し用の窓１０ａを穿設し、窓１０ａを有する絶縁層１
０を形成し、これと同時に銅パターン２３の一部を露出
させる。(5) Next, as shown in FIG. 6E, the insulating film 9 is processed by photoresist processing, a window 10a for taking out the internal electrode is formed, and the insulating layer 1 having the window 10a is formed.
0 is formed, and at the same time, a part of the copper pattern 23 is exposed.
【００２９】（６）次に、図６（ｆ）に示すように、絶
縁基板１の表面上全面、つまり銅パターン２３、絶縁層
１０、及び電極取出し用窓１０ａ上にＡｌ蒸着膜６を形
成する。(6) Next, as shown in FIG. 6 (f), an Al vapor deposition film 6 is formed on the entire surface of the insulating substrate 1, that is, on the copper pattern 23, the insulating layer 10 and the electrode extracting window 10a. To do.
【００３０】（７）次に、図６（ｇ）に示すように、フ
ォトレジスト加工によりＡｌ蒸着膜６を加工し、外部電
極取出し用パターン７を有するスパイラル状のインダク
タ導体層８を形成する。ここで、インダクタ導体層８の
内部端は内部電極取出し用窓１０ａを通して銅パターン
２３に接続され、外部電極取出し用パターン７も銅パタ
ーン２３に接続されている。(7) Next, as shown in FIG. 6G, the Al vapor deposition film 6 is processed by photoresist processing to form the spiral inductor conductor layer 8 having the external electrode extracting pattern 7. Here, the inner end of the inductor conductor layer 8 is connected to the copper pattern 23 through the internal electrode extraction window 10a, and the external electrode extraction pattern 7 is also connected to the copper pattern 23.
【００３１】（８）次に、図６（ｈ）に示すように、表
面保護膜形成用絶縁膜１３を銅パターン２３、インダク
タ導体層８、及び内部電極取出し用パターン７を覆うよ
うに形成する。(8) Next, as shown in FIG. 6H, a surface protective film forming insulating film 13 is formed so as to cover the copper pattern 23, the inductor conductor layer 8 and the internal electrode extracting pattern 7. .
【００３２】（９）次に、図６（ｉ）に示すように、フ
ォトレジスト加工により銅パターン２３の一部が露出す
るように表面保護膜１４を形成する。(9) Next, as shown in FIG. 6I, a surface protection film 14 is formed by photoresist processing so that a part of the copper pattern 23 is exposed.
【００３３】（１０）次に、図６（ｊ）、図２に示すも
のと同様に、ダミーフレーム１９上に絶縁基板１を取り
付け、Ａ−Ａ′ラインで幅ｄで、図６（ｉ）まででイン
ダクタが作成された絶縁基板１をフルカットによりスリ
ット１５を形成する。この際、スリット１５は、銅パタ
ーン２３上を通り、これにより、銅パターン２３は、電
極取出しパターン７側と内部電極取出し用パターン１２
側とに二分される。(10) Next, in the same manner as shown in FIGS. 6 (j) and 2, the insulating substrate 1 is mounted on the dummy frame 19 and the width d is taken along the line AA 'in FIG. 6 (i). The slit 15 is formed by full-cutting the insulating substrate 1 on which the inductor has been formed. At this time, the slit 15 passes over the copper pattern 23, so that the copper pattern 23 is formed on the electrode extraction pattern 7 side and the internal electrode extraction pattern 12 side.
It is divided into two parts.
【００３４】（１１）次に、図６（ｋ）に示すように、
スリット１５を形成することによりできた絶縁基板１の
側面及び銅パターン２３，２４の表面に無電界メッキに
より銅メッキ層１６を形成し、下地電極とする。(11) Next, as shown in FIG.
A copper plating layer 16 is formed by electroless plating on the side surface of the insulating substrate 1 formed by forming the slits 15 and the surfaces of the copper patterns 23 and 24 to serve as a base electrode.
【００３５】（１２）次に、図３に示すものと同様に、
Ｂ−Ｂ′ラインで幅ｅで絶縁基板１をフルカットし、図
６（ｌ）に示すように個々のインダクタチップ状態にす
る。(12) Next, as in the case shown in FIG.
The insulating substrate 1 is fully cut by the line BB 'with the width e to form individual inductor chips as shown in FIG. 6 (l).
【００３６】（１３）次に、図６（ｍ）に示すように下
地電極１６上に銅メッキを施し、上地電極１７を形成す
る。(13) Next, as shown in FIG. 6 (m), the base electrode 16 is plated with copper to form the upper electrode 17.
【００３７】（１４）次に、図６（ｎ）に示すように、
上地電極１７上に半田メッキ１８を施す。(14) Next, as shown in FIG.
Solder plating 18 is applied on the upper electrode 17.
【００３８】上述の工程により作成された薄膜チップイ
ンダクタ２１の外形は、図４に示すものと同様であり、
また、薄膜チップインダクタ２１のスパイラルパターン
構造は、図５に示すものと同様である。The outer shape of the thin film chip inductor 21 produced by the above steps is similar to that shown in FIG.
The spiral pattern structure of the thin film chip inductor 21 is the same as that shown in FIG.
【００３９】第２の実施例では外部電極取出し用銅パタ
ーンが内部電極取出し用パターンを兼ねているので、こ
れらの導体層の成膜を一度で行える。In the second embodiment, the copper pattern for taking out the external electrodes also serves as the pattern for taking out the internal electrodes, so that these conductor layers can be formed at once.
【００４０】尚、初めに外部電極取出しパターンとスパ
イラル状のインダクタ導体層を銅膜により形成し、後に
内部電極取出し用パターンを形成しても良い。The external electrode extraction pattern and the spiral inductor conductor layer may be first formed of a copper film, and the internal electrode extraction pattern may be formed later.
【００４１】第１、第２の実施例において予め絶縁基板
上に銅パターンをメッキ等により形成しており、最終的
にその銅パターン上に外部電極形成用メッキ（下地電極
用及び上地電極用メッキ）を施しているので、電極の引
っ張り強度を大きくできる。また、インダクタ導体層等
は銅パターンの一部分にのみ接続されているため、外部
電極形成用銅メッキは必ず銅パターン上に形成されるの
で、インダクタ導体層の材質が何であろうと電極層の強
度が得られる。In the first and second embodiments, a copper pattern is previously formed on an insulating substrate by plating, etc., and finally the external electrode forming plating (for the base electrode and the upper electrode) is formed on the copper pattern. Since the plating is applied, the tensile strength of the electrode can be increased. In addition, since the inductor conductor layer is connected to only a part of the copper pattern, the copper plating for external electrode formation is always formed on the copper pattern. can get.
【００４２】インダクタ導体層としては、Ａｌの他、銅
等他の金属を使用しても良く、形成方法としては蒸着の
他、スパッタによっても良い。As the inductor conductor layer, other metals such as copper may be used in addition to Al, and the forming method may be vapor deposition or sputtering.
【００４３】外部電極形成は厚みが充分であれば１回の
メッキでも良く、また、材質としては必要に応じて銅の
他にクロム、金、ニッケル等を使用しても良い。The external electrodes may be formed by plating once if the thickness is sufficient, and as the material, chromium, gold, nickel or the like may be used in addition to copper, if necessary.
【００４４】[0044]
【発明の効果】以上述べたごとく本発明により、絶縁基
板上にスパイラル状のインダクタ導体層を薄膜技術によ
り形成する際に、絶縁基板の外部電極が形成される部分
に予め外部電極取出し用パターンを形成しておき、この
外部電極取出し用パターンが形成された絶縁基板上にス
パイラル状のインダクタ導体層を、その電極取り出しパ
ターンが外部電極取出し用パターンに接続されるように
形成し、外部電極取出し用パターン上を通るように絶縁
基板にスリット加工を施し、このスリット部に無電界メ
ッキにより下地電極を形成し、この後、絶縁基板をチッ
プ状態に切断し、上地電極をメッキにより形成し、薄膜
チップインダクタの電極を形成することを特徴とする薄
膜チップインダクタの製造方法の提供が可能となり、従
って、従来のようにリードフレーム上にチップを整列さ
せる整列工程が無いので、製造工程を簡略化することが
でき、この結果、製造時間を短縮することができ、ひい
ては、薄膜チップインダクタの製造コストを低減するこ
とができる。As described above, according to the present invention, when the spiral inductor conductor layer is formed on the insulating substrate by the thin film technique, the external electrode extraction pattern is previously formed on the portion of the insulating substrate where the external electrode is formed. A spiral inductor conductor layer is formed on the insulating substrate on which the external electrode extraction pattern is formed so that the electrode extraction pattern is connected to the external electrode extraction pattern. The insulating substrate is slit so that it passes over the pattern, and the base electrode is formed by electroless plating in this slit portion.After that, the insulating substrate is cut into chips and the upper electrode is formed by plating. It is possible to provide a method for manufacturing a thin film chip inductor, which is characterized in that the electrodes of the chip inductor are formed. Since there is no alignment process for aligning the chips on the lead frame, the manufacturing process can be simplified, and as a result, the manufacturing time can be shortened, and the manufacturing cost of the thin film chip inductor can be reduced. .
【図１】本発明の第１の実施例による薄膜チップインダ
クタの製造工程図である。FIG. 1 is a manufacturing process diagram of a thin film chip inductor according to a first embodiment of the present invention.
【図２】図１に示す絶縁基板の切断箇所を示し、（ａ）
は平面図、（ｂ）は（ａ）のｂ−ｂ線での断面図であ
る。FIG. 2 shows a cut portion of the insulating substrate shown in FIG. 1, (a)
Is a plan view and (b) is a sectional view taken along line bb of (a).
【図３】図１に示す絶縁基板の切断箇所を示す平面図で
ある。FIG. 3 is a plan view showing a cut portion of the insulating substrate shown in FIG.
【図４】図１に示す薄膜チップインダクタの外形を示
し、（ａ）は平面図、（ｂ）は側面図、（ｃ）は（ａ）
のｃ−ｃ線での断面図である。4A and 4B show the outer shape of the thin film chip inductor shown in FIG. 1, in which FIG. 4A is a plan view, FIG. 4B is a side view, and FIG.
It is sectional drawing in the cc line of FIG.
【図５】図１に示す薄膜チップインダクタのインダクタ
導体層構造を示し、（ａ）は平面図、（ｂ）は側面図、
（ｃ）は（ａ）のｃ−ｃ線での断面図である。5A and 5B show an inductor conductor layer structure of the thin film chip inductor shown in FIG. 1, in which FIG. 5A is a plan view and FIG.
(C) is sectional drawing in the cc line of (a).
【図６】本発明の第２の実施例による薄膜チップインダ
クタの製造工程図である。FIG. 6 is a manufacturing process diagram of a thin film chip inductor according to a second embodiment of the present invention.
１ 絶縁基板 ２ 銅膜 ３ 銅膜 ４ 外部電極取出し用銅パターン ５ 外部電極取出し用銅パターン ６ Ａｌ蒸着膜 ７ 電極取出しパターン ８ インダクタ導体層 ９ 絶縁膜（ＳｉＯ2 膜） １０ 絶縁層（ＳｉＯ2 膜） １１ Ａｌ蒸着膜 １２ 内部電極取出し用パターン １３ 表面保護膜形成用絶縁膜（ＳｉＯ2 膜） １４ 表面保護膜（ＳｉＯ2 膜） １５ スリット １６ 下地電極（銅メッキ層） １７ 上地電極（銅メッキ層） １８ 半田メッキ層 １９ ダミーフレーム ２０ インダクタチップ ２１ インダクタチップ ２２ ダイシング溝 ２３ 外部電極取出し用銅パターン（内部電極取出し用
パターンを兼用） ２４ 外部電極取出し用銅パターン1 Insulating Substrate 2 Copper Film 3 Copper Film 4 Copper Pattern for External Electrode Extraction 5 Copper Pattern for External Electrode Extraction 6 Al Vapor Deposition Film 7 Electrode Extraction Pattern 8 Inductor Conductor Layer 9 Insulating Film (SiO 2 Film) 10 Insulating Layer (SiO 2 Film) ) 11 Al vapor deposition film 12 Internal electrode extraction pattern 13 Surface protective film forming insulating film (SiO 2 film) 14 Surface protective film (SiO 2 film) 15 Slit 16 Base electrode (copper plating layer) 17 Top electrode (copper plating) Layer) 18 Solder plating layer 19 Dummy frame 20 Inductor chip 21 Inductor chip 22 Dicing groove 23 External electrode extraction copper pattern (also serves as internal electrode extraction pattern) 24 External electrode extraction copper pattern
Claims (1)
ンダクタを構成するために、前記複数の薄膜チップイン
ダクタの電極と成る絶縁基板の部位に外部電極取出し用
パターンを形成する外部電極取出し用パターン形成工程
と、外周側端部に前記外部電極取出し用パターンに接続
される電極取出しパターンを有する複数のインダクタ導
体層を形成するインダクタ導体層形成工程と、前記複数
のインダクタ導体層との間に絶縁層を介在させて該複数
のインダクタ導体層の中心側端部と前記複数の外部電極
取出し用パターンとを接続する内部電極取出し用パター
ンを形成する内部電極取出し用パターン形成工程と、前
記外部電極取出し用パターン形成工程、前記インダクタ
導体層形成工程、及び前記内部電極取出し用パターン形
成工程終了後に、前記外部電極取出し用パターンを前記
電極取出しパターン側と前記内部電極取出し用パターン
側とで二分するように前記絶縁基板にスリットを形成す
るスリット形成工程と、該スリット形成工程後、二分さ
れた前記外部電極取出し用パターンの各々に無電界メッ
キにより下地電極を形成する下地電極形成工程と、該下
地電極形成工程後、前記複数のインダクタ導体層が個々
のインダクタ導体層に分離されるように、前記絶縁基板
をチップ状に切断する切断工程と、該切断工程後、前記
下地電極に上地電極を形成して前記電極を構成する上地
電極形成工程とを含むことを特徴とする薄膜チップイン
ダクタの製造方法。1. An external electrode extraction pattern for forming a plurality of thin film chip inductors on a single insulating substrate, wherein an external electrode extraction pattern is formed at a portion of an insulating substrate which is an electrode of the plurality of thin film chip inductors. Between the pattern forming step, the inductor conductor layer forming step of forming a plurality of inductor conductor layers having an electrode lead-out pattern connected to the external electrode lead-out pattern on the outer peripheral side end, and the plurality of inductor conductor layers. An internal electrode extraction pattern forming step of forming an internal electrode extraction pattern for connecting the center side end portions of the plurality of inductor conductor layers to the plurality of external electrode extraction patterns with an insulating layer interposed; After completion of the extraction pattern formation step, the inductor conductor layer formation step, and the internal electrode extraction pattern formation step, A slit forming step of forming a slit in the insulating substrate so as to divide the external electrode extracting pattern into two parts, the electrode extracting pattern side and the internal electrode extracting pattern side, and the external divided into two parts after the slit forming step. A base electrode forming step of forming a base electrode on each of the electrode extraction patterns by electroless plating, and after the base electrode forming step, the insulation is performed so that the plurality of inductor conductor layers are separated into individual inductor conductor layers. Manufacture of a thin film chip inductor, comprising: a cutting step of cutting the substrate into chips, and a top electrode forming step of forming a top electrode on the base electrode to form the electrode after the cutting step. Method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24004794A JPH08107035A (en) | 1994-10-04 | 1994-10-04 | Manufacture of thin-film chip inductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24004794A JPH08107035A (en) | 1994-10-04 | 1994-10-04 | Manufacture of thin-film chip inductor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08107035A true JPH08107035A (en) | 1996-04-23 |
Family
ID=17053693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24004794A Withdrawn JPH08107035A (en) | 1994-10-04 | 1994-10-04 | Manufacture of thin-film chip inductor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08107035A (en) |
-
1994
- 1994-10-04 JP JP24004794A patent/JPH08107035A/en not_active Withdrawn
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