JPH07281892A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH07281892A JPH07281892A JP6068499A JP6849994A JPH07281892A JP H07281892 A JPH07281892 A JP H07281892A JP 6068499 A JP6068499 A JP 6068499A JP 6849994 A JP6849994 A JP 6849994A JP H07281892 A JPH07281892 A JP H07281892A
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Abstract
(57)【要約】
【目的】 小さなハ−ドウエアで効率的に復帰アドレス
を保持し、かつペナルティを減らすこと。 【構成】 Ｌｉｎｋアドレスを保持する第１のレジスタ
（１０１）と、それを命令アドレスとして切り換える第
１の切り換え手段（１０２）と、全ての命令において書
き込み先が汎用レジスタ内のＬｉｎｋ用レジスタに書き
込む値を第１のレジスタへ書き込む手段（１５３）と、
復帰命令を汎用レジスタ内のＬｉｎｋレジスタから読み
出した第２のレジスタ（１２３）と、それを命令アドレ
スとして切り換える第２の手段（１１４）と、第１と第
２のレジスタの値を比較する比較回路（１０３）を有
し、復帰命令を解読すると、第１の切り換え手段（１０
２）で次の命令アドレスを切り換え、その後比較回路
（１０３）により比較した結果、不一致の場合、第２の
切り換え手段（１１４）で次の命令アドレスを切り換
え、第１の切り換え手段（１０２）により指定された命
令を無効化するように制御手段により制御される。
を保持し、かつペナルティを減らすこと。 【構成】 Ｌｉｎｋアドレスを保持する第１のレジスタ
（１０１）と、それを命令アドレスとして切り換える第
１の切り換え手段（１０２）と、全ての命令において書
き込み先が汎用レジスタ内のＬｉｎｋ用レジスタに書き
込む値を第１のレジスタへ書き込む手段（１５３）と、
復帰命令を汎用レジスタ内のＬｉｎｋレジスタから読み
出した第２のレジスタ（１２３）と、それを命令アドレ
スとして切り換える第２の手段（１１４）と、第１と第
２のレジスタの値を比較する比較回路（１０３）を有
し、復帰命令を解読すると、第１の切り換え手段（１０
２）で次の命令アドレスを切り換え、その後比較回路
（１０３）により比較した結果、不一致の場合、第２の
切り換え手段（１１４）で次の命令アドレスを切り換
え、第１の切り換え手段（１０２）により指定された命
令を無効化するように制御手段により制御される。
Description
【０００１】
【産業上の利用分野】本発明は情報処理装置に係り、特
に分岐命令の処理の高速化を図った情報処理装置に関す
る。
に分岐命令の処理の高速化を図った情報処理装置に関す
る。
【０００２】
【従来の技術】一般のプログラムは、通常図２に示す動
作を頻繁に行なう。すなわち、プログラム１が別のプロ
グラム２を呼出し、実行途中にさらにプログラム３を呼
出し、実行途中にさらにプログラム４を呼び出して実行
し、プログラム４が完了するとプログラム３の途中へ戻
り実行し、プログラム３が完了するとプログラム２の途
中に戻り実行し、プログラム２が実行するとプログラム
１に戻り実行する。
作を頻繁に行なう。すなわち、プログラム１が別のプロ
グラム２を呼出し、実行途中にさらにプログラム３を呼
出し、実行途中にさらにプログラム４を呼び出して実行
し、プログラム４が完了するとプログラム３の途中へ戻
り実行し、プログラム３が完了するとプログラム２の途
中に戻り実行し、プログラム２が実行するとプログラム
１に戻り実行する。
【０００３】このように、別のプログラムへ移るとき、
レジスタの退避、回復が生じる。レジスタ退避、回復
は、別のプログラムへ移るときに、前のプログラムのプ
ロセッサ処理状態が壊されてしまうレジスタを退避する
こと、及び、復帰するアドレス（Ｌｉｎｋアドレスと呼
ぶ）を退避することと、また、前のプログラムのプロセ
ッサ処理状態に戻るとき、破壊されるために退避したレ
ジスタや前のプログラムに復帰するためのアドレスを回
復することのために必要な処理である。
レジスタの退避、回復が生じる。レジスタ退避、回復
は、別のプログラムへ移るときに、前のプログラムのプ
ロセッサ処理状態が壊されてしまうレジスタを退避する
こと、及び、復帰するアドレス（Ｌｉｎｋアドレスと呼
ぶ）を退避することと、また、前のプログラムのプロセ
ッサ処理状態に戻るとき、破壊されるために退避したレ
ジスタや前のプログラムに復帰するためのアドレスを回
復することのために必要な処理である。
【０００４】Ｌｉｎｋレジスタを中心に説明すると、プ
ログラム１のＢＬ命令（Ｂｒａｎｃｈ ａｎｄ Ｌｉｎ
ｋ）命令は、プログラム２の先頭アドレスへのＪｕｍｐ
と戻りアドレス（一般にＢＬ命令の次の命令のアドレ
ス）をレジスタファイル内の特定のＬｉｎｋレジスタへ
セットする。プログラム２は、Ｌｉｎｋアドレスの格納
されている特定のＬｉｎｋレジスタをメモリに格納す
る。なぜなら、プログラム２中にＢＬ命令が発行される
と特定のＬｉｎｋレジスタ上の値が書き替えられてしま
い、プログラム１への戻りアドレスを失うためである。
このメモリに格納する動作は、図２の例ではプログラム
２、プログラム３の先頭アドレス付近にあるストア命令
で見られる。プログラム４のように、このプログラムか
ら次のプログラムを呼び出さないことが自明の場合は、
メモリに格納する処理を省くことも可能である。
ログラム１のＢＬ命令（Ｂｒａｎｃｈ ａｎｄ Ｌｉｎ
ｋ）命令は、プログラム２の先頭アドレスへのＪｕｍｐ
と戻りアドレス（一般にＢＬ命令の次の命令のアドレ
ス）をレジスタファイル内の特定のＬｉｎｋレジスタへ
セットする。プログラム２は、Ｌｉｎｋアドレスの格納
されている特定のＬｉｎｋレジスタをメモリに格納す
る。なぜなら、プログラム２中にＢＬ命令が発行される
と特定のＬｉｎｋレジスタ上の値が書き替えられてしま
い、プログラム１への戻りアドレスを失うためである。
このメモリに格納する動作は、図２の例ではプログラム
２、プログラム３の先頭アドレス付近にあるストア命令
で見られる。プログラム４のように、このプログラムか
ら次のプログラムを呼び出さないことが自明の場合は、
メモリに格納する処理を省くことも可能である。
【０００５】プログラム４は、ＢＶ（Ｂｒａｎｃｈ Ｖ
ｅｃｔｏｒ）命令によってＬｉｎｋレジスタの値をアド
レスとしてＪｕｍｐする。このアドレスは、プログラム
３のＢＬ命令の次の命令を指しており、プログラム３へ
復帰することを意味する。プログラム３は、プログラム
２へ復帰するためにメモリに格納したプログラム２の戻
り（Ｌｉｎｋ）アドレスを読み出してロ−ドしてＬｉｎ
ｋレジスタへ格納する。その後、プログラム３はＢＶ命
令によってＬｉｎｋレジスタの値をアドレスとしてＪｕ
ｍｐする。このアドレスは、プログラム２のＢＬ命令の
次を指しており、プログラム２へ復帰することを意味す
る。
ｅｃｔｏｒ）命令によってＬｉｎｋレジスタの値をアド
レスとしてＪｕｍｐする。このアドレスは、プログラム
３のＢＬ命令の次の命令を指しており、プログラム３へ
復帰することを意味する。プログラム３は、プログラム
２へ復帰するためにメモリに格納したプログラム２の戻
り（Ｌｉｎｋ）アドレスを読み出してロ−ドしてＬｉｎ
ｋレジスタへ格納する。その後、プログラム３はＢＶ命
令によってＬｉｎｋレジスタの値をアドレスとしてＪｕ
ｍｐする。このアドレスは、プログラム２のＢＬ命令の
次を指しており、プログラム２へ復帰することを意味す
る。
【０００６】同様にしてプログラム２はプログラム１へ
復帰するためにメモリに格納したプログラム１の戻り
（Ｌｉｎｋ）アドレスを読み出してＬｉｎｋレジスタへ
格納する。その後プログラム２は、ＢＶ命令によってＬ
ｉｎｋレジスタの値をアドレスとしてＪｕｍｐする。こ
のアドレスはプログラム１のＢＬ命令の次の命令を指し
ており、プログラム１へ復帰することを意味する。その
後プログラム１の残りを実行して一連のプログラムが終
了する。
復帰するためにメモリに格納したプログラム１の戻り
（Ｌｉｎｋ）アドレスを読み出してＬｉｎｋレジスタへ
格納する。その後プログラム２は、ＢＶ命令によってＬ
ｉｎｋレジスタの値をアドレスとしてＪｕｍｐする。こ
のアドレスはプログラム１のＢＬ命令の次の命令を指し
ており、プログラム１へ復帰することを意味する。その
後プログラム１の残りを実行して一連のプログラムが終
了する。
【０００７】このように、代表的なプログラムはいくつ
かのプログラムを呼出し／復帰を任意に繰り返して目的
とする一連の処理を実行する。
かのプログラムを呼出し／復帰を任意に繰り返して目的
とする一連の処理を実行する。
【０００８】呼出し命令であるＢＬ命令は、一般にＰＣ
相対命令であるが復帰命令であるＢＶ命令はレジスタ相
対分岐である。従来例１として、ＢＶ命令の一般的なパ
イプライン処理を図３と図４に示す。（図４のブロック
図の動作説明は後述の実施例で示す。）ここで示すパイ
プラインはＰＣ，ＩＦ，Ｄ，Ｅ，Ａ，Ｎ，Ｗの７段で構
成されていると仮定する。ここで、ＰＣはプログラムカ
ウンタステージ、ＩＦはインストラクションフェッチス
テージ、Ｄはデコードステージ、Ｅはエグゼクションス
テージ、Ａはアソシエーションステージ、Ｎはヌルステ
ージ、Ｗはライトステージをそれぞれ示している。ＢＶ
命令は、Ｄステ−ジでレジスタを読み出し、Ｅステ−ジ
でＰＣを切り換える（いわいるＪｕｍｐする）動作を行
なう。これによってＢＶ命令のペナルティは２となる。
このように一般的なレジスタ相対分岐命令のパイプライ
ンについては例えば特開平０２−１３０６３４に記載さ
れている。
相対命令であるが復帰命令であるＢＶ命令はレジスタ相
対分岐である。従来例１として、ＢＶ命令の一般的なパ
イプライン処理を図３と図４に示す。（図４のブロック
図の動作説明は後述の実施例で示す。）ここで示すパイ
プラインはＰＣ，ＩＦ，Ｄ，Ｅ，Ａ，Ｎ，Ｗの７段で構
成されていると仮定する。ここで、ＰＣはプログラムカ
ウンタステージ、ＩＦはインストラクションフェッチス
テージ、Ｄはデコードステージ、Ｅはエグゼクションス
テージ、Ａはアソシエーションステージ、Ｎはヌルステ
ージ、Ｗはライトステージをそれぞれ示している。ＢＶ
命令は、Ｄステ−ジでレジスタを読み出し、Ｅステ−ジ
でＰＣを切り換える（いわいるＪｕｍｐする）動作を行
なう。これによってＢＶ命令のペナルティは２となる。
このように一般的なレジスタ相対分岐命令のパイプライ
ンについては例えば特開平０２−１３０６３４に記載さ
れている。
【０００９】復帰する分岐命令の従来例２として、日経
エレクトロニクス１９９３．９−１３ Ｎｏ．５９０
Ｐ２１１〜Ｐ２１７や特開平５−１２００１３の「分岐
命令バッファを有するデ−タプロセッサ」に書かれてい
るようにリタ−ンバッファをもつ手法がある。
エレクトロニクス１９９３．９−１３ Ｎｏ．５９０
Ｐ２１１〜Ｐ２１７や特開平５−１２００１３の「分岐
命令バッファを有するデ−タプロセッサ」に書かれてい
るようにリタ−ンバッファをもつ手法がある。
【００１０】リタ−ンバッファは、プログラム読み出し
時の復帰アドレスを多段保持するものである。図２でプ
ログラム１のＢＬ命令を実行したとき、Ｌｉｎｋアドレ
スをリタ−ンバッファに登録する。プログラム２、プロ
グラム３、プログラム４と実行が進むと、それぞれのプ
ログラム中のＢＬ命令が実行され、リタ−ンバッファは
プログラム１、プログラム２、プログラム３のＬｉｎｋ
アドレスを保持する。プログラム４の復帰命令であるＢ
Ｖ命令がＤステ−ジを実行すると、復帰アドレスをリタ
−ンバッファから最後に登録されたＬｉｎｋアドレスを
読み出す。これによって、前記従来例１に比べ、１サイ
クル早いステ−ジで復帰アドレスを切り換えられるの
で、１つペナルティが減少し、高速化される。ＢＶ命令
が実行されると、リタ−ンバッファはそのアドレスを保
持しないので、プログラム３のＢＶ命令が実行されると
リタ−ンバッファから読みだされるアドレスは、プログ
ラム２の復帰アドレスとなる。以下同様にして復帰アド
レスをリタ−ンバッファからの読み出しという形で実行
可能される。
時の復帰アドレスを多段保持するものである。図２でプ
ログラム１のＢＬ命令を実行したとき、Ｌｉｎｋアドレ
スをリタ−ンバッファに登録する。プログラム２、プロ
グラム３、プログラム４と実行が進むと、それぞれのプ
ログラム中のＢＬ命令が実行され、リタ−ンバッファは
プログラム１、プログラム２、プログラム３のＬｉｎｋ
アドレスを保持する。プログラム４の復帰命令であるＢ
Ｖ命令がＤステ−ジを実行すると、復帰アドレスをリタ
−ンバッファから最後に登録されたＬｉｎｋアドレスを
読み出す。これによって、前記従来例１に比べ、１サイ
クル早いステ−ジで復帰アドレスを切り換えられるの
で、１つペナルティが減少し、高速化される。ＢＶ命令
が実行されると、リタ−ンバッファはそのアドレスを保
持しないので、プログラム３のＢＶ命令が実行されると
リタ−ンバッファから読みだされるアドレスは、プログ
ラム２の復帰アドレスとなる。以下同様にして復帰アド
レスをリタ−ンバッファからの読み出しという形で実行
可能される。
【００１１】
【発明が解決しようとする課題】上述した従来例１で
は、ペナルティが大きいという問題があった。復帰命令
の処理を高速化するにはこのペナルティを減らす必要が
ある。
は、ペナルティが大きいという問題があった。復帰命令
の処理を高速化するにはこのペナルティを減らす必要が
ある。
【００１２】また従来例２で、ハ−ドウエア物量が増大
するという問題があった。一般にリタ−ンバッファは、
４〜１６プログラム分、持っているため、３２ビットア
ドレス×（４〜１６）の保持レジスタが必要となる。
するという問題があった。一般にリタ−ンバッファは、
４〜１６プログラム分、持っているため、３２ビットア
ドレス×（４〜１６）の保持レジスタが必要となる。
【００１３】また、プログラム実行中に、タスクが切り
替わると、そのプログラムのリタ−ンバッファが保証さ
れずオ−バ−ヘッドになること等が考えられる。
替わると、そのプログラムのリタ−ンバッファが保証さ
れずオ−バ−ヘッドになること等が考えられる。
【００１４】本発明はこのような事情に鑑みてなされた
ものであり、小さなハ−ドウエアで効率的に復帰アドレ
スを保持し、かつ、ペナルティを減らすことができる情
報処理装置を提供することを目的とする。
ものであり、小さなハ−ドウエアで効率的に復帰アドレ
スを保持し、かつ、ペナルティを減らすことができる情
報処理装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明の情報処理装置
は、復帰命令を含む命令を実行する情報処理装置におい
て、Ｌｉｎｋアドレスを保持する第１のバッファレジス
タと、全ての命令において書き込み先が汎用レジスタ内
の予めＬｉｎｋ用に定められたレジスタに書き込みを行
なうことを検出して書き込むべき値を前記第１のバッフ
ァレジスタへ書き込む書き込み手段と、前記第１のバッ
ファレジスタの値を次の命令読み出し用アドレスとして
切り換える第１の切り換え手段と、復帰命令を汎用レジ
スタ内の予めＬｉｎｋ用に定められたレジスタから読み
出し正しく実行して求めた第２のアドレスレジスタと、
前記第２のアドレスレジスタの値を次の命令読み出し用
アドレスとして切り換える第２の切り換え手段と、前記
第１のバッファレジスタの値と第２のアドレスレジスタ
の値を比較する比較回路と、復帰命令を解読すると、第
１の切り換え手段により第１のバッファレジスタの値を
次の命令読み出し用アドレスとして切り換え、その後比
較回路により比較した結果、不一致の場合、第２の切り
換え手段により第２のアドレスレジスタの値を次の命令
読み出し用アドレスとして切り換え、第１の切り換え手
段により読み出した命令を無効化するように制御する制
御手段とを有することを特徴とする。
は、復帰命令を含む命令を実行する情報処理装置におい
て、Ｌｉｎｋアドレスを保持する第１のバッファレジス
タと、全ての命令において書き込み先が汎用レジスタ内
の予めＬｉｎｋ用に定められたレジスタに書き込みを行
なうことを検出して書き込むべき値を前記第１のバッフ
ァレジスタへ書き込む書き込み手段と、前記第１のバッ
ファレジスタの値を次の命令読み出し用アドレスとして
切り換える第１の切り換え手段と、復帰命令を汎用レジ
スタ内の予めＬｉｎｋ用に定められたレジスタから読み
出し正しく実行して求めた第２のアドレスレジスタと、
前記第２のアドレスレジスタの値を次の命令読み出し用
アドレスとして切り換える第２の切り換え手段と、前記
第１のバッファレジスタの値と第２のアドレスレジスタ
の値を比較する比較回路と、復帰命令を解読すると、第
１の切り換え手段により第１のバッファレジスタの値を
次の命令読み出し用アドレスとして切り換え、その後比
較回路により比較した結果、不一致の場合、第２の切り
換え手段により第２のアドレスレジスタの値を次の命令
読み出し用アドレスとして切り換え、第１の切り換え手
段により読み出した命令を無効化するように制御する制
御手段とを有することを特徴とする。
【００１６】本発明の情報処理装置は、復帰命令を含む
命令をパイプライン実行する情報処理装置において、Ｌ
ｉｎｋアドレスを保持する第１のバッファレジスタと、
全ての命令において書き込み先が汎用レジスタ内の予め
Ｌｉｎｋ用に定められたレジスタに書き込みを行なうこ
とを検出して書き込むべき値をその命令が汎用レジスタ
内の予めＬｉｎｋ用に定められたレジスタに書き込みを
行なう前にバイパスして前記第１のバッファレジスタへ
書き込む書き込み手段と、前記第１のバッファレジスタ
の値を次の命令読み出し用アドレスとして切り換える第
１の切り換え手段と、復帰命令を汎用レジスタ内の予め
Ｌｉｎｋ用に定められたレジスタから読み出し正しく実
行して求めた第２のアドレスレジスタと、前記第２のア
ドレスレジスタの値を次の命令読み出し用アドレスとし
て切り換える第２の切り換え手段と、前記第１のバッフ
ァレジスタの値と第２のアドレスレジスタの値を比較す
る比較回路と、復帰命令を解読すると、第１の切り換え
手段により第１のバッファレジスタの値を次の命令読み
出し用アドレスとして切り換え、その後比較回路により
比較した結果、不一致の場合、第２の切り換え手段によ
り第２のアドレスレジスタの値を次の命令読み出し用ア
ドレスとして切り換え、第１の切り換え手段により読み
出した命令を無効化するように制御する制御手段とを有
することを特徴とする。
命令をパイプライン実行する情報処理装置において、Ｌ
ｉｎｋアドレスを保持する第１のバッファレジスタと、
全ての命令において書き込み先が汎用レジスタ内の予め
Ｌｉｎｋ用に定められたレジスタに書き込みを行なうこ
とを検出して書き込むべき値をその命令が汎用レジスタ
内の予めＬｉｎｋ用に定められたレジスタに書き込みを
行なう前にバイパスして前記第１のバッファレジスタへ
書き込む書き込み手段と、前記第１のバッファレジスタ
の値を次の命令読み出し用アドレスとして切り換える第
１の切り換え手段と、復帰命令を汎用レジスタ内の予め
Ｌｉｎｋ用に定められたレジスタから読み出し正しく実
行して求めた第２のアドレスレジスタと、前記第２のア
ドレスレジスタの値を次の命令読み出し用アドレスとし
て切り換える第２の切り換え手段と、前記第１のバッフ
ァレジスタの値と第２のアドレスレジスタの値を比較す
る比較回路と、復帰命令を解読すると、第１の切り換え
手段により第１のバッファレジスタの値を次の命令読み
出し用アドレスとして切り換え、その後比較回路により
比較した結果、不一致の場合、第２の切り換え手段によ
り第２のアドレスレジスタの値を次の命令読み出し用ア
ドレスとして切り換え、第１の切り換え手段により読み
出した命令を無効化するように制御する制御手段とを有
することを特徴とする。
【００１７】本発明の情報処理装置は復帰命令を含む命
令を実行する情報処理装置において、Ｌｉｎｋアドレス
を保持する第１のバッファレジスタと、全ての命令にお
いて書き込み先が汎用レジスタ内の予めＬｉｎｋ用に定
められたレジスタに書き込みを行なうことを検出して書
き込むべき値を前記第１のバッファレジスタへ書き込む
書き込み手段と、前記第１のバッファレジスタの値を次
の命令読み出し用アドレスとして切り換える第１の切り
換え手段と、復帰命令を汎用レジスタ内の予めＬｉｎｋ
用に定められたレジスタから読み出し正しく実行して求
めた第２のアドレスレジスタと、前記第２のアドレスレ
ジスタの値を次の命令読み出し用アドレスとして切り換
える第２の切り換え手段と、復帰命令を解読すると、第
１の切り換え手段により第１のバッファレジスタの値を
次の命令読み出し用アドレスとして切り換え、該切り換
え後、復帰命令を実行して求めたアドレスを前記第２の
アドレスレジスタに設定するまでに前記第１のバッファ
レジスタの内容が書き換えられたか否かを検出し、前記
第１のバッファレジスタの内容が書き換えられた場合に
は、第２の切り換え手段により第２のアドレスレジスタ
の値を次の命令読み出し用アドレスとして切り換え、第
１の切り換え手段により読み出した命令を無効化するよ
うに制御する制御手段とを有することを特徴とする。
令を実行する情報処理装置において、Ｌｉｎｋアドレス
を保持する第１のバッファレジスタと、全ての命令にお
いて書き込み先が汎用レジスタ内の予めＬｉｎｋ用に定
められたレジスタに書き込みを行なうことを検出して書
き込むべき値を前記第１のバッファレジスタへ書き込む
書き込み手段と、前記第１のバッファレジスタの値を次
の命令読み出し用アドレスとして切り換える第１の切り
換え手段と、復帰命令を汎用レジスタ内の予めＬｉｎｋ
用に定められたレジスタから読み出し正しく実行して求
めた第２のアドレスレジスタと、前記第２のアドレスレ
ジスタの値を次の命令読み出し用アドレスとして切り換
える第２の切り換え手段と、復帰命令を解読すると、第
１の切り換え手段により第１のバッファレジスタの値を
次の命令読み出し用アドレスとして切り換え、該切り換
え後、復帰命令を実行して求めたアドレスを前記第２の
アドレスレジスタに設定するまでに前記第１のバッファ
レジスタの内容が書き換えられたか否かを検出し、前記
第１のバッファレジスタの内容が書き換えられた場合に
は、第２の切り換え手段により第２のアドレスレジスタ
の値を次の命令読み出し用アドレスとして切り換え、第
１の切り換え手段により読み出した命令を無効化するよ
うに制御する制御手段とを有することを特徴とする。
【００１８】本発明の情報処理装置は、書き込み先が汎
用レジスタ内の予めＬｉｎｋ用に定められたレジスタに
書き込みを行なう命令を検出して書き込むべき値を第１
のバッファレジスタへ書き込む前記処理は、少なくとも
ロ−ド命令で行なうことを特徴とする。
用レジスタ内の予めＬｉｎｋ用に定められたレジスタに
書き込みを行なう命令を検出して書き込むべき値を第１
のバッファレジスタへ書き込む前記処理は、少なくとも
ロ−ド命令で行なうことを特徴とする。
【００１９】本発明の情報処理装置は、書き込み先が汎
用レジスタ内の予めＬｉｎｋ用に定められたレジスタに
書き込みを行なう命令を検出して書き込むべき値を第１
のバッファレジスタへ書き込む処理は、少なくとも演算
命令、移動命令、分岐命令で行なうことを特徴とする。
用レジスタ内の予めＬｉｎｋ用に定められたレジスタに
書き込みを行なう命令を検出して書き込むべき値を第１
のバッファレジスタへ書き込む処理は、少なくとも演算
命令、移動命令、分岐命令で行なうことを特徴とする。
【００２０】本発明の情報処理装は、第１のバッファレ
ジスタは、常に汎用レジスタ内の予めＬｉｎｋ用に定め
られたレジスタに最も新たに書き込みされた命令のＬｉ
ｎｋレジスタの値のみ保持することを特徴とする。
ジスタは、常に汎用レジスタ内の予めＬｉｎｋ用に定め
られたレジスタに最も新たに書き込みされた命令のＬｉ
ｎｋレジスタの値のみ保持することを特徴とする。
【００２１】
【作用】上記構成の情報処理装置では、復帰命令を解読
すると、第１の切り換え手段により第１のバッファレジ
スタの値を次の命令読み出し用アドレスとして切り換
え、その後、比較回路により第１のバッファレジスタの
値と第２のアドレスレジスタの値とを比較した結果、不
一致の場合、第２の切り換え手段により第２のアドレス
レジスタの値を次の命令読み出し用アドレスとして切り
換え、第１の切り換え手段により読み出した命令を無効
化するように制御される。
すると、第１の切り換え手段により第１のバッファレジ
スタの値を次の命令読み出し用アドレスとして切り換
え、その後、比較回路により第１のバッファレジスタの
値と第２のアドレスレジスタの値とを比較した結果、不
一致の場合、第２の切り換え手段により第２のアドレス
レジスタの値を次の命令読み出し用アドレスとして切り
換え、第１の切り換え手段により読み出した命令を無効
化するように制御される。
【００２２】これによって、第１のバッファレジスタ
は、常に汎用レジスタ内の予めＬｉｎｋ用に定められた
レジスタに最も新たに書き込みされた命令のＬｉｎｋレ
ジスタの値のみ保持することが可能となり、小さなハ−
ドウエアで効率的に復帰アドレスを保持することができ
る。
は、常に汎用レジスタ内の予めＬｉｎｋ用に定められた
レジスタに最も新たに書き込みされた命令のＬｉｎｋレ
ジスタの値のみ保持することが可能となり、小さなハ−
ドウエアで効率的に復帰アドレスを保持することができ
る。
【００２３】また上記構成の情報処理装置では、復帰命
令を解読すると、第１の切り換え手段により第１のバッ
ファレジスタの値を次の命令読み出し用アドレスとして
切り換えるので、第１のバッファレジスタの値と第２の
アドレスレジスタの値が一致した場合、復帰命令を汎用
レジスタ内の予めＬｉｎｋ用に定められたレジスタから
読み出し正しく実行するよりも早いステ−ジでアドレス
を切り換えられる。
令を解読すると、第１の切り換え手段により第１のバッ
ファレジスタの値を次の命令読み出し用アドレスとして
切り換えるので、第１のバッファレジスタの値と第２の
アドレスレジスタの値が一致した場合、復帰命令を汎用
レジスタ内の予めＬｉｎｋ用に定められたレジスタから
読み出し正しく実行するよりも早いステ−ジでアドレス
を切り換えられる。
【００２４】これにより第１のバッファレジスタの値と
第２のアドレスレジスタの値が一致した場合、ペナルテ
ィを減らすことができる。
第２のアドレスレジスタの値が一致した場合、ペナルテ
ィを減らすことができる。
【００２５】更に上記構成の情報処理装置では、復帰命
令を解読すると、第１の切り換え手段により第１のバッ
ファレジスタの値を次の命令読み出し用アドレスとして
切り換え、該切り換え後、復帰命令を実行して求めたア
ドレスを第２のアドレスレジスタに設定するまでに第１
のバッファレジスタの内容が書き込まれたか否かを検出
し、書き込まれた場合には、第２の切り換え手段により
第２のアドレスレジスタの値を次の命令読み出し用アド
レスとして切り替え、第１の切り換え手段により読み出
した命令を無効化するように制御される。
令を解読すると、第１の切り換え手段により第１のバッ
ファレジスタの値を次の命令読み出し用アドレスとして
切り換え、該切り換え後、復帰命令を実行して求めたア
ドレスを第２のアドレスレジスタに設定するまでに第１
のバッファレジスタの内容が書き込まれたか否かを検出
し、書き込まれた場合には、第２の切り換え手段により
第２のアドレスレジスタの値を次の命令読み出し用アド
レスとして切り替え、第１の切り換え手段により読み出
した命令を無効化するように制御される。
【００２６】これにより第１のバッファレジスタの値と
第２のアドレスレジスタの値を比較するための比較回路
及びラッチが不要となるので、ハードウエアの物量をよ
り低減することが出来る。
第２のアドレスレジスタの値を比較するための比較回路
及びラッチが不要となるので、ハードウエアの物量をよ
り低減することが出来る。
【００２７】
【実施例】以下、本発明の実施例の図面を参照して説明
する。図１、図５に本発明に係る実施例の一実施例の構
成を、図６にパイプライン動作をそれぞれ示す。
する。図１、図５に本発明に係る実施例の一実施例の構
成を、図６にパイプライン動作をそれぞれ示す。
【００２８】まず始めに、本実施例の中で使用する復帰
命令の命令仕様について述べる。
命令の命令仕様について述べる。
【００２９】ＢＶ命令は、汎用的なレジスタ相対命令と
定義する。
定義する。
【００３０】動作は、 ＰＣnext ← ＧＲ（ｉ）＋ＧＲ（Ｘ） である。
【００３１】つまり、ＧＲ（ｉ）とＧＲ（Ｘ）を加算し
たものが次のアドレスとなる。復帰命令は、このＢＶ命
令のＸ＝０つまりゼロ番地のレジスタを指す。ゼロ番目
のレジスタは、オ−ル０の値が常に入っているので、復
帰時に使うＢＶ命令の動作は 、 ＰＣnext ← ＧＲ（ｉ） となる。
たものが次のアドレスとなる。復帰命令は、このＢＶ命
令のＸ＝０つまりゼロ番地のレジスタを指す。ゼロ番目
のレジスタは、オ−ル０の値が常に入っているので、復
帰時に使うＢＶ命令の動作は 、 ＰＣnext ← ＧＲ（ｉ） となる。
【００３２】このｉ番目のレジスタに戻り、アドレスを
格納しておくことにより図２で示すプログラムの復帰ア
ドレス動作が可能になる。なお、コンパイラ、ＯＳ等の
ソフトウエアとの約束により、常にｉ番目のレジスタを
Ｌｉｎｋ用レジスタとして定義しておく。
格納しておくことにより図２で示すプログラムの復帰ア
ドレス動作が可能になる。なお、コンパイラ、ＯＳ等の
ソフトウエアとの約束により、常にｉ番目のレジスタを
Ｌｉｎｋ用レジスタとして定義しておく。
【００３３】ＢＬ命令は、一般のＰＣ相対命令と定義す
る。（ＰＣ相対か否かは本発明とは独立事象である。）
動作は、 ＰＣnext ← ＰＣ＋ディスプレ−スメント ＧＲ（ｉ） ← ＰＣ＋４ である。
る。（ＰＣ相対か否かは本発明とは独立事象である。）
動作は、 ＰＣnext ← ＰＣ＋ディスプレ−スメント ＧＲ（ｉ） ← ＰＣ＋４ である。
【００３４】Ｌｉｎｋ先は、ＢＬ命令の次の命令アドレ
スであり、ＢＬ命令により指されたＧＲ（ｉ）へ格納す
る。ｉ番目へ格納するのはソフトウエアとの約束された
Ｌｉｎｋ用レジスタとして使用するためである。
スであり、ＢＬ命令により指されたＧＲ（ｉ）へ格納す
る。ｉ番目へ格納するのはソフトウエアとの約束された
Ｌｉｎｋ用レジスタとして使用するためである。
【００３５】さて、図１に戻って、本発明に係る情報処
理装置の一実施例の構成を説明する。同図において情報
処理装置は、命令キャッシュ１１０、デコ−ダ１１１、
レジスタファイル１１２、演算器１１３、アドレス切り
換えバスドライバ１１４、次の．アドレス（ＰＣ＋４）
を計算する演算器１１５、その結果を出力するバスドラ
イバ１１６、パイプライン動作するためのラッチ１２
０、１２１、１２２、１２３、さらに、本発明の構成要
素であるＬｉｎｋバッファアドレスレジスタ１０１、ア
ドレスバッファ１０１によりアドレスを切り換えるバス
ドライバ１０２、Ｌｉｎｋバッファアドレスレジスタ１
０１とレジスタファイル１１２内の復帰アドレスを比較
するための比較回路１０３、パイプライン動作するため
のラッチ１０４、１０５より構成される。
理装置の一実施例の構成を説明する。同図において情報
処理装置は、命令キャッシュ１１０、デコ−ダ１１１、
レジスタファイル１１２、演算器１１３、アドレス切り
換えバスドライバ１１４、次の．アドレス（ＰＣ＋４）
を計算する演算器１１５、その結果を出力するバスドラ
イバ１１６、パイプライン動作するためのラッチ１２
０、１２１、１２２、１２３、さらに、本発明の構成要
素であるＬｉｎｋバッファアドレスレジスタ１０１、ア
ドレスバッファ１０１によりアドレスを切り換えるバス
ドライバ１０２、Ｌｉｎｋバッファアドレスレジスタ１
０１とレジスタファイル１１２内の復帰アドレスを比較
するための比較回路１０３、パイプライン動作するため
のラッチ１０４、１０５より構成される。
【００３６】なお、従来のマイクロプロセッサでは、ア
ドレスを切り換える手段として、例えば割込みによるア
ドレス、条件分岐実行によるアドレス、ＢＬ命令のため
のアドレスがアドレスバス１５２に対して出力されるが
本発明の部分だけ図式化しており、これらの構成は省略
している。
ドレスを切り換える手段として、例えば割込みによるア
ドレス、条件分岐実行によるアドレス、ＢＬ命令のため
のアドレスがアドレスバス１５２に対して出力されるが
本発明の部分だけ図式化しており、これらの構成は省略
している。
【００３７】続いて、この動作を説明する。一般に連続
したアドレスが読み出される時、演算器１１５で計算さ
れた演算結果（ＰＣ＋４）が常にアドレスバス１５２に
バスドライバ１１６を通して出力される。
したアドレスが読み出される時、演算器１１５で計算さ
れた演算結果（ＰＣ＋４）が常にアドレスバス１５２に
バスドライバ１１６を通して出力される。
【００３８】ここで（ＰＣ＋４）はバイトアドレスを示
しており、固定長命令セットの場合、次の命令のアドレ
スを意味する。もし、分岐命令がアドレスを切り換える
とバスドライバ１１６はハイインピ−ダンスになり、切
り換えアドレスすべきバスドライバ（１０２又は１１
４）がアドレスバス１５２へアドレスを出力する。これ
らの処理は、ＰＣステ−ジで実行される。
しており、固定長命令セットの場合、次の命令のアドレ
スを意味する。もし、分岐命令がアドレスを切り換える
とバスドライバ１１６はハイインピ−ダンスになり、切
り換えアドレスすべきバスドライバ（１０２又は１１
４）がアドレスバス１５２へアドレスを出力する。これ
らの処理は、ＰＣステ−ジで実行される。
【００３９】ＰＣステ−ジで確定された命令アドレス
は、ＩＦステ−ジで命令キャッシュ１１０より命令を読
み出す。読み出された命令はＤステ−ジでラッチ１２０
に格納され、デコ−ダ１１１で命令解析が行なわれる。
は、ＩＦステ−ジで命令キャッシュ１１０より命令を読
み出す。読み出された命令はＤステ−ジでラッチ１２０
に格納され、デコ−ダ１１１で命令解析が行なわれる。
【００４０】さらに、レジスタファイル１１２から読み
出しが行なわれる。レジスタファイル１１２から読み出
された値は、Ｅステ−ジでラッチ１２２に格納され演算
を実行する。
出しが行なわれる。レジスタファイル１１２から読み出
された値は、Ｅステ−ジでラッチ１２２に格納され演算
を実行する。
【００４１】一般的なＢＶ命令（復帰命令でない場合）
では、１６０にＧＲ（ｉ）の値が、１６１にＧＲ（Ｘ）
の値が現れる。このＢＶ命令は従来通り、アドレスを切
り換えるアドレスがラッチ１２３に格納され、デコ−ダ
からの制御信号１６２によって、図４の従来例と同様
（従来例はＢＶ命令全てがこのステ−ジでアドレスを切
り換える）にＥステ−ジでアドレスを切り換える。な
お、破線で示している制御信号は図中ではパイプライン
用のラッチを省略して書かれている。
では、１６０にＧＲ（ｉ）の値が、１６１にＧＲ（Ｘ）
の値が現れる。このＢＶ命令は従来通り、アドレスを切
り換えるアドレスがラッチ１２３に格納され、デコ−ダ
からの制御信号１６２によって、図４の従来例と同様
（従来例はＢＶ命令全てがこのステ−ジでアドレスを切
り換える）にＥステ−ジでアドレスを切り換える。な
お、破線で示している制御信号は図中ではパイプライン
用のラッチを省略して書かれている。
【００４２】続いて、本発明の構成要素の動作を示す。
Ｄステ−ジでデコ−ダ１１１が復帰命令であると解読す
ると信号１５０がハイレベルになり、信号１６２はロー
レベルになる。信号１５０がハイレベルになると、Ｄス
テ−ジでＬｉｎｋ用バッファアドレスレジスタ１０１の
値をバスドライバ１０２を通してアドレスバス１５２へ
出力し、アドレスが切り換わる。この動作をパイプライ
ン的に示したものが図６である。
Ｄステ−ジでデコ−ダ１１１が復帰命令であると解読す
ると信号１５０がハイレベルになり、信号１６２はロー
レベルになる。信号１５０がハイレベルになると、Ｄス
テ−ジでＬｉｎｋ用バッファアドレスレジスタ１０１の
値をバスドライバ１０２を通してアドレスバス１５２へ
出力し、アドレスが切り換わる。この動作をパイプライ
ン的に示したものが図６である。
【００４３】ＢＶ命令は本発明の構成要素と独立に、Ｅ
ステ−ジで従来例と同様に正しく演算を行なう。つま
り、復帰用ＢＶ命令のレジスタからの読み出しは１６０
にＧＲ（ｉ）が、もう一方には、オ−ル０の値が現れ
る。この結果、従来どおりアドレスを切り換えるアドレ
スがラッチ１２３に格納される。
ステ−ジで従来例と同様に正しく演算を行なう。つま
り、復帰用ＢＶ命令のレジスタからの読み出しは１６０
にＧＲ（ｉ）が、もう一方には、オ−ル０の値が現れ
る。この結果、従来どおりアドレスを切り換えるアドレ
スがラッチ１２３に格納される。
【００４４】この演算と並行して、Ｄステ−ジでＰＣス
テ−ジに対してアドレスを切り換えたアドレスを格納す
るラッチ１０５と、実際にレジスタファイル１１２から
読み出されたＧＲ（ｉ）の値を格納するラッチ１０４を
比較回路１０３で比較する。比較した結果、一致してい
た場合は、Ｄステ−ジで実行したアドレス切り換えが正
しかったことを意味しており、図６（ａ）のパイプライ
ンとなる。
テ−ジに対してアドレスを切り換えたアドレスを格納す
るラッチ１０５と、実際にレジスタファイル１１２から
読み出されたＧＲ（ｉ）の値を格納するラッチ１０４を
比較回路１０３で比較する。比較した結果、一致してい
た場合は、Ｄステ−ジで実行したアドレス切り換えが正
しかったことを意味しており、図６（ａ）のパイプライ
ンとなる。
【００４５】一方、ラッチ１０５の内容とラッチ１０４
の内容が不一致である場合は、Ｄステ−ジでの先行アド
レス切り換えが正しくなかったことを意味するため、制
御信号１５１がハイレベルになり、ラッチ１２３に格納
された正しいアドレスがバスドライバ１１４を通してア
ドレスバス１５２へ出力される。これと同様に、Ｄステ
−ジでアドレスを切り換えて読み出された命令を無効化
する。この一連の動作をパイプライン図で示したものが
図６（ｂ）である。
の内容が不一致である場合は、Ｄステ−ジでの先行アド
レス切り換えが正しくなかったことを意味するため、制
御信号１５１がハイレベルになり、ラッチ１２３に格納
された正しいアドレスがバスドライバ１１４を通してア
ドレスバス１５２へ出力される。これと同様に、Ｄステ
−ジでアドレスを切り換えて読み出された命令を無効化
する。この一連の動作をパイプライン図で示したものが
図６（ｂ）である。
【００４６】このように、Ｌｉｎｋバッファアドレスレ
ジスタの値を使用すると値が正しいときに従来例１に比
べペナルティを減少することができる。
ジスタの値を使用すると値が正しいときに従来例１に比
べペナルティを減少することができる。
【００４７】さて、次にＬｉｎｋバッファアドレスレジ
スタの登録について図５を参照して説明する。図５は、
プロセッサの構成を示したもので、同図において情報処
理装置としてのプロセッサは、ＩＦユニット５０１、Ｄ
ユニット５０２、Ｅユニット５０３、Ａユニット５０
４、Ｎユニット５０５、Ｗユニット５０６、ＤＦユニッ
ト５０７、ＣＨＥＣＫユニット５０８、及び、本発明の
構成要素であるＬｉｎｋバッファアドレスレジスタ１０
１、バスドライバ１０２、１１４から構成される。
スタの登録について図５を参照して説明する。図５は、
プロセッサの構成を示したもので、同図において情報処
理装置としてのプロセッサは、ＩＦユニット５０１、Ｄ
ユニット５０２、Ｅユニット５０３、Ａユニット５０
４、Ｎユニット５０５、Ｗユニット５０６、ＤＦユニッ
ト５０７、ＣＨＥＣＫユニット５０８、及び、本発明の
構成要素であるＬｉｎｋバッファアドレスレジスタ１０
１、バスドライバ１０２、１１４から構成される。
【００４８】Ｌｉｎｋバッファアドレスレジスタ１０１
への登録は、大きく分けて２つに分けられる。一つは、
ロ−ド命令からの登録であり、もう一つは、演算命令、
移動命令、分岐命令からの登録である。
への登録は、大きく分けて２つに分けられる。一つは、
ロ−ド命令からの登録であり、もう一つは、演算命令、
移動命令、分岐命令からの登録である。
【００４９】ロ−ド命令からの登録を図５を参照して説
明する。ロ−ド命令は、Ｄユニットで命令を解読し、Ｅ
ユニットでアドレスを計算する。ＤＦユニットでデ−タ
キャッシュからデ−タを読み出し、ＣＨＥＣＫユニット
でヒット判定を実行する。読み出した値はＮユニットを
通してＷユニットで命令により指されたレジスタに書き
込む。ＤＦユニット５０７によりロ−ド命令のレジスタ
ファイルの書き込み先がＬｉｎｋレジスタであることを
検出すると、パス５１１を通してＬｉｎｋバッファアド
レスレジスタ１０１に格納する。これは、Ｌｉｎｋバッ
ファアドレスレジスタ１０１の値が最も最近のロ−ド命
令によりレジスタファイルのＬｉｎｋレジスタに格納さ
れる値に更新されたことを意味する。
明する。ロ−ド命令は、Ｄユニットで命令を解読し、Ｅ
ユニットでアドレスを計算する。ＤＦユニットでデ−タ
キャッシュからデ−タを読み出し、ＣＨＥＣＫユニット
でヒット判定を実行する。読み出した値はＮユニットを
通してＷユニットで命令により指されたレジスタに書き
込む。ＤＦユニット５０７によりロ−ド命令のレジスタ
ファイルの書き込み先がＬｉｎｋレジスタであることを
検出すると、パス５１１を通してＬｉｎｋバッファアド
レスレジスタ１０１に格納する。これは、Ｌｉｎｋバッ
ファアドレスレジスタ１０１の値が最も最近のロ−ド命
令によりレジスタファイルのＬｉｎｋレジスタに格納さ
れる値に更新されたことを意味する。
【００５０】もう一つの演算命令、移動命令、分岐命令
からの登録を図５を使って説明する。演算命令、移動命
令は、Ｄユニットで命令を解読し、Ｅユニット５０３で
演算を実行する。
からの登録を図５を使って説明する。演算命令、移動命
令は、Ｄユニットで命令を解読し、Ｅユニット５０３で
演算を実行する。
【００５１】分岐命令は、Ｅユニット５０３でＬｉｎｋ
のためのＰＣ＋４を計算する。その後Ａ、Ｎユニットを
通してＷユニットで命令により指されたレジスタに書き
込む。これらの命令のレジスタファイルの書き込み先が
Ｅユニット５０３によりＬｉｎｋレジスタであることを
検出すると、パス５１０を通してＬｉｎｋバッファアド
レスレジスタ１０１に格納する。これは、Ｌｉｎｋバッ
ファアドレスレジスタ１０１の値が最も最近の演算命
令、移動命令、分岐命令によりレジスタファイルのＬｉ
ｎｋレジスタに格納される値に更新されたことを意味す
る。
のためのＰＣ＋４を計算する。その後Ａ、Ｎユニットを
通してＷユニットで命令により指されたレジスタに書き
込む。これらの命令のレジスタファイルの書き込み先が
Ｅユニット５０３によりＬｉｎｋレジスタであることを
検出すると、パス５１０を通してＬｉｎｋバッファアド
レスレジスタ１０１に格納する。これは、Ｌｉｎｋバッ
ファアドレスレジスタ１０１の値が最も最近の演算命
令、移動命令、分岐命令によりレジスタファイルのＬｉ
ｎｋレジスタに格納される値に更新されたことを意味す
る。
【００５２】以上、Ｌｉｎｋレジスタに更新する全ての
命令に対して、レジスタファイルの書き込み先がＬｉｎ
ｋレジスタであることを検出すると、パス５１１又はパ
ス５１０を通してＬｉｎｋバッファアドレスレジスタ１
０１に格納する。これは、常に、最も最近書き込み先が
汎用レジスタ内の予めＬｉｎｋ用に定められたレジスタ
に書き込みされた命令のＬｉｎｋレジスタの値を保持す
ることを意味する。
命令に対して、レジスタファイルの書き込み先がＬｉｎ
ｋレジスタであることを検出すると、パス５１１又はパ
ス５１０を通してＬｉｎｋバッファアドレスレジスタ１
０１に格納する。これは、常に、最も最近書き込み先が
汎用レジスタ内の予めＬｉｎｋ用に定められたレジスタ
に書き込みされた命令のＬｉｎｋレジスタの値を保持す
ることを意味する。
【００５３】以下具体的な例を示す。
【００５４】ロ−ド命令によるＬｉｎｋバッファレジス
タの書き込みの例を図７に示す。図７（ａ）は、「バッ
ファアドレス＝真のアドレス」である場合のタイミング
図であり、そのプログラム例を図８（ａ）に示す。ロ−
ド命令から２命令離して３命令目にＢＶ命令が現れた例
である。図７（ａ）で、Ｌｉｎｋバッファアドレス１０
１はロ−ド命令のＮステ−ジでパス５１１を通して登録
される。ＢＶ命令のＤステ−ジで信号１５０がハイレベ
ルになるため、Ｌｉｎｋバッファアドレス１０１の値が
同一時刻のＰＣステ−ジでアドレスを切り換える。ＢＶ
命令のレジスタからの読まれた値（正しくは、ロ−ド命
令からレジスタ読み出しのためにバイパスされた値）と
同一であり、比較回路１０３による比較結果は一致する
ので信号１５１はローレベルになる。
タの書き込みの例を図７に示す。図７（ａ）は、「バッ
ファアドレス＝真のアドレス」である場合のタイミング
図であり、そのプログラム例を図８（ａ）に示す。ロ−
ド命令から２命令離して３命令目にＢＶ命令が現れた例
である。図７（ａ）で、Ｌｉｎｋバッファアドレス１０
１はロ−ド命令のＮステ−ジでパス５１１を通して登録
される。ＢＶ命令のＤステ−ジで信号１５０がハイレベ
ルになるため、Ｌｉｎｋバッファアドレス１０１の値が
同一時刻のＰＣステ−ジでアドレスを切り換える。ＢＶ
命令のレジスタからの読まれた値（正しくは、ロ−ド命
令からレジスタ読み出しのためにバイパスされた値）と
同一であり、比較回路１０３による比較結果は一致する
ので信号１５１はローレベルになる。
【００５５】続いて、図８（ｂ）に示すように、ロ−ド
命令の次にすぐＢＶ命令が来た場合の動作を示す。図７
（ｂ）で、Ｌｉｎｋバッファアドレス１０１はロ−ド命
令のＮステ−ジでパス５１１を通して登録される。ＢＶ
命令のＤステ−ジで信号１５０がハイレベルになるた
め、Ｌｉｎｋバッファアドレス１０１の値が同一時刻の
ＰＣステ−ジでアドレスを切り換える。この時、ロ−ド
命令からパス５１１を通して登録されるタイミングとア
ドレスを切り換えるタイミングがずれているためロ−ド
命令により登録される前のＬｉｎｋアドレスを用いてア
ドレスを切り換える。
命令の次にすぐＢＶ命令が来た場合の動作を示す。図７
（ｂ）で、Ｌｉｎｋバッファアドレス１０１はロ−ド命
令のＮステ−ジでパス５１１を通して登録される。ＢＶ
命令のＤステ−ジで信号１５０がハイレベルになるた
め、Ｌｉｎｋバッファアドレス１０１の値が同一時刻の
ＰＣステ−ジでアドレスを切り換える。この時、ロ−ド
命令からパス５１１を通して登録されるタイミングとア
ドレスを切り換えるタイミングがずれているためロ−ド
命令により登録される前のＬｉｎｋアドレスを用いてア
ドレスを切り換える。
【００５６】ここでＢＶ命令のレジスタからの読まれた
値（正しくは、ロ−ド命令からレジスタ読み出しのため
にバイパスされた値）と切り換えたアドレスは異なるた
め、比較回路１０３による比較結果は不一致となり信号
１５１はハイレベルになる。このため、ＢＶ命令のＥス
テ−ジでバスドライバ１１４によりアドレスを切り換
え、Ｄステ−ジで切り換えたアドレスにより読みだされ
た命令を無効化する。
値（正しくは、ロ−ド命令からレジスタ読み出しのため
にバイパスされた値）と切り換えたアドレスは異なるた
め、比較回路１０３による比較結果は不一致となり信号
１５１はハイレベルになる。このため、ＢＶ命令のＥス
テ−ジでバスドライバ１１４によりアドレスを切り換
え、Ｄステ−ジで切り換えたアドレスにより読みだされ
た命令を無効化する。
【００５７】このように、ロ−ド命令とＢＶ命令の命令
距離により、ＢＶ命令のペナルティが換わるので、コン
パイラによりロ−ド命令から２命令以上離れてＢＶ命令
を発行するように命令スケジュ−リングするとペナルテ
ィが減少できる。ここで命令距離とは、ある命令が出力
された時点から他の命令が出力される時点までに要する
マシンサイクルを意味するものとする。
距離により、ＢＶ命令のペナルティが換わるので、コン
パイラによりロ−ド命令から２命令以上離れてＢＶ命令
を発行するように命令スケジュ−リングするとペナルテ
ィが減少できる。ここで命令距離とは、ある命令が出力
された時点から他の命令が出力される時点までに要する
マシンサイクルを意味するものとする。
【００５８】もう一つの具体例として、演算命令、移動
命令、分岐命令の代表としてＭＯＶＥ命令を示す。ＭＯ
ＶＥ命令によるＬｉｎｋバッファレジスタ書き込みの例
を図９に示す。図９（ａ）は、「バッファアドレス＝真
のアドレス」である場合のタイミング図であり、そのプ
ログラム例を図１０（ａ）に示す。ＭＯＶＥ命令から２
命令目にＢＶ命令が現れた例である。図９（ａ）で、Ｌ
ｉｎｋバッファアドレス１０１はＭＯＶＥ命令のＡステ
−ジでパス５１０を通して登録される。
命令、分岐命令の代表としてＭＯＶＥ命令を示す。ＭＯ
ＶＥ命令によるＬｉｎｋバッファレジスタ書き込みの例
を図９に示す。図９（ａ）は、「バッファアドレス＝真
のアドレス」である場合のタイミング図であり、そのプ
ログラム例を図１０（ａ）に示す。ＭＯＶＥ命令から２
命令目にＢＶ命令が現れた例である。図９（ａ）で、Ｌ
ｉｎｋバッファアドレス１０１はＭＯＶＥ命令のＡステ
−ジでパス５１０を通して登録される。
【００５９】次にＢＶ命令のＤステ−ジで信号１５０が
ハイレベルになるため、Ｌｉｎｋバッファアドレス１０
１の値が同一時刻のＰＣステ−ジでアドレスを切り換え
る。ＢＶ命令のレジスタからの読まれた値（正しくは、
ＭＯＶＥ命令からレジスタ読み出しのためにバイパスさ
れた値）と同一であり、比較回路１０３による比較結果
は一致するので信号１５１はローレベルになる。
ハイレベルになるため、Ｌｉｎｋバッファアドレス１０
１の値が同一時刻のＰＣステ−ジでアドレスを切り換え
る。ＢＶ命令のレジスタからの読まれた値（正しくは、
ＭＯＶＥ命令からレジスタ読み出しのためにバイパスさ
れた値）と同一であり、比較回路１０３による比較結果
は一致するので信号１５１はローレベルになる。
【００６０】次に、図１０（ｂ）に示すように、ＭＯＶ
Ｅ命令の次にすぐＢＶ命令がきた場合の動作を示す。図
９（ｂ）で、Ｌｉｎｋバッファアドレス１０１はＭＯＶ
Ｅ命令のＡステ−ジでパス５１０を通して登録される。
ＢＶ命令のＤステ−ジで信号１５０がハイレベルになる
ため、Ｌｉｎｋバッファアドレス１０１の値が同一時刻
のＰＣステ−ジでアドレスを切り換える。この時、ＭＯ
ＶＥ命令からパス５１１を通して登録されるタイミング
とアドレスを切り換えるタイミングがずれているためＭ
ＯＶＥ命令により登録される前のＬｉｎｋアドレスを用
いてアドレスを切り換える。ＢＶ命令のレジスタからの
読まれた値（正しくは、ＭＯＶＥ命令からレジスタ読み
出しのためにバイパスされた値）と切り換えたアドレス
は異なるため、比較回路１０３による比較結果は不一致
となり、信号１５１はハイレベルになる。このため、Ｂ
Ｖ命令のＥステ−ジで１１４によりアドレスを切り換
え、Ｄステ−ジで切り換えたアドレスにより読みだされ
た命令を無効化する。
Ｅ命令の次にすぐＢＶ命令がきた場合の動作を示す。図
９（ｂ）で、Ｌｉｎｋバッファアドレス１０１はＭＯＶ
Ｅ命令のＡステ−ジでパス５１０を通して登録される。
ＢＶ命令のＤステ−ジで信号１５０がハイレベルになる
ため、Ｌｉｎｋバッファアドレス１０１の値が同一時刻
のＰＣステ−ジでアドレスを切り換える。この時、ＭＯ
ＶＥ命令からパス５１１を通して登録されるタイミング
とアドレスを切り換えるタイミングがずれているためＭ
ＯＶＥ命令により登録される前のＬｉｎｋアドレスを用
いてアドレスを切り換える。ＢＶ命令のレジスタからの
読まれた値（正しくは、ＭＯＶＥ命令からレジスタ読み
出しのためにバイパスされた値）と切り換えたアドレス
は異なるため、比較回路１０３による比較結果は不一致
となり、信号１５１はハイレベルになる。このため、Ｂ
Ｖ命令のＥステ−ジで１１４によりアドレスを切り換
え、Ｄステ−ジで切り換えたアドレスにより読みだされ
た命令を無効化する。
【００６１】このように、ＭＯＶＥ命令とＢＶ命令の命
令距離により、ＢＶ命令のペナルティが変わるので、コ
ンパイラによりＭＯＶＥ命令から１命令以上離れてＢＶ
命令を発行するように命令スケジュ−リングするとペナ
ルティが減少できる。
令距離により、ＢＶ命令のペナルティが変わるので、コ
ンパイラによりＭＯＶＥ命令から１命令以上離れてＢＶ
命令を発行するように命令スケジュ−リングするとペナ
ルティが減少できる。
【００６２】本発明の実施例の改良として図１１にプロ
セッサのブロック図を示す。図５からの改良ポイントは
バイパス５１０、５１１の接続である。この接続は、Ｗ
ステ−ジでレジスタファイルと同一タイミングでＬｉｎ
ｋ用バッファアドレスレジスタ１０１に書き込むことを
意味している。第１の実施例では、バイパス接続してい
るため、パイプライン処理の完了までに無効化される可
能性があり、書いたアドレスに対する精度が落ちるケ−
スがある。これに対して、本実施例の改良は、レジスタ
ファイルの制御と同様に、その命令が本当に実行したと
きのみバッファアドレスレジスタ１０１に値を書くこと
になり、書いたアドレスに対する精度が向上する。しか
しながら、Ｌｉｎｋレジスタに書くべき命令とＢＶ命令
との命令距離を、第１の実施例より多く空けなければな
らない。
セッサのブロック図を示す。図５からの改良ポイントは
バイパス５１０、５１１の接続である。この接続は、Ｗ
ステ−ジでレジスタファイルと同一タイミングでＬｉｎ
ｋ用バッファアドレスレジスタ１０１に書き込むことを
意味している。第１の実施例では、バイパス接続してい
るため、パイプライン処理の完了までに無効化される可
能性があり、書いたアドレスに対する精度が落ちるケ−
スがある。これに対して、本実施例の改良は、レジスタ
ファイルの制御と同様に、その命令が本当に実行したと
きのみバッファアドレスレジスタ１０１に値を書くこと
になり、書いたアドレスに対する精度が向上する。しか
しながら、Ｌｉｎｋレジスタに書くべき命令とＢＶ命令
との命令距離を、第１の実施例より多く空けなければな
らない。
【００６３】尚、上記実施例では第１のバッファレジス
タとしてのＬｉｎｋバッファアドレスレジスタ１０１の
値と第２のアドレスレジスタとしてのレジスタファイル
１１２の値とをラッチ１０５、１０４を介して比較器１
０３により比較し、その比較結果に基づいてアドレスの
切り換えを行なっているが、バスドライバ１０２（第１
の切り換え手段）によりＬｉｎｋバッファアドレスレジ
スタ１０１の値を命令読み出し用アドレスとして切り換
え、この切り換え後、復帰命令を実行して求めたアドレ
スをラッチ１２３に設定するまでにＬｉｎｋバッファア
ドレスレジスタ１０１を書き換えたか否かを例えば、ラ
イトネーブル信号等の存在の有無により検出することに
より、命令読み出し用アドレスの切り換えを行なうよう
にしてもよい。この構成では比較回路１０３、ラッチ１
０４、１０５が不要となりハードウエアの物量がより低
減できる効果がある。
タとしてのＬｉｎｋバッファアドレスレジスタ１０１の
値と第２のアドレスレジスタとしてのレジスタファイル
１１２の値とをラッチ１０５、１０４を介して比較器１
０３により比較し、その比較結果に基づいてアドレスの
切り換えを行なっているが、バスドライバ１０２（第１
の切り換え手段）によりＬｉｎｋバッファアドレスレジ
スタ１０１の値を命令読み出し用アドレスとして切り換
え、この切り換え後、復帰命令を実行して求めたアドレ
スをラッチ１２３に設定するまでにＬｉｎｋバッファア
ドレスレジスタ１０１を書き換えたか否かを例えば、ラ
イトネーブル信号等の存在の有無により検出することに
より、命令読み出し用アドレスの切り換えを行なうよう
にしてもよい。この構成では比較回路１０３、ラッチ１
０４、１０５が不要となりハードウエアの物量がより低
減できる効果がある。
【００６４】以上、一実施例として説明してきたが復帰
用分岐命令は、いろいろなバリエ−ションが実際には存
在する。これらのバリエ−ションに対しても本発明は容
易に展開可能である。さらに、分岐命令関係のア−キテ
クチャとしてディレイド分岐等が存在しているが、これ
らに対しても本発明は容易に展開可能である。
用分岐命令は、いろいろなバリエ−ションが実際には存
在する。これらのバリエ−ションに対しても本発明は容
易に展開可能である。さらに、分岐命令関係のア−キテ
クチャとしてディレイド分岐等が存在しているが、これ
らに対しても本発明は容易に展開可能である。
【００６５】
【発明の効果】本発明によれば、第１のバッファレジス
タは、常に汎用レジスタ内の予めＬｉｎｋ用に定められ
たレジスタに最も新たに書き込みされた命令のＬｉｎｋ
レジスタの値のみ保持することが可能となり、復帰アド
レスを保持するためのハ−ドウエアが小型化できる。
タは、常に汎用レジスタ内の予めＬｉｎｋ用に定められ
たレジスタに最も新たに書き込みされた命令のＬｉｎｋ
レジスタの値のみ保持することが可能となり、復帰アド
レスを保持するためのハ−ドウエアが小型化できる。
【００６６】また本発明によれば、復帰命令を解読する
と、第１の切り換え手段により第１のバッファレジスタ
の値を次の命令フェッチ用アドレスとして切り換えるの
で、第１のバッファレジスタの値と第２のアドレスレジ
スタの値が一致した場合、復帰命令を汎用レジスタ内の
予めＬｉｎｋ用に定められたレジスタから読み出し、正
しく実行するよりも早いステ−ジ（早い時刻）でアドレ
スを切り換えられる。これにより第１のバッファレジス
タの値と第２のアドレスレジスタの値が一致した場合ペ
ナルティを減らすことができるので復帰命令のオ−バ−
ヘッドが減少し、性能が向上する。
と、第１の切り換え手段により第１のバッファレジスタ
の値を次の命令フェッチ用アドレスとして切り換えるの
で、第１のバッファレジスタの値と第２のアドレスレジ
スタの値が一致した場合、復帰命令を汎用レジスタ内の
予めＬｉｎｋ用に定められたレジスタから読み出し、正
しく実行するよりも早いステ−ジ（早い時刻）でアドレ
スを切り換えられる。これにより第１のバッファレジス
タの値と第２のアドレスレジスタの値が一致した場合ペ
ナルティを減らすことができるので復帰命令のオ−バ−
ヘッドが減少し、性能が向上する。
【００６７】更に本発明によれば、復帰命令を解読する
と、第１の切り換え手段により第１のバッファレジスタ
の値を次の命令読み出し用アドレスとして切り換え、該
切り換え後、復帰命令を実行して求めたアドレスを第２
のアドレスレジスタに設定するまでに第１のバッファレ
ジスタの内容が書き込まれたか否かを検出し、書き込ま
れた場合には、第２の切り換え手段により第２のアドレ
スレジスタの値を次の命令読み出し用アドレスとして切
り換えられる。
と、第１の切り換え手段により第１のバッファレジスタ
の値を次の命令読み出し用アドレスとして切り換え、該
切り換え後、復帰命令を実行して求めたアドレスを第２
のアドレスレジスタに設定するまでに第１のバッファレ
ジスタの内容が書き込まれたか否かを検出し、書き込ま
れた場合には、第２の切り換え手段により第２のアドレ
スレジスタの値を次の命令読み出し用アドレスとして切
り換えられる。
【００６８】これにより第１のバッファレジスタの値と
第２のアドレスレジスタの値を比較するための比較回路
及びラッチが不要となるので、ハードウエアの物量をよ
り低減することが出来る。
第２のアドレスレジスタの値を比較するための比較回路
及びラッチが不要となるので、ハードウエアの物量をよ
り低減することが出来る。
【図１】本発明に係る情報処理装置の一実施例の構成を
示すブロック図である。
示すブロック図である。
【図２】プログラムの動作例を示す説明図である。
【図３】従来の情報処理装置によるパイプライン動作の
一例を示す説明図である。
一例を示す説明図である。
【図４】従来の情報処理装置の構成例を示すブロック図
である。
である。
【図５】図１に示す情報処理装置を命令の処理段階を考
慮してブロック化した構成図である。
慮してブロック化した構成図である。
【図６】本発明に係る情報処理装置のパイプライン動作
の一例を示す説明図である。
の一例を示す説明図である。
【図７】ロ−ド命令によるＬｉｎｋバッファレジスタの
書き込み動作の一例を示す説明図である。
書き込み動作の一例を示す説明図である。
【図８】図７のプログラム例を示す説明図である。
【図９】ＭＯＶＥ命令によるＬｉｎｋバッファレジスタ
の書き込み動作例を示す説明図である。
の書き込み動作例を示す説明図である。
【図１０】図９のプログラム例を示す説明図である。
【図１１】本発明に係る情報処理装置としてのプロセッ
サの他の実施例を示すブロック図である。
サの他の実施例を示すブロック図である。
１１０ 命令キャッシュ １１１ デコ−ダ １１２ レジスタファイル １１３ 演算器 １１４ アドレス切り換えバスドライバ １１５ 演算器 １１６ バスドライバ １２０ ラッチ １２１ ラッチ １２２ ラッチ １２３ ラッチ １０１ Ｌｉｎｋバッファアドレスレジスタ １０２ バスドライバ １０３ 比較回路 １０４ ラッチ １０５ ラッチ ５０１ ＩＦユニット ５０２ Ｄユニット ５０３ Ｅユニット ５０４ Ａユニット ５０５ Ｎユニット ５０６ Ｗユニット ５０７ ＤＦユニット ５０８ ＣＨＥＣＫユニット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松尾 康太郎 東京都青梅市今井町2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 齋藤 拡二 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内
Claims (6)
- 【請求項１】 復帰命令を含む命令を実行する情報処理
装置において、 Ｌｉｎｋアドレスを保持する第１のバッファレジスタ
と、 全ての命令において書き込み先が汎用レジスタ内の予め
Ｌｉｎｋ用に定められたレジスタに書き込みを行なうこ
とを検出して書き込むべき値を前記第１のバッファレジ
スタへ書き込む書き込み手段と、 前記第１のバッファレジスタの値を次の命令読み出し用
アドレスとして切り換える第１の切り換え手段と、 復帰命令を汎用レジスタ内の予めＬｉｎｋ用に定められ
たレジスタから読み出し正しく実行して求めた第２のア
ドレスレジスタと、 前記第２のアドレスレジスタの値を次の命令読み出し用
アドレスとして切り換える第２の切り換え手段と、 前記第１のバッファレジスタの値と第２のアドレスレジ
スタの値を比較する比較回路と、 復帰命令を解読すると、第１の切り換え手段により第１
のバッファレジスタの値を次の命令読み出し用アドレス
として切り換え、その後比較回路により比較した結果、
不一致の場合、第２の切り換え手段により第２のアドレ
スレジスタの値を次の命令読み出し用アドレスとして切
り換え、第１の切り換え手段により読み出した命令を無
効化するように制御する制御手段とを有することを特徴
とする情報処理装置。 - 【請求項２】 復帰命令を含む命令をパイプライン実行
する情報処理装置において、 Ｌｉｎｋアドレスを保持する第１のバッファレジスタ
と、 全ての命令において書き込み先が汎用レジスタ内の予め
Ｌｉｎｋ用に定められたレジスタに書き込みを行なうこ
とを検出して書き込むべき値をその命令が汎用レジスタ
内の予めＬｉｎｋ用に定められたレジスタに書き込みを
行なう前にバイパスして前記第１のバッファレジスタへ
書き込む書き込み手段と、 前記第１のバッファレジスタの値を次の命令読み出し用
アドレスとして切り換える第１の切り換え手段と、 復帰命令を汎用レジスタ内の予めＬｉｎｋ用に定められ
たレジスタから読み出し正しく実行して求めた第２のア
ドレスレジスタと、 前記第２のアドレスレジスタの値を次の命令読み出し用
アドレスとして切り換える第２の切り換え手段と、 前記第１のバッファレジスタの値と第２のアドレスレジ
スタの値を比較する比較回路と、 復帰命令を解読すると、第１の切り換え手段により第１
のバッファレジスタの値を次の命令読み出し用アドレス
として切り換え、その後比較回路により比較した結果、
不一致の場合、第２の切り換え手段により第２のアドレ
スレジスタの値を次の命令読み出し用アドレスとして切
り換え、第１の切り換え手段により読み出した命令を無
効化するように制御する制御手段とを有することを特徴
とする情報処理装置。 - 【請求項３】 復帰命令を含む命令を実行する情報処理
装置において、 Ｌｉｎｋアドレスを保持する第１のバッファレジスタ
と、 全ての命令において書き込み先が汎用レジスタ内の予め
Ｌｉｎｋ用に定められたレジスタに書き込みを行なうこ
とを検出して書き込むべき値を前記第１のバッファレジ
スタへ書き込む書き込み手段と、 前記第１のバッファレジスタの値を次の命令読み出し用
アドレスとして切り換える第１の切り換え手段と、 復帰命令を汎用レジスタ内の予めＬｉｎｋ用に定められ
たレジスタから読み出し正しく実行して求めた第２のア
ドレスレジスタと、 前記第２のアドレスレジスタの値を次の命令読み出し用
アドレスとして切り換える第２の切り換え手段と、 復帰命令を解読すると、第１の切り換え手段により第１
のバッファレジスタの値を次の命令読み出し用アドレス
として切り換え、該切り換え後、復帰命令を実行して求
めたアドレスを前記第２のアドレスレジスタに設定する
までに前記第１のバッファレジスタの内容が書き換えら
れたか否かを検出し、前記第１のバッファレジスタの内
容が書き換えられた場合には、第２の切り換え手段によ
り第２のアドレスレジスタの値を次の命令読み出し用ア
ドレスとして切り換え、第１の切り換え手段により読み
出した命令を無効化するように制御する制御手段とを有
することを特徴とする情報処理装置。 - 【請求項４】 書き込み先が汎用レジスタ内の予めＬｉ
ｎｋ用に定められたレジスタに書き込みを行なう命令を
検出して書き込むべき値を第１のバッファレジスタへ書
き込む前記処理は、少なくともロ−ド命令で行なうこと
を特徴とする請求項１乃至３のいずれかに記載の情報処
理装置。 - 【請求項５】 書き込み先が汎用レジスタ内の予めＬｉ
ｎｋ用に定められたレジスタに書き込みを行なう命令を
検出して書き込むべき値を第１のバッファレジスタへ書
き込む処理は、少なくとも演算命令、移動命令、分岐命
令で行なうことを特徴とする請求項１乃至３のいずれか
に記載の情報処理装置。 - 【請求項６】 第１のバッファレジスタは、常に汎用レ
ジスタ内の予めＬｉｎｋ用に定められたレジスタに最も
新たに書き込みされた命令のＬｉｎｋレジスタの値のみ
保持することを特徴とする請求項１乃至３のいずれかに
記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6068499A JPH07281892A (ja) | 1994-04-06 | 1994-04-06 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6068499A JPH07281892A (ja) | 1994-04-06 | 1994-04-06 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07281892A true JPH07281892A (ja) | 1995-10-27 |
Family
ID=13375459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6068499A Pending JPH07281892A (ja) | 1994-04-06 | 1994-04-06 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07281892A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011503718A (ja) * | 2007-11-02 | 2011-01-27 | クゥアルコム・インコーポレイテッド | プロシージャリターンシーケンスを加速するための方法およびシステム |
-
1994
- 1994-04-06 JP JP6068499A patent/JPH07281892A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011503718A (ja) * | 2007-11-02 | 2011-01-27 | クゥアルコム・インコーポレイテッド | プロシージャリターンシーケンスを加速するための方法およびシステム |
| JP2013211023A (ja) * | 2007-11-02 | 2013-10-10 | Qualcomm Inc | プロシージャリターンシーケンスを加速するための方法およびシステム |
| JP2015133126A (ja) * | 2007-11-02 | 2015-07-23 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | プロシージャリターンシーケンスを加速するための方法およびシステム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Effective date: 20050408 Free format text: JAPANESE INTERMEDIATE CODE: A523 |