JPH0728042B2 - Ｓｏｉ型ｍｏｓｆｅｔの製造方法 - Google Patents
Ｓｏｉ型ｍｏｓｆｅｔの製造方法Info
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- JPH0728042B2 JPH0728042B2 JP3375186A JP3375186A JPH0728042B2 JP H0728042 B2 JPH0728042 B2 JP H0728042B2 JP 3375186 A JP3375186 A JP 3375186A JP 3375186 A JP3375186 A JP 3375186A JP H0728042 B2 JPH0728042 B2 JP H0728042B2
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- 238000000034 method Methods 0.000 title claims description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000013078 crystal Substances 0.000 claims description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- 239000010703 silicon Substances 0.000 claims description 13
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 4
- 238000001953 recrystallisation Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000002411 adverse Effects 0.000 description 4
- 239000000969 carrier Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 238000009826 distribution Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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Description
【発明の詳細な説明】 〔概 要〕 SOI型MOSFETの製造方法であって、再結晶化の過程で結
晶粒のない領域を形成すると共にこの領域に自己整合に
よりチャネル部とLDD部を形成するようにしたものであ
る。
晶粒のない領域を形成すると共にこの領域に自己整合に
よりチャネル部とLDD部を形成するようにしたものであ
る。
本発明はSOI型MOSFETの製造方法に関する。
SOI型MOSFETは、絶縁体の基板の上にシリコン層を形成
しそこにソース電極（Ｓ）とドレイン電極（Ｄ）を配置
すると共にＳとＤ間にゲート電極（Ｇ）を設けたもので
ある。
しそこにソース電極（Ｓ）とドレイン電極（Ｄ）を配置
すると共にＳとＤ間にゲート電極（Ｇ）を設けたもので
ある。
このSOI型MOSFETは、高集積化、高耐圧化、高速化、三
次元化等が可能であるという種々の利点を有するもので
ある。
次元化等が可能であるという種々の利点を有するもので
ある。
しかし、このFETはシリコン層でキャリア転送が行われ
る領域に、結晶粒（Grain）の境界（Boundary）である
結晶粒界（Grain Boundary）が生成するとこの結晶粒界
でキャリヤが散乱したり、深い準位が生じ、SOI型MOSFE
Tの電気特性が低下する。
る領域に、結晶粒（Grain）の境界（Boundary）である
結晶粒界（Grain Boundary）が生成するとこの結晶粒界
でキャリヤが散乱したり、深い準位が生じ、SOI型MOSFE
Tの電気特性が低下する。
従って、キャリア転送領域には結晶粒界が存在しないよ
うこれを排除する必要がある。
うこれを排除する必要がある。
従来、再結晶化法によって結晶粒界が存在しない領域の
大きさとその位置の制御は行なわれなかった。
大きさとその位置の制御は行なわれなかった。
即ち、第４図（Ａ）に示すように、矢印方向にレーザ光
をスキャニング照射し、一旦結晶粒を液化し再び固化す
ることで無数の結晶粒界gbが形成されたシリコンが得ら
れる。この再結晶の過程で結晶粒を拡大化が図られてい
る。図中Ｒは、トランジスタ領域を示す。
をスキャニング照射し、一旦結晶粒を液化し再び固化す
ることで無数の結晶粒界gbが形成されたシリコンが得ら
れる。この再結晶の過程で結晶粒を拡大化が図られてい
る。図中Ｒは、トランジスタ領域を示す。
ところが、上述した従来の製造方法ではＳとＤの間でＧ
の下に結晶粒が位置することができる。
の下に結晶粒が位置することができる。
例えば、第４図（Ｂ）の左方の図に示すように結晶粒界
gb1が長手方向に平行となる場合と、同図の右方の図に
示すようにgb2が横手方向に存在する場合である。
gb1が長手方向に平行となる場合と、同図の右方の図に
示すようにgb2が横手方向に存在する場合である。
前者の場合は、gb1に沿ってドーパントの増速拡散が生
じ極端なときはショートする。また後者の場合はgb2の
存在によりキャリアの散乱が起こり移動量が低下する。
じ極端なときはショートする。また後者の場合はgb2の
存在によりキャリアの散乱が起こり移動量が低下する。
即ち、従来は、電気的特性に悪影響を及ぼすという問題
点があった。
点があった。
本発明の目的は、上記問題点を解決し電気的特性に悪影
響を及ぼさないSOI型MOSFETの製造方法を提供すること
にある。
響を及ぼさないSOI型MOSFETの製造方法を提供すること
にある。
そのための手段は、結晶粒界のない領域とすべき範囲に
開口部を形成した反射防止膜の上方から、レーザ光をス
キャニング照射することにより再結晶過程で上記開口部
の内部に対応したシリコン層領域に結晶粒界が形成され
ないようにし、この内部にゲート電極を形成し、これを
マスクとしたドーピングにより自己整合的にLDD部を形
成するようにしたものである。
開口部を形成した反射防止膜の上方から、レーザ光をス
キャニング照射することにより再結晶過程で上記開口部
の内部に対応したシリコン層領域に結晶粒界が形成され
ないようにし、この内部にゲート電極を形成し、これを
マスクとしたドーピングにより自己整合的にLDD部を形
成するようにしたものである。
上記のとおり、本発明によれば再結晶化の過程で結晶粒
界の発生が阻止された領域をシリコン層中に形成でき
る。
界の発生が阻止された領域をシリコン層中に形成でき
る。
従って、ＳとＤの間でＧの下に結晶粒界を排除でき、ド
ーパントの増速拡散又はキャリアの散乱が生じなくなる
ので、電気的特性に悪影響を及ぼすことがなくなった。
ーパントの増速拡散又はキャリアの散乱が生じなくなる
ので、電気的特性に悪影響を及ぼすことがなくなった。
以下、本発明を、実施例により添付図面を参照して、説
明する。
明する。
第１図は本発明の実施例を示す図である。
第１図（Ａ）は断面図であり、絶縁体基板１上に形成し
たシリコン層２の上表面に開口部31を有する反射防止膜
３が載置されている。
たシリコン層２の上表面に開口部31を有する反射防止膜
３が載置されている。
この上方から、レーザ光４をスキャニング照射する（第
３図（Ａ））。
３図（Ａ））。
このとき、反射防止膜３が載置されているシリコン層領
域はレーザ光をよく吸収するので、温度分布は第１図
（Ｂ）に示すようになり、開口部31の下方のシリコン層
内部21から結晶粒界を排除した再結晶化が実現できる
（第３図（Ｂ））。つまり、第１図（Ｂ）に示す様な温
度分布を形成することにより、核成長の初まる位置と結
晶粒の大きさを同時に定義したのである。
域はレーザ光をよく吸収するので、温度分布は第１図
（Ｂ）に示すようになり、開口部31の下方のシリコン層
内部21から結晶粒界を排除した再結晶化が実現できる
（第３図（Ｂ））。つまり、第１図（Ｂ）に示す様な温
度分布を形成することにより、核成長の初まる位置と結
晶粒の大きさを同時に定義したのである。
上記反射防止膜はSi3N4/SiO2構造になっている。
この反射防止膜をマスクとして選択酸化することにより
上記開口部にSiO2膜32を形成する（第３図（Ｃ））。つ
まり第１図（Ａ）の結晶粒界の存在しないシリコン層領
域21の上表面で開口部31の内部に一点鎖線で示すような
SiO2膜が形成される。
上記開口部にSiO2膜32を形成する（第３図（Ｃ））。つ
まり第１図（Ａ）の結晶粒界の存在しないシリコン層領
域21の上表面で開口部31の内部に一点鎖線で示すような
SiO2膜が形成される。
その後上記反射防止膜３をはく離する。
そして、上記形成したSiO2膜（第１図（Ａ））をイオン
注入用マスクとして用い、ドーピングを行ってソースと
ドレイン領域を形成した後、このSiO232をはく離する
（第３図（Ｄ））。
注入用マスクとして用い、ドーピングを行ってソースと
ドレイン領域を形成した後、このSiO232をはく離する
（第３図（Ｄ））。
次に素子分離すると共にゲート酸化膜５を形成する（第
３図（Ｅ））。
３図（Ｅ））。
最後に、開口部より幅の狭いゲート電極６を形成し、こ
れをマスクとしてドーピングを行いLDD部7,8を形成する
（第３図（Ｆ）、第２図）。
れをマスクとしてドーピングを行いLDD部7,8を形成する
（第３図（Ｆ）、第２図）。
即ち、ゲート電極を用いた自己整合によりLDD部7,8を形
成する。このLDD（Lightly Doped Drain）部は不純物量
がドレインの約1/100で、電界の集集中を抑えて耐圧を
向上させる働らきがある。
成する。このLDD（Lightly Doped Drain）部は不純物量
がドレインの約1/100で、電界の集集中を抑えて耐圧を
向上させる働らきがある。
以後は、通常のMOSFETと同じ工程により製品として完成
する。
する。
上記のとおり、本発明によれば再結晶化の過程で結晶粒
界の発生が阻止された領域をシリコン層中に形成でき
る。
界の発生が阻止された領域をシリコン層中に形成でき
る。
従って、ＳとＤの間でＧの下から結晶粒界を排除でき、
ドーパントの増速拡散又はキャリアの散乱が生じなくな
るので、電気的特性に悪影響を及ぼすことがなくなっ
た。
ドーパントの増速拡散又はキャリアの散乱が生じなくな
るので、電気的特性に悪影響を及ぼすことがなくなっ
た。
第１図は本発明の実施例を示す図（反射防止膜はく離
前）、第２図は本発明の実施例を示す図（反射防止膜は
く離後）、第３図は本発明による工程図、第４図は従来
技術の説明図である。 １……絶縁体基板、２……シリコン層、 ３……反射防止膜、 21……結晶粒界の存在しない領域、 31……開口部。
前）、第２図は本発明の実施例を示す図（反射防止膜は
く離後）、第３図は本発明による工程図、第４図は従来
技術の説明図である。 １……絶縁体基板、２……シリコン層、 ３……反射防止膜、 21……結晶粒界の存在しない領域、 31……開口部。
Claims (1)
- 【請求項１】絶縁体基板上に形成したシリコン層の上表
面に、開口部を有する反射防止膜を載置し、 該反射防止膜の上方からレーザ光をスキャニング照射す
ることにより上記開口部の内部に対応したシリコン層領
域に結晶粒界の存在しない領域を形成すると共に該開口
部内にSiO2膜を形成した後該反射防止膜を除去し、上記
SiO2膜をマスクとしてドーピングを行ない、ソースとド
レイン領域を形成し、上記SiO2膜をはく離し、ゲート酸
化膜を形成し、更に上記結晶粒界の存在しない領域より
幅の狭いゲート電極を形成し、これをマスクとした自己
整合によりLDD部を形成することを特徴とする、 SOI型MOSFETの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3375186A JPH0728042B2 (ja) | 1986-02-20 | 1986-02-20 | Ｓｏｉ型ｍｏｓｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3375186A JPH0728042B2 (ja) | 1986-02-20 | 1986-02-20 | Ｓｏｉ型ｍｏｓｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62193177A JPS62193177A (ja) | 1987-08-25 |
| JPH0728042B2 true JPH0728042B2 (ja) | 1995-03-29 |
Family
ID=12395127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3375186A Expired - Lifetime JPH0728042B2 (ja) | 1986-02-20 | 1986-02-20 | Ｓｏｉ型ｍｏｓｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0728042B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4371749A1 (en) | 2022-11-15 | 2024-05-22 | Illinois Tool Works Inc. | Tire sealant |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2749839B2 (ja) * | 1988-10-31 | 1998-05-13 | 株式会社デンソー | エンジンの燃料噴射装置 |
| US5529951A (en) * | 1993-11-02 | 1996-06-25 | Sony Corporation | Method of forming polycrystalline silicon layer on substrate by large area excimer laser irradiation |
| JPH1056180A (ja) * | 1995-09-29 | 1998-02-24 | Canon Inc | 半導体装置及びその製造方法 |
-
1986
- 1986-02-20 JP JP3375186A patent/JPH0728042B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4371749A1 (en) | 2022-11-15 | 2024-05-22 | Illinois Tool Works Inc. | Tire sealant |
| EP4371748A1 (en) | 2022-11-15 | 2024-05-22 | Illinois Tool Works Inc. | Tire sealant |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62193177A (ja) | 1987-08-25 |
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