JPH0727694Y2 - 可変ディレイ回路 - Google Patents
可変ディレイ回路Info
- Publication number
- JPH0727694Y2 JPH0727694Y2 JP1987137073U JP13707387U JPH0727694Y2 JP H0727694 Y2 JPH0727694 Y2 JP H0727694Y2 JP 1987137073 U JP1987137073 U JP 1987137073U JP 13707387 U JP13707387 U JP 13707387U JP H0727694 Y2 JPH0727694 Y2 JP H0727694Y2
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- JP
- Japan
- Prior art keywords
- signal
- output
- buffer
- comparator
- integrators
- Prior art date
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- Expired - Lifetime
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Description
【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、可変ディレイ回路の改善に関するものであ
る。
る。
第５図に従来例を示す。同図において、41はバッファ,4
2は抵抗,43はコンデンサ,44はコンパレータである。第
６図に第５図各部の信号のタイムチャートを示す。バッ
ファ41には第６図（１）に示すような入力信号が加えら
れ、バッファ41からは第６図（２）のような信号ａが出
力される。バッファ出力の信号ａは抵抗42（抵抗値Ｒ）
とコンデンサ43（容量値Ｃ）で構成される積分器へ加え
られる。従って、RCの時定数により積分器の出力ｂは第
６図（３）の波形となり、コンパレータ44の（＋）入力
端子に加えられる。コンパレータ44の（−）入力端子に
は比較電圧Vrが加えられている。コンパレータ44の
（−）入力端子に付した○印は導入した信号の“high"
と“low"の反転作用を意味する。コンパレータ44は
（＋）入力である積分器出力ｂと（−）入力である比較
電圧Vrの大小を比べ（第６図（３）参照）、積分器出力
ｂの電圧が比較電圧Vrより高い期間t2、“high"レベル
を出力する（第６図（４）参照）。
2は抵抗,43はコンデンサ,44はコンパレータである。第
６図に第５図各部の信号のタイムチャートを示す。バッ
ファ41には第６図（１）に示すような入力信号が加えら
れ、バッファ41からは第６図（２）のような信号ａが出
力される。バッファ出力の信号ａは抵抗42（抵抗値Ｒ）
とコンデンサ43（容量値Ｃ）で構成される積分器へ加え
られる。従って、RCの時定数により積分器の出力ｂは第
６図（３）の波形となり、コンパレータ44の（＋）入力
端子に加えられる。コンパレータ44の（−）入力端子に
は比較電圧Vrが加えられている。コンパレータ44の
（−）入力端子に付した○印は導入した信号の“high"
と“low"の反転作用を意味する。コンパレータ44は
（＋）入力である積分器出力ｂと（−）入力である比較
電圧Vrの大小を比べ（第６図（３）参照）、積分器出力
ｂの電圧が比較電圧Vrより高い期間t2、“high"レベル
を出力する（第６図（４）参照）。
第５図の回路は、抵抗42とコンデンサ43の値を選び、比
較電圧Vrを変化させることで、ディレイ時間δ１を変化
させることができる。
較電圧Vrを変化させることで、ディレイ時間δ１を変化
させることができる。
しかし、第５図の回路では例えばパルス幅t1の入力信号
をバッファ41に加えた場合、遅延された信号（コンパレ
ータ44の出力ｃ）のパルス幅はt2と異なってしまう。
をバッファ41に加えた場合、遅延された信号（コンパレ
ータ44の出力ｃ）のパルス幅はt2と異なってしまう。
即ち、第５図で得られる信号のディレイは、入力信号の
立上がりエッジ部の遅延量δ１と、入力信号の立下りエ
ッジ部の遅延量δ２とが一致しないのである。
立上がりエッジ部の遅延量δ１と、入力信号の立下りエ
ッジ部の遅延量δ２とが一致しないのである。
従って第５図のような回路は、波形の立上がりだけ、又
は立下りだけに着目した用途にしか使用できないという
問題がある。
は立下りだけに着目した用途にしか使用できないという
問題がある。
本考案の目的は、入力信号の幅が変化しない可変ディレ
イ回路を提供することである。
イ回路を提供することである。
本考案は、上記問題点を解決するためにパルス状の入力
信号を受け、その入力信号と同一の波形（ａ）および反
転した波形（ｄ）を出力するバッファと、 同一の時定数を有し、前記バッファの出力をそれぞれ積
分する２つの積分器（21,22）と、 この２つの積分器（21,22）の出力信号（b,e）を調整可
能な比較電圧（Vr）と比較しパルス状の信号を出力する
第１および第２のコンパレータ（6,7）と、 同一の時定数を有し、前記第１および第２のコンパレー
タ（6,7）の出力信号（c,f）をそれぞれ積分する２つの
積分器（23,24）と、 この２つの積分器（23,24）の出力信号（g,h）の大小を
比較してパルス状の信号を出力する第３のコンパレータ
（12） を備えたことを特徴とするものである。
信号を受け、その入力信号と同一の波形（ａ）および反
転した波形（ｄ）を出力するバッファと、 同一の時定数を有し、前記バッファの出力をそれぞれ積
分する２つの積分器（21,22）と、 この２つの積分器（21,22）の出力信号（b,e）を調整可
能な比較電圧（Vr）と比較しパルス状の信号を出力する
第１および第２のコンパレータ（6,7）と、 同一の時定数を有し、前記第１および第２のコンパレー
タ（6,7）の出力信号（c,f）をそれぞれ積分する２つの
積分器（23,24）と、 この２つの積分器（23,24）の出力信号（g,h）の大小を
比較してパルス状の信号を出力する第３のコンパレータ
（12） を備えたことを特徴とするものである。
以下、図面を用いて本考案を詳しく説明する。
第１図は本考案に係る可変ディレイ回路の一実施例を示
した図、第２図は第１図各部の信号のタイムチャートで
ある。
した図、第２図は第１図各部の信号のタイムチャートで
ある。
第１図において、１は差動出力を持つバッファである。
21,22,23,24は積分器であり、それぞれ抵抗2,3,8,9とコ
ンデンサ4,5,10,11とで構成される。6,7,12はコンパレ
ータである。入力信号は、差動出力a,bを持つバッファ
１に入力される。バッファ１の非反転出力ａは積分器21
に加えられ、ここで信号ｂに変換されてコンパレータ６
の（＋）入力端子に加えられる。バッファ１の反転出力
ｄは積分器22に加えられ、ここで信号ｅに変換されてコ
ンパレータ７の（＋）入力端子に加えられる。ディレイ
量を決める比較電圧Vrは、コンパレータ6,7の（−）入
力端子に加えられる。コンパレータ６の出力ｃは積分器
23に加えられ、ここで信号ｇに変換されてコンパレータ
12の（＋）入力端子に加えられる。コンパレータ７の出
力ｆは積分器24に加えられ、ここで信号ｈに変換されて
コンパレータ12の（−）入力端子に加えられる。コンパ
レータ12の出力S0が入力信号を所定量遅延させたディレ
イ出力となる。なお、バッファ１と各コンパレータ6,7,
12に付した○印は、上述と同様に信号の“high"と“lo
w"を反転する機能を表わす。
21,22,23,24は積分器であり、それぞれ抵抗2,3,8,9とコ
ンデンサ4,5,10,11とで構成される。6,7,12はコンパレ
ータである。入力信号は、差動出力a,bを持つバッファ
１に入力される。バッファ１の非反転出力ａは積分器21
に加えられ、ここで信号ｂに変換されてコンパレータ６
の（＋）入力端子に加えられる。バッファ１の反転出力
ｄは積分器22に加えられ、ここで信号ｅに変換されてコ
ンパレータ７の（＋）入力端子に加えられる。ディレイ
量を決める比較電圧Vrは、コンパレータ6,7の（−）入
力端子に加えられる。コンパレータ６の出力ｃは積分器
23に加えられ、ここで信号ｇに変換されてコンパレータ
12の（＋）入力端子に加えられる。コンパレータ７の出
力ｆは積分器24に加えられ、ここで信号ｈに変換されて
コンパレータ12の（−）入力端子に加えられる。コンパ
レータ12の出力S0が入力信号を所定量遅延させたディレ
イ出力となる。なお、バッファ１と各コンパレータ6,7,
12に付した○印は、上述と同様に信号の“high"と“lo
w"を反転する機能を表わす。
以上のように構成された第１図回路の動作を第２図を参
照しながら説明する。
照しながら説明する。
バッファ１には、第２図（１）に示すようなパルス幅t1
の入力信号が加えられ、バッファ１から非反転出力ａ
（第２図（２）参照）と、反転出力ｄ（第２図（５）参
照）が得られる。非反転出力ａは積分器21により信号ｂ
（第２図（３）参照）となり、反転出力ｄは積分器22に
より信号ｅ（第２図（６）参照）となる。なお、ここで
積分器21と22の積分定数CRは等しく選ばれている。例え
ば、抵抗2,3の抵抗値を等しくし、コンデンサ４と５の
容量値を等しく選んでいる。
の入力信号が加えられ、バッファ１から非反転出力ａ
（第２図（２）参照）と、反転出力ｄ（第２図（５）参
照）が得られる。非反転出力ａは積分器21により信号ｂ
（第２図（３）参照）となり、反転出力ｄは積分器22に
より信号ｅ（第２図（６）参照）となる。なお、ここで
積分器21と22の積分定数CRは等しく選ばれている。例え
ば、抵抗2,3の抵抗値を等しくし、コンデンサ４と５の
容量値を等しく選んでいる。
コンパレータ６は、信号ｂと比較電圧Vrの大小を比べ
（第２図（３）参照）、信号ｃ（第２図（４）参照）を
出力する。コンパレータ７は、信号ｅと比較電圧Vrの大
小を比べ（第２図（６）参照）、信号ｆ（第２図（７）
参照）を出力する。
（第２図（３）参照）、信号ｃ（第２図（４）参照）を
出力する。コンパレータ７は、信号ｅと比較電圧Vrの大
小を比べ（第２図（６）参照）、信号ｆ（第２図（７）
参照）を出力する。
ここで、２つの積分器21と22の積分定数CRが等しく、２
つのコンパレータ6,7に加えられる比較電圧Vrが共通で
あることから、次のことが成立つ。即ち、入力信号（第
２図（１）参照）の立上がりエッジと信号ｃ（第２図
（４）参照）の立上がりエッジとの時間差をδＡ（第２
図参照）とすると、この時間差δＡは、入力信号の立下
りエッジと信号ｆ（第２図（７）参照）の立上がりエッ
ジとの時間差δＡと等しくなる。
つのコンパレータ6,7に加えられる比較電圧Vrが共通で
あることから、次のことが成立つ。即ち、入力信号（第
２図（１）参照）の立上がりエッジと信号ｃ（第２図
（４）参照）の立上がりエッジとの時間差をδＡ（第２
図参照）とすると、この時間差δＡは、入力信号の立下
りエッジと信号ｆ（第２図（７）参照）の立上がりエッ
ジとの時間差δＡと等しくなる。
コンパレータ６の出力ｃは積分器23により信号ｇとなり
（第２図（８）参照）、コンパレータ７の出力ｆは積分
器24により信号ｈとなる（第２図（８）参照）。なお、
ここで積分器23と24の積分定数CRは等しく選ばれてい
る。例えば、抵抗8,9の抵抗値を等しくし、コンデンサ1
0,11の容量値を等しく選んでいる。
（第２図（８）参照）、コンパレータ７の出力ｆは積分
器24により信号ｈとなる（第２図（８）参照）。なお、
ここで積分器23と24の積分定数CRは等しく選ばれてい
る。例えば、抵抗8,9の抵抗値を等しくし、コンデンサ1
0,11の容量値を等しく選んでいる。
信号ｇとｈはコンパレータ12で大小を比較され（第２図
（８）参照）、出力信号S0が得られる。本考案では、入
力信号における立上がりエッジのディレイ量と、立下り
エッジのディレイ量とが同じになり、その結果、出力信
号S0のパルス幅は入力信号のパルス幅t1と同じになる。
（８）参照）、出力信号S0が得られる。本考案では、入
力信号における立上がりエッジのディレイ量と、立下り
エッジのディレイ量とが同じになり、その結果、出力信
号S0のパルス幅は入力信号のパルス幅t1と同じになる。
この理由を述べる。信号ｇの立上がり時点p1（第２図
（８）参照）は、信号ｃの立上がり時点p1と同じであ
る。また、信号ｈの立上がり時点p2（第２図（８）参
照）は、信号ｆの立上がり時点p2と同じである。信号ｈ
の立下りスロープSL1（第２図（８）参照）と、信号ｇ
の立下りスロープSL2（第２図（８）参照）は同じであ
る。また、信号ｇの立上がりスロープSL3と信号ｈの立
上がりスロープSL4は同じである。従って、入力信号に
おける立上がりエッジのディレイ量と、立下りエッジの
ディレイ量とは同じになる。
（８）参照）は、信号ｃの立上がり時点p1と同じであ
る。また、信号ｈの立上がり時点p2（第２図（８）参
照）は、信号ｆの立上がり時点p2と同じである。信号ｈ
の立下りスロープSL1（第２図（８）参照）と、信号ｇ
の立下りスロープSL2（第２図（８）参照）は同じであ
る。また、信号ｇの立上がりスロープSL3と信号ｈの立
上がりスロープSL4は同じである。従って、入力信号に
おける立上がりエッジのディレイ量と、立下りエッジの
ディレイ量とは同じになる。
なおディレイ量を変化させるには比較電圧Vrの値を変え
ることにより行う。
ることにより行う。
第３図は本考案の別の構成例を示す図であり、第４図は
第３図回路の各部の信号のタイムチャートである。第３
図の構成は、第１図から４つの積分器21,22,23,24を取
去ったものであるので、バッファと、３つのコンパレー
タに第１図と同一番号を付してその構成説明は省略す
る。
第３図回路の各部の信号のタイムチャートである。第３
図の構成は、第１図から４つの積分器21,22,23,24を取
去ったものであるので、バッファと、３つのコンパレー
タに第１図と同一番号を付してその構成説明は省略す
る。
第３図の回路は高速回路で使用するものである。速い時
間軸で見ると、バッファ１の出力も、コンパレータ6,7,
12の出力も、その立上がりエッジ，立下りエッジが斜め
に傾いた波形となる。バッファ１と各コンパレータを構
成する電子回路（図示せず）のスピードに限界があるか
らである。そのため、第３図と第４図に示す信号Ｂは第
１図の信号ｂに相当し、第３図と第４図に示す信号Ｃは
第１図の信号ｅに相当し、第３図と第４図に示す信号Ｄ
は第１図の信号ｇに相当し、第３図と第４図の信号Ｅは
第１図の信号ｈに相当する。
間軸で見ると、バッファ１の出力も、コンパレータ6,7,
12の出力も、その立上がりエッジ，立下りエッジが斜め
に傾いた波形となる。バッファ１と各コンパレータを構
成する電子回路（図示せず）のスピードに限界があるか
らである。そのため、第３図と第４図に示す信号Ｂは第
１図の信号ｂに相当し、第３図と第４図に示す信号Ｃは
第１図の信号ｅに相当し、第３図と第４図に示す信号Ｄ
は第１図の信号ｇに相当し、第３図と第４図の信号Ｅは
第１図の信号ｈに相当する。
従って第３図の動作は第１図のバッファ１や各コンパレ
ータ6,7の内部に積分回路が内蔵されていると想定すれ
ば、第１図と同様にその動作を理解できる。
ータ6,7の内部に積分回路が内蔵されていると想定すれ
ば、第１図と同様にその動作を理解できる。
このようにバッファやコンパレータの応答スピードが問
題となる程の高速な回路では積分器21〜24は、省略する
ことができる。
題となる程の高速な回路では積分器21〜24は、省略する
ことができる。
以上述べたように本考案によれば入力信号のパルス幅を
変化させることなく、パルス全体をディレイさせること
ができる。しかも、そのディレイ量は比較電圧Vrの値を
変化させるだけで連続的に変化させることができる（所
謂タップ式のディレイラインではステップ状のディレイ
量しか得られない）。このようなことから、本願は立上
がりエッジ、又は立下りエッジに着目した回路以外にも
適用できる。特に多くの出力を有し、その１つ１つの出
力のディレイ量を調整する必要がある装置においては効
果が大きい。
変化させることなく、パルス全体をディレイさせること
ができる。しかも、そのディレイ量は比較電圧Vrの値を
変化させるだけで連続的に変化させることができる（所
謂タップ式のディレイラインではステップ状のディレイ
量しか得られない）。このようなことから、本願は立上
がりエッジ、又は立下りエッジに着目した回路以外にも
適用できる。特に多くの出力を有し、その１つ１つの出
力のディレイ量を調整する必要がある装置においては効
果が大きい。
第１図は本考案に係る可変ディレイ回路の一実施例を示
した図、第２図は第１図各部の信号のタイムチャート、
第３図は本考案の別の構成例を示す図、第４図は第３図
回路の各部の信号のタイムチャート、第５図は従来例を
示す図、第６図は第５図各部の信号のタイムチャートで
ある。 １……バッファ、6,7,12……コンパレータ、21〜24……
積分器。
した図、第２図は第１図各部の信号のタイムチャート、
第３図は本考案の別の構成例を示す図、第４図は第３図
回路の各部の信号のタイムチャート、第５図は従来例を
示す図、第６図は第５図各部の信号のタイムチャートで
ある。 １……バッファ、6,7,12……コンパレータ、21〜24……
積分器。
Claims (1)
- 【請求項１】パルス状の入力信号を受け、その入力信号
と同一の波形（ａ）および反転した波形（ｄ）を出力す
るバッファと、 同一の時定数を有し、前記バッファの出力をそれぞれ積
分する２つの積分器（21,22）と、 この２つの積分器（21,22）の出力信号（b,e）を調整可
能な比較電圧（Vr）と比較しパルス状の信号を出力する
第１および第２のコンパレータ（6,7）と、 同一の時定数を有し、前記第１および第２のコンパレー
タ（6,7）の出力信号（c,f）をそれぞれ積分する２つの
積分器（23,24）と、 この２つの積分器（23,24）の出力信号（g,h）の大小を
比較してパルス状の信号を出力する第３のコンパレータ
（12） を備え、前記入力信号を前記比較電圧（Vr）に関連した
遅延量で遅延したパルス状の信号が前記第３のコンパレ
ータ（12）より出力されるように構成したことを特徴と
する可変ディレイ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987137073U JPH0727694Y2 (ja) | 1987-09-08 | 1987-09-08 | 可変ディレイ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987137073U JPH0727694Y2 (ja) | 1987-09-08 | 1987-09-08 | 可変ディレイ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6442625U JPS6442625U (ja) | 1989-03-14 |
| JPH0727694Y2 true JPH0727694Y2 (ja) | 1995-06-21 |
Family
ID=31398170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987137073U Expired - Lifetime JPH0727694Y2 (ja) | 1987-09-08 | 1987-09-08 | 可変ディレイ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0727694Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06185246A (ja) * | 1992-09-18 | 1994-07-05 | Nisshin Kensetsu Kogyo Kk | 仮設用孔あきテント |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6043917A (ja) * | 1983-08-22 | 1985-03-08 | Fujitsu Ltd | クロツク位相調整回路 |
| JPS6068714A (ja) * | 1983-09-26 | 1985-04-19 | Hitachi Ltd | 遅延回路 |
-
1987
- 1987-09-08 JP JP1987137073U patent/JPH0727694Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6442625U (ja) | 1989-03-14 |
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