JPH07273244A - 半導体パッケージ - Google Patents
半導体パッケージInfo
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- JPH07273244A JPH07273244A JP6049394A JP6049394A JPH07273244A JP H07273244 A JPH07273244 A JP H07273244A JP 6049394 A JP6049394 A JP 6049394A JP 6049394 A JP6049394 A JP 6049394A JP H07273244 A JPH07273244 A JP H07273244A
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- JP
- Japan
- Prior art keywords
- circuit board
- semiconductor chip
- main surface
- substrate
- semiconductor package
- Prior art date
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 低コスト化およびコンパクト化が可能で、か
つ高信頼性を保証し得る半導体パッケージの提供を目的
とする。 【構成】 一主面に被接続部6bを含む配線回路6aを備え
た基板６と、前記基板６の一主面にフェースダウン型に
実装された半導体チップ７と、前記半導体チップ７−基
板６面間を充填する樹脂層10と、前記半導体チップ７に
電気的に接続し、かつ要すればブライアンドビアホール
８′接続で、基板６の他主面側に導出・露出された平面
型の外部接続用端子９とを具備して成る半導体パッケー
ジであって、 前記基板６の一主面の被接続部6bを含む
配線回路6aが基板６面に対し、ほぼ同一平面を成して形
成されていることを特徴とする。
つ高信頼性を保証し得る半導体パッケージの提供を目的
とする。 【構成】 一主面に被接続部6bを含む配線回路6aを備え
た基板６と、前記基板６の一主面にフェースダウン型に
実装された半導体チップ７と、前記半導体チップ７−基
板６面間を充填する樹脂層10と、前記半導体チップ７に
電気的に接続し、かつ要すればブライアンドビアホール
８′接続で、基板６の他主面側に導出・露出された平面
型の外部接続用端子９とを具備して成る半導体パッケー
ジであって、 前記基板６の一主面の被接続部6bを含む
配線回路6aが基板６面に対し、ほぼ同一平面を成して形
成されていることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体パッケージに係
り、たとえばカード型の外部記憶媒体などに適する小型
で薄形の半導体パッケージに関する。
り、たとえばカード型の外部記憶媒体などに適する小型
で薄形の半導体パッケージに関する。
【０００２】
【従来の技術】各種のメモリカードの構成においては、
カードの大きさや厚さなどに制約があるため、メモリ機
能などに寄与する半導体パッケージの薄形化が要求され
ると同時に、また半導体チップ大に近い、可及的なコン
パクト化が望まれる。
カードの大きさや厚さなどに制約があるため、メモリ機
能などに寄与する半導体パッケージの薄形化が要求され
ると同時に、また半導体チップ大に近い、可及的なコン
パクト化が望まれる。
【０００３】このような薄形実装の要求、たとえば厚み
方向に対して 1mm以下のスペースに実装する必要性に対
しては、フリップチップ実装、ＣＯＢ（Chip on Board)
法などが知られている。また、薄形パッケージとして
は、たとえば図３に要部構成を断面的に示すごとく、被
接続部を含む配線回路1aを一主面に備えた回路基板１
と、前記回路基板１の一主面に搭載・実装された半導体
チップ（フリップチップ）２と、スルホール３を介して
回路基板１の他主面側に導出された外部接続用端子４
と、前記半導体チップ２−回路基板１面間などの領域面
を封止する樹脂層５とを具備した構成を採ったモジュー
ルが知られている。そして、この種の薄形パッケージの
構成においては、搭載・実装する半導体チップ２の外形
寸法が、たとえば15× 5×0.25mmのとき、外形寸法が、
20×10× 0.2mmの回路基板１が選択されている。ここ
で、回路基板１としては、たとえばアルミナ，窒化アル
ミニウム、あるいはガラス・エポキシ系などを絶縁体と
したものが使用されている。なお、図３において、1bは
前記配線回路1aの被接続部面に配置された銀ペースト製
の接続パッド、2aは半導体チップ２の電極端子面に設け
られた接続用バンプである。
方向に対して 1mm以下のスペースに実装する必要性に対
しては、フリップチップ実装、ＣＯＢ（Chip on Board)
法などが知られている。また、薄形パッケージとして
は、たとえば図３に要部構成を断面的に示すごとく、被
接続部を含む配線回路1aを一主面に備えた回路基板１
と、前記回路基板１の一主面に搭載・実装された半導体
チップ（フリップチップ）２と、スルホール３を介して
回路基板１の他主面側に導出された外部接続用端子４
と、前記半導体チップ２−回路基板１面間などの領域面
を封止する樹脂層５とを具備した構成を採ったモジュー
ルが知られている。そして、この種の薄形パッケージの
構成においては、搭載・実装する半導体チップ２の外形
寸法が、たとえば15× 5×0.25mmのとき、外形寸法が、
20×10× 0.2mmの回路基板１が選択されている。ここ
で、回路基板１としては、たとえばアルミナ，窒化アル
ミニウム、あるいはガラス・エポキシ系などを絶縁体と
したものが使用されている。なお、図３において、1bは
前記配線回路1aの被接続部面に配置された銀ペースト製
の接続パッド、2aは半導体チップ２の電極端子面に設け
られた接続用バンプである。
【０００４】
【発明が解決しようとする課題】しかしながら、前記フ
リップチップ実装およびＣＯＢ法の場合は、ＫＧＮ(Kno
wn Good Die)をいかに確保するかが問題である。チップ
状態でのバーンインの開発が難しく、使用する半導体チ
ップについて、通常、予めバーンインを行い得ないの
で、信頼性上の問題がある。つまり、この種の半導体チ
ップは、チップ自体として近い将来発現するであろ欠陥
を検知するところの、いわゆるバーンインを行うことが
できない。したがって、実装・モジュール化後の実用初
期段階で、トラブルを起こす可能性を秘めていることに
なり、信頼性の点で問題があるといえる。さらに、コン
パクト化の点についてみると、ＣＯＢ法の場合は、フリ
ップチップ実装の場合に較べて広い実装面積を要するの
で、コンパクト化が阻害される。 また、前記片面側モ
ールドによるパッケージ化モジュールの場合は、一般的
な（通常の）封止用樹脂の塗布・充填工程において、半
導体チップ２−回路基板１面間を、封止用樹脂で緻密に
充填・封止することが困難な場合がしばしばある。すな
わち、前記回路基板１の一主面に形成・配置されている
被接続部を含む回路配線1aは、一般的に35μm 程度の厚
さがあるので、回路基板１面から35μm 程度突出した形
態を採っていることになる。そして、この種の回路基板
１−半導体チップ２面間が狭く設定されることからし
て、前記35μm 程度突出した状態の回路配線1aは、封止
用樹脂の充填・封止工程、たとえば毛細管現象などによ
って回路基板１−半導体チップ２面間に、封止用樹脂を
流入・充填する過程で、封止用樹脂のスムースな流入・
充填に支障を及ぼし易く、緻密な充填・封止を達成し得
ない恐れがある。ここで、封止用樹脂の緻密な充填を行
い難いことは、前記樹脂封止領域に気泡などが残存し易
いことを意味し、パッケージ化モジュールとして、所要
の駆動を行ったときの昇温により気泡が膨大化して、回
路基板１−半導体チップ２間の一体性など損なわれこと
になる。つまり、接続部の離脱発生などが起こり易く、
信頼性および歩留まりの点で問題がある。
リップチップ実装およびＣＯＢ法の場合は、ＫＧＮ(Kno
wn Good Die)をいかに確保するかが問題である。チップ
状態でのバーンインの開発が難しく、使用する半導体チ
ップについて、通常、予めバーンインを行い得ないの
で、信頼性上の問題がある。つまり、この種の半導体チ
ップは、チップ自体として近い将来発現するであろ欠陥
を検知するところの、いわゆるバーンインを行うことが
できない。したがって、実装・モジュール化後の実用初
期段階で、トラブルを起こす可能性を秘めていることに
なり、信頼性の点で問題があるといえる。さらに、コン
パクト化の点についてみると、ＣＯＢ法の場合は、フリ
ップチップ実装の場合に較べて広い実装面積を要するの
で、コンパクト化が阻害される。 また、前記片面側モ
ールドによるパッケージ化モジュールの場合は、一般的
な（通常の）封止用樹脂の塗布・充填工程において、半
導体チップ２−回路基板１面間を、封止用樹脂で緻密に
充填・封止することが困難な場合がしばしばある。すな
わち、前記回路基板１の一主面に形成・配置されている
被接続部を含む回路配線1aは、一般的に35μm 程度の厚
さがあるので、回路基板１面から35μm 程度突出した形
態を採っていることになる。そして、この種の回路基板
１−半導体チップ２面間が狭く設定されることからし
て、前記35μm 程度突出した状態の回路配線1aは、封止
用樹脂の充填・封止工程、たとえば毛細管現象などによ
って回路基板１−半導体チップ２面間に、封止用樹脂を
流入・充填する過程で、封止用樹脂のスムースな流入・
充填に支障を及ぼし易く、緻密な充填・封止を達成し得
ない恐れがある。ここで、封止用樹脂の緻密な充填を行
い難いことは、前記樹脂封止領域に気泡などが残存し易
いことを意味し、パッケージ化モジュールとして、所要
の駆動を行ったときの昇温により気泡が膨大化して、回
路基板１−半導体チップ２間の一体性など損なわれこと
になる。つまり、接続部の離脱発生などが起こり易く、
信頼性および歩留まりの点で問題がある。
【０００５】本発明は上記事情に対処してなされたもの
で、低コスト化およびコンパクト化が可能で、かつ高信
頼性を保証し得る半導体パッケージの提供を目的とす
る。
で、低コスト化およびコンパクト化が可能で、かつ高信
頼性を保証し得る半導体パッケージの提供を目的とす
る。
【０００６】
【課題を解決するための手段】本発明に係る第１の半導
体パッケージは、一主面に被接続部を含む配線回路を備
えた基板と、前記基板の一主面にフェースダウン型に実
装された半導体チップと、前記半導体チップ−基板面間
を充填する樹脂層と、前記半導体チップに電気的に接続
し、かつ基板の他主面側に導出・露出された平面型の外
部接続用端子とを具備して成る半導体パッケージであっ
て、前記基板の一主面の被接続部を含む配線回路が基板
面に対し、ほぼ同一平面を成して形成されていることを
特徴とする。また、本発明に係る第２の半導体パッケー
ジは、一主面に被接続部を含む配線回路を備えた基板
と、前記基板の一主面にフェースダウン型に実装された
半導体チップと、前記半導体チップ−基板面間を充填す
る樹脂層と、前記半導体チップに電気的に接続し、かつ
ブライアンドビアホール接続で基板の他主面側に導出・
露出された平面型の外部接続用端子とを具備して成る半
導体パッケージであって、前記基板の一主面の被接続部
を含む配線回路が基板面に対し、ほぼ同一平面を成して
形成されていることを特徴とする。
体パッケージは、一主面に被接続部を含む配線回路を備
えた基板と、前記基板の一主面にフェースダウン型に実
装された半導体チップと、前記半導体チップ−基板面間
を充填する樹脂層と、前記半導体チップに電気的に接続
し、かつ基板の他主面側に導出・露出された平面型の外
部接続用端子とを具備して成る半導体パッケージであっ
て、前記基板の一主面の被接続部を含む配線回路が基板
面に対し、ほぼ同一平面を成して形成されていることを
特徴とする。また、本発明に係る第２の半導体パッケー
ジは、一主面に被接続部を含む配線回路を備えた基板
と、前記基板の一主面にフェースダウン型に実装された
半導体チップと、前記半導体チップ−基板面間を充填す
る樹脂層と、前記半導体チップに電気的に接続し、かつ
ブライアンドビアホール接続で基板の他主面側に導出・
露出された平面型の外部接続用端子とを具備して成る半
導体パッケージであって、前記基板の一主面の被接続部
を含む配線回路が基板面に対し、ほぼ同一平面を成して
形成されていることを特徴とする。
【０００７】本発明は、 (a)一主面に被接続部を含む配
線回路を、ほぼ同一平面を成すように配置（設置）した
形態を採る樹脂系基板もしくはセラミック系基板を回路
基板とすること、 (b)この回路基板の一主面（片面）
に、半導体チップを実装した構成を採ったこと、 (c)緻
密な封止樹脂層を半導体チップ−回路基板面に形成・具
備させて、半導体パッケージのコンパクト化、薄型化を
図りながら、信頼性などの向上を図ったことを骨子とし
ている。
線回路を、ほぼ同一平面を成すように配置（設置）した
形態を採る樹脂系基板もしくはセラミック系基板を回路
基板とすること、 (b)この回路基板の一主面（片面）
に、半導体チップを実装した構成を採ったこと、 (c)緻
密な封止樹脂層を半導体チップ−回路基板面に形成・具
備させて、半導体パッケージのコンパクト化、薄型化を
図りながら、信頼性などの向上を図ったことを骨子とし
ている。
【０００８】本発明において、半導体チップを搭載・実
装する回路基板面の被接続部を含む配線回路は、回路基
板面と同一平面を成すよう埋め込み型に設置されるが、
その平坦性（平面性）は厳密なものでなく、一般的に、
配線回路の厚さが35μm 程度の場合、±10μm の範囲で
許容される。そして、このような回路基板は、使用する
絶縁素材がセラミック系のときはグリーンシート法で、
また樹脂系のときはプリプレグを用いる方法などで作成
し得る。
装する回路基板面の被接続部を含む配線回路は、回路基
板面と同一平面を成すよう埋め込み型に設置されるが、
その平坦性（平面性）は厳密なものでなく、一般的に、
配線回路の厚さが35μm 程度の場合、±10μm の範囲で
許容される。そして、このような回路基板は、使用する
絶縁素材がセラミック系のときはグリーンシート法で、
また樹脂系のときはプリプレグを用いる方法などで作成
し得る。
【０００９】また、前記回路基板の構成において、要す
れば、回路基板の一主面に形成された被接続部を含む配
線回路、および／もしくは回路基板に内層配置された配
線回路とは別個に、それらの配線回路を囲繞する形で、
電気的に絶縁離隔させて外周端縁部の非回路形成領域
に、たとえば 0.1〜 2mm程度幅のダミー配線パターンを
設置しておいてもよい。つまり、ダミー配線パターンを
設置しておくと、回路基板の反り発生などが抑制・防止
されるとともに、ノイズ対策なども図ることができるか
らである。なお、このダミー配線パターンの設置位置
は、外周端面から 2mm程度を超えない領域、つまり可及
的に外周端縁面に隣接させることが好ましい。
れば、回路基板の一主面に形成された被接続部を含む配
線回路、および／もしくは回路基板に内層配置された配
線回路とは別個に、それらの配線回路を囲繞する形で、
電気的に絶縁離隔させて外周端縁部の非回路形成領域
に、たとえば 0.1〜 2mm程度幅のダミー配線パターンを
設置しておいてもよい。つまり、ダミー配線パターンを
設置しておくと、回路基板の反り発生などが抑制・防止
されるとともに、ノイズ対策なども図ることができるか
らである。なお、このダミー配線パターンの設置位置
は、外周端面から 2mm程度を超えない領域、つまり可及
的に外周端縁面に隣接させることが好ましい。
【００１０】さらに、回路基板裏面側に導出・露出させ
た平面型の外部接続用端子の配列は、特に限定されるも
のでないが、定ピッチの格子状とした場合、この種半導
体パッケージを標準化することが可能になるし、また前
記外部接続用端子の一部、たとえば外部接続用端子の配
設が偏っている場合など、コーナー部にダミー接続用端
子を設置しておくことにより、半導体パッケージの平面
的な装着など行い易くなる。
た平面型の外部接続用端子の配列は、特に限定されるも
のでないが、定ピッチの格子状とした場合、この種半導
体パッケージを標準化することが可能になるし、また前
記外部接続用端子の一部、たとえば外部接続用端子の配
設が偏っている場合など、コーナー部にダミー接続用端
子を設置しておくことにより、半導体パッケージの平面
的な装着など行い易くなる。
【００１１】
【作用】本発明に係る第１の半導体パッケージは、半導
体チップ搭載・実装した回路基板面は、被接続部を含む
配線回路が埋め込まれ、平坦性を保持しているので、こ
の領域を充填・封止する封止用樹脂層の緻密性も確実に
確保されている。つまり、半導体チップ−回路基板面間
が、平坦で樹脂も容易に流入するので、ボイドのない緻
密な封止層を形成・保持するため、信頼性の高い接合を
形成する。
体チップ搭載・実装した回路基板面は、被接続部を含む
配線回路が埋め込まれ、平坦性を保持しているので、こ
の領域を充填・封止する封止用樹脂層の緻密性も確実に
確保されている。つまり、半導体チップ−回路基板面間
が、平坦で樹脂も容易に流入するので、ボイドのない緻
密な封止層を形成・保持するため、信頼性の高い接合を
形成する。
【００１２】さらに、本発明に係る第２の半導体パッケ
ージは、前記第１の半導体パッケージの構成において、
基板の他主面側にブライアンドビアホール接続で、平面
型の外部接続用端子を導出・露出させたことにより、ス
ルホール接続で導出・露出させた場合に比べて、充填・
封止する封止用樹脂が裏面側に流出するのも防止され、
より容易に封止用樹脂層の緻密性が確保されるととも
に、半導体パッケージの薄形性および美観の確保も可能
となる。
ージは、前記第１の半導体パッケージの構成において、
基板の他主面側にブライアンドビアホール接続で、平面
型の外部接続用端子を導出・露出させたことにより、ス
ルホール接続で導出・露出させた場合に比べて、充填・
封止する封止用樹脂が裏面側に流出するのも防止され、
より容易に封止用樹脂層の緻密性が確保されるととも
に、半導体パッケージの薄形性および美観の確保も可能
となる。
【００１３】
【実施例】以下図１および図２を参照して本発明の実施
例を説明する。
例を説明する。
【００１４】図１は、本発明に係る半導体パッケージの
要部構成例を示す断面図であり、６は一主面に被接続部
を含む配線回路6aを備えた長さ20mm，幅10mm，厚さ 0.2
mmの回路基板、７は前記回路基板６の一主面に搭載・実
装された長さ15mm，幅 5mm，厚さ0.25mmの半導体チップ
（ＩＣチップなど）である。ここで、前記回路基板６の
一主面に形成されている配線回路6aは回路基板６の一主
面と同一平面を成すように埋め込み型に配置されてお
り、また搭載・実装する半導体チップ７の電極端子上に
配置された接続用バンプ7aを接続する領域には銀ペース
トから成る被接続部（接続パッド）6bが設けてある。さ
らに、前記回路基板６においては、その一主面上の配線
回路6aに電気的に接続するスルホール８を介して、裏面
側（他主面）に平面型の外部接続用端子９が、他主面と
同一平面を成すように埋め込み型に導出・露出されてい
る。なお、前記回路基板６としては、たとえばアルミナ
系回路基板，窒化アルミニウム系回路基板，ガラス・エ
ポキシ樹脂系回路基板，ＢＴレジン系回路基板などが、
一般的に使用される。また、この回路基板６において
は、反りの発生防止やノイズ対策として、回路基板６主
面の外周端縁部に（好ましくは外周端面からほぼ 2mm以
内の外周端縁部に）ベタ型パターンなどのダミー配線パ
ターン（図示せず）を設置しておいてもよい。さらにま
た、10は前記回路基板６の一主面に、搭載・実装した半
導体チップ７と回路基板６面とが成す隙間を充填・封止
する樹脂層である。
要部構成例を示す断面図であり、６は一主面に被接続部
を含む配線回路6aを備えた長さ20mm，幅10mm，厚さ 0.2
mmの回路基板、７は前記回路基板６の一主面に搭載・実
装された長さ15mm，幅 5mm，厚さ0.25mmの半導体チップ
（ＩＣチップなど）である。ここで、前記回路基板６の
一主面に形成されている配線回路6aは回路基板６の一主
面と同一平面を成すように埋め込み型に配置されてお
り、また搭載・実装する半導体チップ７の電極端子上に
配置された接続用バンプ7aを接続する領域には銀ペース
トから成る被接続部（接続パッド）6bが設けてある。さ
らに、前記回路基板６においては、その一主面上の配線
回路6aに電気的に接続するスルホール８を介して、裏面
側（他主面）に平面型の外部接続用端子９が、他主面と
同一平面を成すように埋め込み型に導出・露出されてい
る。なお、前記回路基板６としては、たとえばアルミナ
系回路基板，窒化アルミニウム系回路基板，ガラス・エ
ポキシ樹脂系回路基板，ＢＴレジン系回路基板などが、
一般的に使用される。また、この回路基板６において
は、反りの発生防止やノイズ対策として、回路基板６主
面の外周端縁部に（好ましくは外周端面からほぼ 2mm以
内の外周端縁部に）ベタ型パターンなどのダミー配線パ
ターン（図示せず）を設置しておいてもよい。さらにま
た、10は前記回路基板６の一主面に、搭載・実装した半
導体チップ７と回路基板６面とが成す隙間を充填・封止
する樹脂層である。
【００１５】次に、上記構成の半導体パッケージの製造
例を説明する。
例を説明する。
【００１６】先ず、片面に（一主面に）フリップチップ
実装用の被接続部を含む回路配線5a、および要すればベ
タ型のダミーの配線パターンを有し、かつ被接続部を含
む回路配線6aに接続し、かつスルホール８を介して裏面
（他主面）に平面型の外部接続用端子９を、たとえば格
子状配列に導出した構成のアルミナ系回路基板６を用意
する。ここで、アルミナ系回路基板６は、いわゆるグリ
ーンシート手法で作成されたものであり、被接続部を含
む回路配線6aおよび平面型の外部接続用端子９は、それ
ぞれアルミナ系回路基板６面とほぼ同一平坦面を成すよ
うに埋め込まれた形態を採っている。また、このアルミ
ナ系回路基板６は、長さ20mm，幅10mm，厚さ 0.2mmで、
長さ15mm，幅 5mm，厚さ0.25mmの半導体チップ７をフェ
ースダウン型に搭載・実装するものである。
実装用の被接続部を含む回路配線5a、および要すればベ
タ型のダミーの配線パターンを有し、かつ被接続部を含
む回路配線6aに接続し、かつスルホール８を介して裏面
（他主面）に平面型の外部接続用端子９を、たとえば格
子状配列に導出した構成のアルミナ系回路基板６を用意
する。ここで、アルミナ系回路基板６は、いわゆるグリ
ーンシート手法で作成されたものであり、被接続部を含
む回路配線6aおよび平面型の外部接続用端子９は、それ
ぞれアルミナ系回路基板６面とほぼ同一平坦面を成すよ
うに埋め込まれた形態を採っている。また、このアルミ
ナ系回路基板６は、長さ20mm，幅10mm，厚さ 0.2mmで、
長さ15mm，幅 5mm，厚さ0.25mmの半導体チップ７をフェ
ースダウン型に搭載・実装するものである。
【００１７】次いで、前記アルミナ系回路基板６を、た
とえば真空吸着機構付きのスクリーン印刷機のステージ
上に固定し、前記半導体チップ７の電極（接続用）パッ
ド7aに対応するアルミナ系基板６上の被接続部に接続パ
ッド6bを形成する。すなわち、半導体チップ７の電極パ
ッド（たとえば， 100× 100μm)7aに対応する開口（た
とえば， 150× 150μm)を有するメタルマスクを用い
て、アルミナ系回路基板６の一主面に、銀ペースト（た
とえば銀の粒径 1μm ，粘度1000ps）をスクリーン印刷
し、被接続部面上に直径 150μm ，高さ約80μm の接続
パッド6bを形成する。 一方、電極端子面上に、電気メ
ッキによって接続用の金バンプ7a、あるいはボールボン
ディング法によって金のボールバンプ（たとえば，高さ
30μm ， 100× 100μm)7aを形成した半導体チップ７を
用意する。
とえば真空吸着機構付きのスクリーン印刷機のステージ
上に固定し、前記半導体チップ７の電極（接続用）パッ
ド7aに対応するアルミナ系基板６上の被接続部に接続パ
ッド6bを形成する。すなわち、半導体チップ７の電極パ
ッド（たとえば， 100× 100μm)7aに対応する開口（た
とえば， 150× 150μm)を有するメタルマスクを用い
て、アルミナ系回路基板６の一主面に、銀ペースト（た
とえば銀の粒径 1μm ，粘度1000ps）をスクリーン印刷
し、被接続部面上に直径 150μm ，高さ約80μm の接続
パッド6bを形成する。 一方、電極端子面上に、電気メ
ッキによって接続用の金バンプ7a、あるいはボールボン
ディング法によって金のボールバンプ（たとえば，高さ
30μm ， 100× 100μm)7aを形成した半導体チップ７を
用意する。
【００１８】その後、前記アルミナ系基板６の一主面
で、前記半導体チップ７を互いに対応する接続パッド6
b、および接続用の金バンプ7aを位置合わせ，配置し、
被接続部同士を加圧することにより、接続パッド6bに接
続バンプ7aの少なくとも先端部を埋め込む形に圧入して
固定接続し、半導体パッケージを組み立てる。この状態
で、前記接続パッド6bを成す銀ペーストを熱硬化させる
ことによって、いわゆるフリップチップボンディングす
る。
で、前記半導体チップ７を互いに対応する接続パッド6
b、および接続用の金バンプ7aを位置合わせ，配置し、
被接続部同士を加圧することにより、接続パッド6bに接
続バンプ7aの少なくとも先端部を埋め込む形に圧入して
固定接続し、半導体パッケージを組み立てる。この状態
で、前記接続パッド6bを成す銀ペーストを熱硬化させる
ことによって、いわゆるフリップチップボンディングす
る。
【００１９】次いで、封止樹脂による処理を行う。すな
わち、前記アルミナ系回路基板６の周辺部の露出領域面
の一端側に、封止用樹脂（たとえば粘度の低いエポキシ
樹脂）を滴下してから60〜80℃程度に加温し、半導体チ
ップ７下面とアルミナ系回路基板６上面との間隙部に、
その間隙部の一端側から毛細管現象を利用して封止用樹
脂を流し込み，充填する。この樹脂処理においては、前
記間隙部に対する十分な樹脂９の充填とともに、半導体
チップ７の側面部に一部が回り込む形にすることが好ま
しい。このようにして、所要の樹脂処理を行った後、前
記充填させた樹脂を熱などで硬化（固化）させることに
より、前記図１に断面的に示すごとき構成を採った半導
体パッケージが得られる。
わち、前記アルミナ系回路基板６の周辺部の露出領域面
の一端側に、封止用樹脂（たとえば粘度の低いエポキシ
樹脂）を滴下してから60〜80℃程度に加温し、半導体チ
ップ７下面とアルミナ系回路基板６上面との間隙部に、
その間隙部の一端側から毛細管現象を利用して封止用樹
脂を流し込み，充填する。この樹脂処理においては、前
記間隙部に対する十分な樹脂９の充填とともに、半導体
チップ７の側面部に一部が回り込む形にすることが好ま
しい。このようにして、所要の樹脂処理を行った後、前
記充填させた樹脂を熱などで硬化（固化）させることに
より、前記図１に断面的に示すごとき構成を採った半導
体パッケージが得られる。
【００２０】ここで、半導体パッケージの半導体チップ
７は、前記充填した樹脂層10によって、アルミナ系回路
基板６面に対する固定化などが、さらに良好になされる
ばかりでなく、半導体チップ７のアルミナ系回路基板６
面に対する絶縁保護なども図られる。一方、半導体チッ
プ７は、その上面が露出しているが、半導体チップ７の
露出面は素材であるシリコンが緻密で堅牢なため、表面
保護され、かかる点による信頼性などは問題にならない
ことも確認された。
７は、前記充填した樹脂層10によって、アルミナ系回路
基板６面に対する固定化などが、さらに良好になされる
ばかりでなく、半導体チップ７のアルミナ系回路基板６
面に対する絶縁保護なども図られる。一方、半導体チッ
プ７は、その上面が露出しているが、半導体チップ７の
露出面は素材であるシリコンが緻密で堅牢なため、表面
保護され、かかる点による信頼性などは問題にならない
ことも確認された。
【００２１】また、前記半導体チップ７周辺部は確実、
かつ緻密に樹脂封止されているため、アルミナ系基板６
に対して強固な接合も確保され、信頼性の高い半導体パ
ッケージとして機能するものであった。さらに、この半
導体パッケージは、回路基板６の一主面の外周端縁部に
ベタ型パターンを形成・配置した場合は、その補強的な
作用によって、高々 0.3mm程度の薄板型でありながら、
割れの発生や反りの発生などが効果的に抑制されてお
り、歩留まりよく得られるとともに、取扱い作業なども
簡便であった。しかも、この半導体パッケージをメモリ
ーカードの機能部として使用したところ、ノイズ対策も
良好であることも確認された。
かつ緻密に樹脂封止されているため、アルミナ系基板６
に対して強固な接合も確保され、信頼性の高い半導体パ
ッケージとして機能するものであった。さらに、この半
導体パッケージは、回路基板６の一主面の外周端縁部に
ベタ型パターンを形成・配置した場合は、その補強的な
作用によって、高々 0.3mm程度の薄板型でありながら、
割れの発生や反りの発生などが効果的に抑制されてお
り、歩留まりよく得られるとともに、取扱い作業なども
簡便であった。しかも、この半導体パッケージをメモリ
ーカードの機能部として使用したところ、ノイズ対策も
良好であることも確認された。
【００２２】なお、上記では、回路基板６として、外形
が長方形のアルミナ系基板を用いた構成例を説明した
が、方形であってもよい。
が長方形のアルミナ系基板を用いた構成例を説明した
が、方形であってもよい。
【００２３】実施例２ 図２に主要部の構成を断面的に示す回路基板６′を用意
した。すなわち、一主面に、フリップチップ実装用の被
接続部面に銀ペースト系の接続パッド6bを設けた回路配
線6aを有し、かつ前記回路配線6aとの間をブラインドビ
アホール８′を介して裏面（他主面）に、平面型の外部
接続用端子９が、格子状配列に導出・配置されたアルミ
ナ系回路基板（もしくは窒化アルミ系回路基板）６′を
用意した。なお、この回路基板６′においても、被接続
部を含む回路配線6aおよび平面型の外部接続用端子９
は、回路基板６′面とほぼ同一の平坦面を成すように埋
め込まれた形態を採っている。一方、電極パッド面に電
気めっき法（もしくはボールボンディング法）で、電極
端子面に接続用の金バンプ（高さ30μm ，大きさ 100×
100μm ）7aを設けた半導体チップ（フリップチップ）
７を用意した。なお、前記アルミナ系基板６′は、長さ
20mm，幅10mm，厚さ 0.2mmの外形を成し、フリップチッ
プ（半導体チップ）７は、長さ15mm，幅 5mm，厚さ0.25
mmの外形であり、このフリップチップはフェースダウン
型に搭載・実装される。
した。すなわち、一主面に、フリップチップ実装用の被
接続部面に銀ペースト系の接続パッド6bを設けた回路配
線6aを有し、かつ前記回路配線6aとの間をブラインドビ
アホール８′を介して裏面（他主面）に、平面型の外部
接続用端子９が、格子状配列に導出・配置されたアルミ
ナ系回路基板（もしくは窒化アルミ系回路基板）６′を
用意した。なお、この回路基板６′においても、被接続
部を含む回路配線6aおよび平面型の外部接続用端子９
は、回路基板６′面とほぼ同一の平坦面を成すように埋
め込まれた形態を採っている。一方、電極パッド面に電
気めっき法（もしくはボールボンディング法）で、電極
端子面に接続用の金バンプ（高さ30μm ，大きさ 100×
100μm ）7aを設けた半導体チップ（フリップチップ）
７を用意した。なお、前記アルミナ系基板６′は、長さ
20mm，幅10mm，厚さ 0.2mmの外形を成し、フリップチッ
プ（半導体チップ）７は、長さ15mm，幅 5mm，厚さ0.25
mmの外形であり、このフリップチップはフェースダウン
型に搭載・実装される。
【００２４】次いで、前記アルミナ系回路基板６′およ
びフリップチップ７を、フリップチップボンダーのステ
ージ面上にて位置決め，配置した。つまり、アルミナ系
回路基板６′を真空吸着させてから、アルミナ系回路基
板６′の金製の接続パッド6bに、フリップチップ７の電
極端子面に形成したで金バンプ7aを位置合わせ・配置し
た後、接続パッド6bおよび金バンプ7aの両被接続部を密
着させるため、フリップチップ７の上から荷重（加圧）
を加えた状態のまま、 100〜 150℃程度に30〜120分間
加熱維持して、前記接続パッド6bおよび金バンプ7aを相
互の拡散によって接合・一体化させた。その後、アルミ
ナ系回路基板６′とフリップチップ７との間に、前記実
施例１の場合と同様の条件で封止樹脂10を充填処理し
た。前記樹脂の充填処理においては、温度を適宜上げる
と毛細管現象が促進されて、より容易に樹脂の充填処理
を行い得る。こうして、所要の樹脂充填処理を行った
後、加熱処理を施して、前記充填樹脂を硬化させること
により、アルミナ系回路基板６′面にフリップチップ７
が固定・保持された半導体パッケージを製造した。
びフリップチップ７を、フリップチップボンダーのステ
ージ面上にて位置決め，配置した。つまり、アルミナ系
回路基板６′を真空吸着させてから、アルミナ系回路基
板６′の金製の接続パッド6bに、フリップチップ７の電
極端子面に形成したで金バンプ7aを位置合わせ・配置し
た後、接続パッド6bおよび金バンプ7aの両被接続部を密
着させるため、フリップチップ７の上から荷重（加圧）
を加えた状態のまま、 100〜 150℃程度に30〜120分間
加熱維持して、前記接続パッド6bおよび金バンプ7aを相
互の拡散によって接合・一体化させた。その後、アルミ
ナ系回路基板６′とフリップチップ７との間に、前記実
施例１の場合と同様の条件で封止樹脂10を充填処理し
た。前記樹脂の充填処理においては、温度を適宜上げる
と毛細管現象が促進されて、より容易に樹脂の充填処理
を行い得る。こうして、所要の樹脂充填処理を行った
後、加熱処理を施して、前記充填樹脂を硬化させること
により、アルミナ系回路基板６′面にフリップチップ７
が固定・保持された半導体パッケージを製造した。
【００２５】なお、上記構成において、回路基板６′の
裏面側に導出，配置された平板型の外部接続端子９は、
ランダムであってもよいが、定ピッチの格子状配列が標
準化などの点で好ましく、また、外郭側の余裕を比較的
大きく採った構成などの場合、所要の平板型の外部接続
端子９の外に、各コーナー部にダミーの外部接続用端子
を配設した構成を採ってもよい。
裏面側に導出，配置された平板型の外部接続端子９は、
ランダムであってもよいが、定ピッチの格子状配列が標
準化などの点で好ましく、また、外郭側の余裕を比較的
大きく採った構成などの場合、所要の平板型の外部接続
端子９の外に、各コーナー部にダミーの外部接続用端子
を配設した構成を採ってもよい。
【００２６】
【発明の効果】上記説明から分かるように、本発明に係
る半導体パッケージは、半導体チップ搭載・実装した回
路基板面が、被接続部を含む配線回路が埋め込み、平坦
性を保持しているので、この領域を充填・封止する封止
用樹脂層の緻密性も確実に確保されている。すなわち、
半導体チップ−回路基板面間が、平坦で樹脂も容易に流
入するので、ボイドのない緻密な封止層を形成・保持し
易くなるため、信頼性の高い封止・接合が形成される。
さらに、基板の他主面側にブライアンドビアホール接続
で、平面型の外部接続用端子を導出・露出させた場合に
は、スルホール接続で導出・露出させた場合に比べて、
充填・封止する封止用樹脂が裏面側に流出するのも容易
に防止されるので、より容易に封止用樹脂層の緻密性が
確保されるとともに、半導体パッケージの薄形性および
美観の確保も可能となる。さらに言及すると、本発明の
半導体パッケージは、前記高信頼性や薄形性、さらに着
脱可能性などの特長を有するので、たとえばメモリーカ
ード用などに好適するものといえる。
る半導体パッケージは、半導体チップ搭載・実装した回
路基板面が、被接続部を含む配線回路が埋め込み、平坦
性を保持しているので、この領域を充填・封止する封止
用樹脂層の緻密性も確実に確保されている。すなわち、
半導体チップ−回路基板面間が、平坦で樹脂も容易に流
入するので、ボイドのない緻密な封止層を形成・保持し
易くなるため、信頼性の高い封止・接合が形成される。
さらに、基板の他主面側にブライアンドビアホール接続
で、平面型の外部接続用端子を導出・露出させた場合に
は、スルホール接続で導出・露出させた場合に比べて、
充填・封止する封止用樹脂が裏面側に流出するのも容易
に防止されるので、より容易に封止用樹脂層の緻密性が
確保されるとともに、半導体パッケージの薄形性および
美観の確保も可能となる。さらに言及すると、本発明の
半導体パッケージは、前記高信頼性や薄形性、さらに着
脱可能性などの特長を有するので、たとえばメモリーカ
ード用などに好適するものといえる。
【図１】本発明に係る半導体パッケージの要部構成例を
示す断面図。
示す断面図。
【図２】本発明に係る半導体パッケージの他の要部構成
例を示す断面図。
例を示す断面図。
【図３】本発明外の半導体パッケージの要部構成例を示
す断面図。
す断面図。
１，６，６′…回路基板 1a，6a…配線回路 1b，
6b…接続パッド（被接続部） ２，７…半導体チップ
2a，7a…接続バンプ ３，８…スルホール
４，９…平面型の外部接続用端子 ５，10…封止樹脂
層 ７′…ブラインドビアホール
6b…接続パッド（被接続部） ２，７…半導体チップ
2a，7a…接続バンプ ３，８…スルホール
４，９…平面型の外部接続用端子 ５，10…封止樹脂
層 ７′…ブラインドビアホール
Claims (3)
- 【請求項１】 一主面に被接続部を含む配線回路を備え
た基板と、前記基板の一主面にフェースダウン型に実装
された半導体チップと、前記半導体チップ−基板面間を
充填する樹脂層と、前記半導体チップに電気的に接続
し、かつ基板の他主面側に導出・露出された平面型の外
部接続用端子とを具備して成る半導体パッケージであっ
て、 前記基板の一主面の被接続部を含む配線回路が基板面に
対し、ほぼ同一平面を成して形成されていることを特徴
とする半導体パッケージ。 - 【請求項２】 一主面に被接続部を含む配線回路を備え
た基板と、前記基板の一主面にフェースダウン型に実装
された半導体チップと、前記半導体チップ−基板面間を
充填する樹脂層と、前記半導体チップに電気的に接続
し、かつブライアンドビアホール接続で基板の他主面側
に導出・露出された平面型の外部接続用端子とを具備し
て成る半導体パッケージであって、 前記基板の一主面の被接続部を含む配線回路が基板面に
対し、ほぼ同一平面を成して形成されていることを特徴
とする半導体パッケージ。 - 【請求項３】 請求項１もしくは２の記載において、被
接続部を含む配線回路の基板面に対するほぼ同一平面を
成す平面性が±10μm であることを特徴とする半導体パ
ッケージ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6049394A JP3246826B2 (ja) | 1994-03-30 | 1994-03-30 | 半導体パッケージ |
| KR1019950007025A KR100194130B1 (ko) | 1994-03-30 | 1995-03-30 | 반도체 패키지 |
| US08/655,374 US5677575A (en) | 1994-03-30 | 1996-05-30 | Semiconductor package having semiconductor chip mounted on board in face-down relation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6049394A JP3246826B2 (ja) | 1994-03-30 | 1994-03-30 | 半導体パッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07273244A true JPH07273244A (ja) | 1995-10-20 |
| JP3246826B2 JP3246826B2 (ja) | 2002-01-15 |
Family
ID=13143880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6049394A Expired - Fee Related JP3246826B2 (ja) | 1994-03-30 | 1994-03-30 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3246826B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677246A (en) * | 1994-11-29 | 1997-10-14 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor devices |
| EP0817260A3 (en) * | 1996-06-24 | 1998-12-30 | Nec Corporation | IC package, IC prober and connector and method of forming the same |
| US7768136B2 (en) | 2005-02-02 | 2010-08-03 | Sharp Kabushiki Kaisha | Sealed-by-resin type semiconductor device |
| JPWO2015016017A1 (ja) * | 2013-07-31 | 2017-03-02 | 富士電機株式会社 | 半導体装置 |
| JP6163246B1 (ja) * | 2016-12-06 | 2017-07-12 | 西村陶業株式会社 | セラミックス基板の製造方法 |
-
1994
- 1994-03-30 JP JP6049394A patent/JP3246826B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5677246A (en) * | 1994-11-29 | 1997-10-14 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor devices |
| EP0817260A3 (en) * | 1996-06-24 | 1998-12-30 | Nec Corporation | IC package, IC prober and connector and method of forming the same |
| US7768136B2 (en) | 2005-02-02 | 2010-08-03 | Sharp Kabushiki Kaisha | Sealed-by-resin type semiconductor device |
| JPWO2015016017A1 (ja) * | 2013-07-31 | 2017-03-02 | 富士電機株式会社 | 半導体装置 |
| JP6163246B1 (ja) * | 2016-12-06 | 2017-07-12 | 西村陶業株式会社 | セラミックス基板の製造方法 |
| JP2018093100A (ja) * | 2016-12-06 | 2018-06-14 | 西村陶業株式会社 | セラミックス基板の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3246826B2 (ja) | 2002-01-15 |
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