JPH07271337A - ビデオスタンダード認識方法及びこの方法を実施する回路 - Google Patents

Abstract

(57)【要約】 【構成】 ビデオスタンダード認識方法では、期間を示
す値を記憶し、カウント値（Ｑ）を生成し、２進数同期
信号（ＩＮＣＩ）が第１の状態にあるときこのカウント
値値をインクリメントし、第２の状態にあるとデクリメ
ントし、同期信号の所定のタイミングで期間を示す値と
カウント値とを比較し、比較の結果に応じて、ビデオス
タンダードを示す信号を生成する。この方法は、マイク
ロコントローラと、ピックアップ制御論理信号（ＣＡ
Ｐ）を生成する検出回路と、カウント値（Ｑ）を生成す
るカウンタと、ピックアップ制御信号がアクティブの時
カンウント値をロードするレジスタとを備える回路によ
って実現される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、同期信号の特性を決定
する方法及びそのような方法を実施する回路に関するも
のである。本発明は、様々な分野に適用できるが、特に
スクリーン（テレビまたはコンピュータスクリーン）上
の画像表示に係わる分野に適用できる。これらの分野で
は、本発明は好ましくはディスプレイスクリーンの水平
走査及び垂直走査のための同期信号の処理に使用され
る。本発明は、データ処理におけるビデオ信号処理の文
脈で説明するが、これは本発明の範囲を何ら限定するも
のではない。

【０００２】

【従来の技術】陰極線管スクリーンに画像をディスプレ
イするために使用されるビデオ信号としては、水平走査
信号及び垂直走査信号が知られている。水平走査信号
は、陰極からエレクトロルミネセンススクリーンの方に
電子を送る１つまたは複数の電子銃の電極または偏向コ
イルに入力される信号である。従って、画像を形成する
ために、スクリーンはスクリーンの頂部から底部に、多
数のラインを重ね合わせるように走査される。このライ
ンは、通常ピクセル(pixel) と呼ばれる互いに整列した
ある数の画素によって形成される。

【０００３】スクリーン上にディスプレイされるライン
の数及び１本のラインあたりのディスプレイされる画素
の数は、スクリーンの解像度及びまたは考案されたディ
スプレイプロトコルによって変化する。さらにまた、ス
クリーン上の画像のリフレッシュ周波数は、使用される
ビデオスタンダード及び求められる品質に関係する。例
えば、ＶＧＡ３(Video Graphics Array)基準によれば、
640画素× 480ラインのティスプレイが可能であり、ス
クリーンリフレッシュ周波数は60Hzであり、ライン周波
数は31.5kHz である。ＸＧＡ(eXtended Graphics Arra
y) 基準によれば、1024画素× 768ラインのティスプレ
イが可能であり、スクリーンリフレッシュ周波数は43.4
8Hz であり、ライン周波数は35.52kHzである。

【０００４】画像の満足できるディスプレイを可能にす
るためには、電気信号の形状で伝送されるディスプレイ
される情報に加えて、ラインの開始とスクリーンの終了
を識別するための同期信号を偏向コイルに供給すること
が必要である。従って、２つの型の同期信号、すなわ
ち、水平同期信号及び垂直同期信号がある。これらの信
号は、３つの基本特性によって決定されるパルス論理信
号であり、その３つの特性とは、それらのパルスの極性
（正または負）、これらのパルスの繰り返し周波数及び
これらのパルスの持続期間である。通常、水平同期信号
は、数マイクロ秒の持続期間と数十kHz の繰り返し周波
数を有するパルスを有する。垂直同期信号は、数十マイ
クロ秒の期間と数十Hzの繰り返し周波数を有するパルス
を有する。

【０００５】１つの同じビデオスタンダードでは、同じ
または反対の極性を有する水平及び垂直同期信号を有す
ることが可能である。これらの同期信号は、別々の伝送
線または１つの同じ伝送線で伝送される。後者の場合、
「複合信号」という語が使用される。この複合信号は、
垂直同期パルス及び水平同期パルスの両方を備える (例
えば、ＭＡＣ IIスタンダード）。これらの同期信号
は、スタンダードによって、ディスプレイされるビデオ
信号と同じ伝送線または別々の線で伝送される。後者の
場合、例えば、ビデオ信号と同じ線での水平同期信号及
び異なる線での垂直同期信号の伝送が行なわれる。同期
信号が複合信号である時、１つの伝送線だけを使用する
ように選択することができる。

【０００６】使用されるスタンダード（ＶＧＡ、ＸＧ
Ａ）によって、同期信号は互いに異なる所定の特性を有
する。スクリーン上にはディスプレイ機器（電極等）の
他に電子回路が存在するが、その目的はこのディスプレ
イ機器を制御することである（電極に入力される信号の
形成、歪み補正信号、利得制御信号用等）。現在の傾向
としては、上記のような様々な制御信号を形成するため
にスクリーンにプログラム可能なマイクロコントローラ
を搭載するようになっている。この方法によって、使用
の適応性をより大きくすることかできる（例えば、遠隔
制御を使用して、ディスプレイパラメータを調節するこ
とができる）。

【０００７】従来、受けた信号をフィルタリングして、
ディスプレイする情報を含むビデオ信号と同期信号を分
離することができる。同期信号を使用して、ある数の信
号が形成される。例えば、受けた信号が複合信号なら
ば、水平同期パルスと垂直同期パルスを分離する必要が
ある。また、ライン上でディスプレイする情報要素に対
応する電気信号は、ブラックレベルと呼ばれる電圧レベ
ルを基準とされるが、このブラックレベルは、ラインに
対応する水平パルスの終了とラインの開始でディスプレ
イされる情報に対応する信号との間隔期間の間安定して
いる（通常この期間は10μｓから１msである) 。それ
故、そのブラックレベルを測定することができる間隔期
間を特定できる信号を生成して、スクリーン上に表示さ
れる色がどのラインでも安定しているようにしている。
従って、スクリーンは、受けた１つまたは複数の信号か
らディスプレイ機器と両立できる同期信号及び様々な制
御論理またはアナログ信号を形成する手段を必要とす
る。これらの信号は、使用されるスタンダードに応じて
いる。

【０００８】従来、ディスクリートな回路またはＡＳＩ
Ｃｓ(Application Specific Integrated Circuits)を使
用して信号を生成していた。これらの信号は後段でディ
スプレイ機器によって、及び、場合によってはマイクロ
コントローラによって処理される。これらの回路は、様
々なスタンダードで使用されることかできることもでき
ないこともあった。これらの方法は、コストが高く（開
発コストに関して）、大きな空間を占める（マイクロコ
ントローラとＡＳＩＣを使用する場合２つの異なる回路
を必要とする）という欠点がある。経済的な理由で、製
造者は、様々な現存するまたは将来のスタンダードに基
づくビデオ信号をディスプレイすることができる低コス
トで、コンパクトな装置であるいわゆるマルチスタンダ
ードスクリーンを開発することを望んでいる。

【０００９】

【発明が解決しようとする課題】本発明は、従来のビデ
オ信号スタンダードにより制約を受けることもなく、将
来の採用されるスタンダードにより制約を受けることも
なく、マルチスタンダード装置の回路において出現する
可能性のあるどのようなスタンダードにも適用されるビ
デオ同期信号を処理するための、空間と価格との利点が
ある集積回路を開発せんとするものである。従って、ス
クリーンに見られる種類のマイクロコントローラと、使
用されているスタンダードを認識し、適切な信号を生成
するために必要な手段との両方を備える集積回路を開発
することが提案される。従って、このような回路は、下
記の機能をはたさなければならない。１つまたは複数の
複合または単一周波数型同期信号の存在の検出、受けた
１つまたは複数の同期信号の極性の測定、受けた同期信
号のパルスの周波数及び持続期間の測定、複合同期信号
からの垂直同期信号及び水平同期信号の抽出、ブラック
レベル獲得の同期化を可能にするパルス信号の発生。

【００１０】パルスの周波数に関して、スタンダードプ
ロシージャは、期間の開始と終了に対応する２つのカウ
ント値を生成するカウンタを備えるマイクロコントロー
ラによってこの周波数を測定するためのものである。本
発明では，特に、マイクロコントローラの作業負荷を最
小にしようとすることによって他の機能を得るように努
力される。

【００１１】

【課題を解決するための手段】本発明は、期間を示す値
を記憶し、カウント値を生成し、当該カウント値を、２
進数同期信号が１つの状態にあるときインクリメント
し、他の状態にあるときデクリメントし、同期信号の所
定のタイミングで、期間を示す値とカウント値とを比較
し、比較の結果に応じて、ビデオスタンダードを示す信
号を生成する、ことを特徴とするビデオスタンダードの
認識方法を提供することを目的とする。

【００１２】従って、極性の検出作業、パルス期間の測
定及び複合信号からの信号の抽出が実施される。パルス
の極性及び期間は、同時に測定される。通常、適切にプ
ログラムされるマイクロコントローラによって比較が行
なわれる。考えられる機能によって、生成される信号
は、使用したスタンダードの１つの特性またはスタンダ
ード自体（全特性、すなわち、極性、周波数、パルス幅
等）を示す。

【００１３】本発明は、また、上記の方法を実施するた
めの回路を形成することを目的とする。従って、本発明
は、ビデオスタンダードの認識回路であって、同期入力
信号を受ける少なくとも１つの入力端子と、同期出力信
号を出力する１つの出力端子と、マイクロコントローラ
と、１つの入力に上記同期入力信号を受け、上記同期入
力信号に対して遅延された内部同期信号とピックアップ
制御論理信号を生成する手段を備える検出回路と、カウ
ントクロック信号によってセットされ、上記内部同期信
号の状態に応じてインクリメントまたはデクリメントさ
れるカウント値を生成するカウンタであり、このカウン
ト値はそのカウンタの並列出力ポートによってアクセス
できるカウンタと、上記ピックアップ制御信号がアクテ
ィブ状態にある時、上記カウント値をロードするための
並列入／出力ポートを備えるレジスタとを備えることを
特徴する。

【００１４】同期信号のエッジが検出されると、カウン
ト値はレジスタにロードされるが、そのロードは検出さ
れたエッジの型及び信号の極性に応じてパルスの開始及
び終了で行なわれる。パルスは複数のパルスの繰り返し
周波数に対応する持続期間に比較すると一時的で且つ短
い状態への変化によって特徴付けられるので、カウント
値は、パルスの持続期間を示し、従って、それらの極性
を示す。

【００１５】好ましい実施例によると、回路は、カウン
ト値を最小及び最大閾値と比較して、その結果、閾値に
達していればカウント値をホールドすなわち保持し、入
力信号を高レベルまたは低レベルにする制御回路を備え
る。エッジ検出プロシージャを実行する前にはレジスタ
に閾値の１つに対応する値をロードするだけで十分であ
る。このレジスタへのカウント値のロード後、レジスタ
に内蔵される値が最初にロードされた値に同じかまたは
異なるかによって、それから信号が正または負の極性を
有することが推定される。

【００１６】信号に抽出に関しては、カウント値は、プ
ログラムされ、レジスタにロードされた値と比較され
る。プログラムされた値は、水平同期パルスの持続期間
より長い持続期間を示す。カウント値がこのプログラム
された値に等しい時、それから、垂直同期パルスが存在
することが推定され、この垂直同期パルスは、持続期間
がより長いことによって水平同期パルスから区別される
ことが理解される。本発明は、下記の説明及び添付図面
からより明らかになろう。但し、これらの説明及び添付
図面は本発明を何ら限定するものではない。

【００１７】

【実施例】図１は、本発明によって製造された回路の１
実施例である。その回路は、１つまたは複数の同期信号
を受けるための３つの入力端子２、３及び４を備える。
実際、ビデオ同期化に関して下記の２つの可能性があ
る：−垂直同期信号及び水平同期信号の使用（いわゆる
単一周波数モード）、または、−垂直同期化及び水平同
期化のための複合信号と呼ばれる単一の同期信号の使用
（いわゆる２周波数モード）。

【００１８】垂直または水平同期信号は、パルスによっ
て形成された２進数信号である。これは、パルスの極
性、パルス幅（持続期間）及び繰り返し周波数によって
特徴付けられる。複合同期信号もまたパルスによって形
成された２進数信号である。それは、パルスが垂直また
は水平同期化のために使用されるかによって極性、２つ
のパルス幅（持続期間）、及び、パルスが垂直または水
平同期化のために使用れるかによって２つのパルスの繰
り返し周波数によって特徴付けられる。

【００１９】下記の説明では、 −入力端子２は、垂直同期信号ＶＳＹＮＣＩの受けとり
専用であり、 −入力端子３は、水平同期信号ＨＳＹＮＣＩの受けとり
専用であり、 −入力端子４は、複合同期信号ＣＳＹＮＣＩの受けとり
専用である。 図７ａ及び７ｂは、正の極性の同期信号を示している。
パルスの持続期間中信号が論理レベル１であり、他の期
間中に論理レベル０であるとすると、極性は正であると
される。そうでない場合、信号の極性は負とされる。同
期信号はパルス持続期間中アクティブであるとされ、そ
うでない時は非アクティブとされる。

【００２０】実際、水平同期信号（図７ａに図示したよ
うに）の場合、パルスＨＳは、約１〜４マイクロ秒の持
続期間ｔi と約15〜30μｓの繰り返し周期を有する。従
って、繰り返し周波数に対応する持続期間Ｔi の約90％
の間同期信号は非アクティブである。垂直同期信号の場
合、パルスは、約10〜15msの周期につき約40〜100 μs
の持続期間を有する。図７ｂに図示した複合信号は、水
平型パルスＨＣ（数マイクロ秒の持続期間と数キロヘル
ツの周波数を有する）と垂直型パルスＶＣ（数10マイク
ロ秒の持続期間と数ヘルツの周波数を有する) を備え
る。

【００２１】回路は、さらに、２つの出力端子５及び６
を備える。出力端子５は、垂直同期信号ＶＳＹＮＣＯを
出力する。その信号ＶＳＹＮＣＯは、信号ＶＳＹＮＣＩ
（単一周波数モード）か複合信号ＣＳＹＮＣＩの垂直同
期パルスから生成される垂直同期信号ＶＥＸＴである。
出力端子６は、水平同期信号ＨＳＹＮＣＯを出力する。
その信号ＨＳＹＮＣＯは、水平同期信号ＶＳＹＮＣＩ
（単一周波数モード）か複合信号ＣＳＹＮＣＩの水平同
期パルスから生成される水平同期信号ＨＥＸＴである。

【００２２】回路１の目的は、 −１つまたは複数に入力端子４または２及び３上に１つ
または複数の同期信号の存在を検出し、 −全て回路内に備えられたデータバス17によってマイク
ロコントローラ８に接続されたメモリ７に記憶された標
準同期信号との比較によってこれらの信号を認識し、 −検出されたスタンダードの及び場合によっては複合信
号の場合の情報要素のディスプレイ処理のために水平及
び垂直同期信号を提供し、 −他の回路がディスプレイする信号のブラックレベルを
獲得することを可能にする制御信号を出力する。

【００２３】このため、回路１は、その速度が２つの入
力10及び11を有するクロック信号ＣＫによって設定され
た第１のカウンタ９を有する。入力10は、入力端子２に
接続されている。入力11は、マルチプレクサ12の出力に
接続されている。このマルチプレクサ12は、各々入力端
子３及び４に接続された２つの入力とマルチコントロー
ラ８から選択論理信号ＳＣＩＯを受けるための１つの制
御入力を有する。ＳＣＩＯ＝０の時、マルチプレクサ12
の出力は入力端子３に接続されている。ＳＣＩＯ＝１の
時、この出力は入力端子４に接続されている。

【００２４】カウンタ９は、マイクロコントローラ８に
対して分離して図示されているが、実際にはこのマイク
ロコントローラ８の内部周辺機器である。実際、どのマ
イクロコントローラもカウンタを備える。しかし、マイ
クロコントローラ８の外側のカウンタ９を使用するよう
に選択して、そのカウンタを１つまたは複数の同期信号
の特性を測定するためだけに使用して、マイクロコント
ローラ８の内部のタスクには全く使用しないようにする
ことができる。

【００２５】第１のカウンタ９は、マイクロコントロー
ラ８の割り込み入力14に接続された出力13とデータバス
17によってマイクロコントローラ８の並列入／出力ポー
ト16に接続された並列出力ポート15を有する。この第１
のカウンタ９は、自然の２進数カウントモードでカウン
トする。１実施例では、これは、８個の直列接続された
セルによって形成される。標準的には、マイクロコント
ローラ８に割り込み信号ＩＮＴ、及び、場合によっては
入力10及び11の１つでエッジが検出されるとカウント値
Ｃ（１実施例では、Ｃは８ビットＣ０〜Ｃ７にエンコー
ドされる）。割り込み信号は、同期信号ＶＳＹＮＣＩ、
ＨＳＹＮＣＩまたはＣＳＹＮＣＩの前縁または後縁上で
生成されると仮定される。

【００２６】この第１のカウンタ９によって、１つまた
は２つの入力端子で同期信号の存在の検出を可能にす
る。実際、標準的には、その入力に１つにエッジを検出
する時、マイクロコントローラの割り込み管理プロシー
ジャを引き起こす。この存在は、また、入力端子をマイ
クロコントローラの入力に接続することによって検出で
きる。少なくとも１つの入力端子での同期信号の存在を
暗示する状態の変化と共にこれらの入力の状態を規則的
に読みだすだけで十分である。この方法にはマイクロコ
ントローラの資源を集めるという欠点があり、従って薦
められない。実際、このマイクロコントローラは、具体
的にはディスプレイを乖離するために使用される全回路
を制御するために使用される。

【００２７】割り込み信号ＩＮＴの処理に関して、それ
を抑止できる（すなわち、マイクロコントローラ８の割
り込みを管理するシーケンスを自動的に含まない）割り
込み入力14に接続するように注意する。実際、同期信号
は周期的であり、規則的な割り込みはマイクロコントー
ラ８の管理を妨げることがある（所定のタスクの実行す
るために必要な時間が増大することによって）。

【００２８】第１のカウンタ９は、また、同期パルスの
繰り返し周波数を測定するために普通の態様で使用され
る。実際、水平同期パルスの繰り返し周波数は、複合信
号に含まれているかまたは単独（単一周波数モード）で
あるか計算される。従って、それにより時間の利得を可
能にする最も速い周波数の計算を行なう。複合信号の場
合、複合信号内の垂直同期信号の存在にらるエラーの作
用を克服するために複数の連続した測定を行なうように
注意が払われる。しかしながら、必要ならば、スタンダ
ードの決定の際垂直同期パルスの周波数を測定すること
ができる。その測定を実行するために、マイクロコント
ローラは、前縁または後縁の間Ｃの値を読み出し、記憶
する。次に、次の同じ型のエッジでＣの値を記憶する。
第１のカウンタ９のクロック周波数は知られているの
で、処理した同期パルスの繰り返し周波数を計算するこ
とができる。この型のプロシージャは標準的なので、よ
り詳細に説明することはしない。

【００３０】水平同期パルスの高い周波数（数10kHz)に
よって１つの問題が起きることがある。マイクロコント
ローラの多数の割り込みを生成しないように、カウンタ
９によって受けるパルスの周波数を小さいすることか選
択される。最も単純な方法は、分周器によってカウンタ
９の入力にマルチプレクサの出力を接続することにあ
る。１実施例では、またマイクロコントローラから来る
クロック信号ＣＫによってカウンタの速度をセットし
（１実施例では４MHz)、因数256 によって周波数を分割
する分周器を使用することができる。これは、また、よ
り正確な測定を実行するとこを可能にする。

【００３１】回路１は、また、検出回路18を有する。こ
の検出回路18は、２入力マルチプレクサ20の出力に接続
された入力19を有する。このマルチプレクサ20の入力
は、各々、入力端子２と第１のマルチプレクサ12の出力
に接続される。マルチプレクサ20は、マルチコントロー
ラから選択論理信号ＳＣＩ１を受けるための１つの制御
入力を有する。ＳＣＩ１＝０の時、マルチプレクサ20の
出力は入力端子２に接続される。ＳＣＩ１＝１の時、こ
の出力はマルチプレクサ12の出力に接続される。

【００３２】検出回路18は、さらに、 −マルチコントローラ８から感度論理信号ＬＣＶ０を受
けるための入力21と、 −マルチコントローラ８から獲得／抽出論理信号ＬＣＶ
１を受けるための入力109 と、 −ピックアップ制御論理信号ＣＡＰを出力する出力22
と、 −入力19で受けた遅延を有する同期信号に対応す内部同
期信号ＩＮＣ１を出力する出力23とを備える。

【００３３】この検出回路18は、通常、前縁検出器と後
縁検出器を有する。この回路は、下記のように作動す
る： −ピックアップ信号ＣＡＰが１の時この信号はアクティ
ブであるとされ、０の時非アクティブであるとされ、 −ＬＣＶ０＝０及びＬＣＶ１＝０ならば、その時検出回
路の入力19で後縁が検出されるとＣＡＰ＝１であり、 −ＬＣＶ０＝１及びＬＣＶ１＝０ならば、その時後縁が
検出されるとＣＡＰ＝１であり、 −そうでなければ、ＣＡＰ＝０である。 獲得／抽出信号はＬＣＶ０＝１ならばアクティブであ
り、ＬＣＶ１＝０ならば非アクティブであるとされる。

【００３４】概略的な実施例を図６に図示した。検出回
路18の入力19を前縁検出器110 の入力と、後縁検出器11
1 の入力に接続した。これらのエッジ検出器110 及び11
1 は、また標準的な装置なので記載しない。これらのエ
ッジ検出器110 及び111 は、それらの各出力で、エッジ
を検出する時はレベル１の論理信号を生成し、検出しな
い時はレベル０の論理進行を生成する。エッジ検出器11
0 の出力は、２入力ＮＡＮＤゲート112 の入力に接続さ
れる。このＮＡＮＤゲート112 のもう１つの入力は、イ
ンバータ117 の出力に接続され、その入力は入力109 に
接続される。エッジ検出器111 の出力は、２入力ＮＡＮ
Ｄゲート113 の入力に接続される。このＮＡＮＤゲート
113 のもう１つの入力は、インバータ117 の出力に入力
される。

【００３５】ＮＡＮＤゲート112 の出力は、ＭＯＳスイ
ッチ114 の入力に接続される。このスイッチ114 のＰ形
トランジスタの制御ゲートは、インバータ118 の出力に
接続され、その入力は入力21に接続される。スイッチ11
4 のＮ形トランジスタの制御ゲートは、入力21に接続さ
れる。ＮＡＮＤゲート113 の出力は、ＭＯＳスイッチ11
5 の入力に接続される。このスイッチ115 のＮ形トラン
ジスタの制御ゲートは、インバータ118 の出力に接続さ
れる。スイッチ115 のＰ形トランジスタの制御ゲート
は、入力に接続される。

【００３６】もちろん，下記に再度参照するスイッチ入
力及び出力の概念は、純粋は機能的なものである。これ
らのスイッチ114 及び115 の出力は、インバータ116 の
入力に接続され、その出力は検出回路18の出力22に対応
する。また、検出回路18の入力19は、遅延フリップフロ
ップ回路119 によってこの回路18の出力23に接続され
る。獲得信号ＣＡＰは、検出回路18の入力19に存在する
同期信号にリーディングまたは後縁が検出される時、カ
ウント値Ｑをレジスタ24に選択的にロードするために使
用される。

【００３７】回路１は第２のカウンタ25を有するが、そ
の速度はカウントクロック信号Ｈによってセットされ
る。この回路は、内部同期信号ＩＮＣ１を受ける入力2
6、カウント可能化論理信号ＣＥを受けるカウント可能
化入力27及び並列出力ポート28を有する。カウント値Ｑ
を生成するのはこの第２のカウンタ25である。このカウ
ンタ25は、ＣＥ＝１ならば自然の２進数言語でカウント
し、そうでなければオフである（ＣＥ＝０）。内部同期
信号ＩＮＣＩの状態によってカウント値Ｑをインクリメ
ントまたはデクリメントする。ＩＮＣＩ＝１ならば、Ｑ
をインクリメントする。ＩＮＣＩ＝０ならば、Ｑをデク
リメントする。

【００３８】レジスタ24は、下記のものを備える： −マルチプレクサ30によってカウンタ25の並列出力ポー
ト28またはデータバス17のどちらかに接続される並列入
／出力ポート、 −マイクロコントローラ８から読出／書込み制御論理信
号Ｒ／Ｗを受ける読出／書込み制御入力31と検出回路18
から獲得信号ＣＡＰを受ける獲得制御32。レジスタ24に
含まれた値に基準ＣＶが与えられる。マルチプレクサ30
は、制御入力にマイクロコントローラ８からレジスタ24
の並列ポート29をバス17に（ＣＳ＝１）または第２のカ
ウンタ25の並列出力ポート28に（ＣＳ＝０）接続する選
択論理信号ＳＣを受ける。ＣＳ＝１の時、マイクロコン
トローラは、Ｒ／Ｗ＝０ならばレジスタ24の内容を読み
出し、Ｒ／Ｗ＝１ならばこのレジスタ24に書き込むと仮
定される。

【００３９】回路１は、また、制御回路33を有する。こ
の制御回路33は、 −カウンタ25からカウント値Ｑを受けるための並列入力
ポート34、 −レジスタ24の内容ＣＶを受けるための並列入力ポート
35、 −内部同期信号ＩＮＣＩを受けるための入力36、 −マイクロコントローラ８から感度信号ＬＣＶ０と獲得
／抽出信号ＬＣＶ１を受けるための２つの入力37及び3
8、及び、 −カウンタ25にカウント可能化信号ＣＥを与える出力39
を備える。

【００４０】この制御回路33は、最小閾値ＱＭＩＮ及び
最大閾値ＱＭＡＸとカウント値Ｑとの比較と、カウンタ
25にＣＥ＝０を与えることによって最大または最小閾値
に達すると各々Ｑのインクリメントまたはデクリメント
を保持することを可能にする。この制御回路33は、ま
た、複合同期信号ＣＳＹＮＣＩから垂直同期信号ＶＥＸ
Ｔを与える出力40を有する。

【００４１】回路１は、また、出力マルチプレクサ41、
出力回路42及びラッチ回路43を有する。出力マルチプレ
クサ41は２つの入力を有する。１つの入力は、入力端子
２に接続されている。他の入力は、制御回路33の出力40
に接続されている。マルチプレクサ41はまた獲得／抽出
信号ＬＣＶ１を受ける。この出力マルチプレクサ41は、
出力端子５に接続された出力を有する。ＬＣＶ１＝０の
時、その時、ＶＳＹＮＣＯ＝ＶＳＹＮＣＩ（受けた信号
が単一周波数信号の場合）。ＬＣＶ１＝１の時、その
時、ＶＳＹＮＣＯ＝ＶＥＸＴ（受けた信号が複合信号の
時）。

【００４２】出力回路42は、マルチプレクサ12の出力に
接続された入力44、制御回路33の出力40に接続された入
力45及び出力端子６に接続された出力46を有する。ラッ
チ回路43は、出力端子６に接続された入力47、制御回路
33の出力40に接続された入力48及びブラックレベル参照
パルス信号ＣＬＭＰＯを出力する出力端子50に接続され
た出力49を有する。

【００４３】この回路１の簡単な説明の後、下記ではそ
の動作を記載する。上記に説明したように、１つまたは
２つの入力端子での１つまたは２つの同期信号の存在の
検出は、第１のカウンタ９によって実施される。同様
に、このカウンタ９によって、パルス繰り返し周波数を
測定することができる。まだ考察されなければならない
点は、極性の検出、パルス幅の測定、複合信号からの２
つの信号すなわち垂直及び水平同期信号の抽出及びブラ
ックレベル参照信号ＣＬＭＰ０の形成である。

【００４４】極性の検出は、下記の３つの段階で実行さ
れる： １）マイクロコントローラ８からのレジスタ24への所定
の値の書込み、 ２）このレジスタ24へのカウンタ25のカウント値Ｑのロ
ード、 ３）カウンタ25からロードされた値の読出とマイクロコ
ントローラ８から最初にロードされた値との比較。

【００４５】１実施例では、カウンタ25は５ビットカウ
ンタである。従って、レジスタ24は少なくとも５つの記
憶フリップフロップを有する。それ以上に備えることも
あり、例えば、ＬＣＶ０、ＬＣＶ１等の制御信号を記憶
するために使用される。実際、このレジスタ24の並列入
／出力ポート29はマルチプレクサ30を介してマイクロコ
ントローラ８のデータバス17に接続されているので、そ
の通りである。データバス17は従来８ビットを有する
（標準８ビットマイクロコントローラの場合）。

【００４６】カウンタ25は、２つの値ＱＭＩＮ及びＱＭ
ＡＸの範囲でカウントすることができる。１実施例で
は、ＱＭＩＮ＝０００００（＝００〔16進法〕) 及びＱ
ＭＡＸ＝１１１１１（＝１Ｆ）である。実際、同期信号
の極性を決定するために、マイクロコントローラ８はレ
ジスタ24に値ＱＭＩＮまたは値ＱＭＡＸを書き込む。こ
のため、マルチプレクサ30にＣＳ＝１を、レジスタ24に
Ｒ／Ｗ＝１を出力する。その時、ＣＶ＝ＱＭＩＮならば
ＣＳ＝０及びＬＣＶ０＝０またはＣＶ＝ＱＭＡＸならば
ＬＣＶ０＝１に固定する。前者の場合、検出回路18は、
レジスタ24に前縁がその入力19に現れるとＣＡＰ＝１
を、またそうでなければＣＡＰ＝０を出力する。後者の
場合、検出回路18は、レジスタ24に後縁がその入力19に
現れるとＣＡＰ＝１を、またそうでなければＣＡＰ＝０
を出力する。

【００４７】図８ａ〜図８ｄは、カウンタ25の入力26で
受けた同期信号ＩＮＣＩの関数としてのカウンタの値Ｑ
の展開を示したものである。図８ａ及び８ｃでは、同期
信号ＩＮＣＩは正の極性を有する。図８ｂ及び８ｄで
は、負の極性を有する。図８ａ及び８ｂでは、前縁が信
号ＩＮＣＩに現れると、カウンタ25の値Ｑはレジスタ24
にロードされる。図８ｃ及び８ｄでは、後縁が信号ＩＮ
ＣＩに現れると、カウンタ25の値Ｑはレジスタ24にロー
ドされる。

【００４８】原則として、第１のエッジが信号ＩＮＣＩ
に現れる時、カウンタの値Ｑは知られていない。カウン
タクロック周波数Ｈは、Ｑがパルスの持続期間中ＱＭＩ
ＮからＱＭＡＸに、またはその逆にならないように選択
される。値Ｑは、32個の異なる値をとることがある（Ｑ
は５つのビットＱ０〜Ｑ４にエンコードされる）。各パ
ルス持続期間のため、例えば水平同期パルスのために４
MHz （ＣＫと同じ）のカウントクロック周波数を使用す
ることができる。その時、実際、32×250nsとして、８
μs にする必要があり、その結果、ＱはＱＭＩＭからＱ
ＭＡＸに、またはその逆になる。

【００４９】垂直同期パルスの場合、このカウントクロ
ック周波数Ｈは高すぎる。この周波数を選択信号ＳＣＩ
１によって選択した分周器によって分割する（ＳＣＩ１
＝０ならば分割、ＳＣＩ１＝１ならば４MHz 周波数) こ
とによってより低い周波数を生成することができる。例
えば、256 の一定の因数によって分周器をシヨスウする
ことかできる。その時、32×64nsとして、2,048ms にす
る必要があり、その結果、ＱはＱＭＩＭからＱＭＡＸ
に、またはその逆になる。これは、垂直パルス持続期間
の標準値と両立する。複合信号の場合、複合信号は１つ
の極性だけを有するので、極めて高いカウントクロック
周波数Ｈを使用して、水平同期パルスの極性の検出する
ことが好ましい。これによって、検出時間を短くするこ
とができる。

【００５０】信号が正か負の極性を有するかによって、
同期信号ＩＮＣＩが非アクティブの時、持続期間中（同
期パルスの終了から次の同期パルスの開始までの時間）
値ＱはＱＭＩＭまたはＱＭＡＸに達する。制御回路33
（下記に記載）は、Ｑがデクリメントによってのみ及び
非直接的にＱＭＡＸからＱＭＩＭになることができるよ
うに配置される。従って、同期パルスの開始時のＱの値
が何であれ、Ｑの値はリーディングパルスエッジで一定
の値（極性が正ならばＱＭＩＮ）に、及びトレーリング
パルスエッジのもう１つの値（極性が負ならばＱＭＡ
Ｘ）に等しくなる。

【００５１】同期信号ＩＮＣＩが正の極性を有する時、
その時パルスの前縁でＱ＝ＱＭＩＮ＝００である。後縁
では、ＱはＱＭＩＮとは異なる（Ｑ＞ＱＭＩＮ）。同期
信号ＩＮＣＩが負の極性を有する時、その時パルスの後
縁でＱ＝ＱＭＡＸ＝１Ｆである。後縁では、ＱはＱＭＩ
Ｎとは異なる（Ｑ＜ＱＭＡＸ）。

【００５２】極性が正か負か測定するために、マイクロ
コントローラ８はＣＶの値を読みだすだけで十分であ
る。レジスタ24にＣＶ＝ＱＭＡＸが書き込まれており、
Ｑがレジスタ24に後縁上にロードされると、極性が負な
らばＣＶは変化しない（またはそうでなければ正であ
る）。同様に、レジスタ24にＣＶ＝ＱＭＩＮが書き込ま
れており、Ｑがレジスタ24に前縁上にロードされると、
ＣＶは変化しなければ極性は正である（またはそうでな
ければ負である）。

【００５３】マイクロコントローラ８によって読出を実
行し、レジスタ24に最初に書き込まれた値とＣＶを比較
することの利点は、同期信号ＩＮＣＩの極性を決定する
前に複数の読出及び比較を可能にすることである。複合
信号の場合、垂直同期パルス（水平同期パルスの持続期
間より長い持続期間を有する）の存在による誤った値の
読出の問題を解消するためにレジスタ254の複数の読出
を実行するように注意が払われる。実際、Ｑは同期信号
がアクティブである時（カウントクロック信号Ｈが高い
進行周波数を有する時）Ｑは１つの極端からもう１つの
極端になる。

【００５４】しかしながら、制御回路33で見られる型の
論理型比較回路を使用することができる。検出回路18の
入力19に存在する同期信号ＶＳＹＮＣＩ、ＨＳＹＮＣＩ
またはＣＳＹＮＣＩに対するＩＮＣＩの遅延によって、
レジスタ24へのＱのロードをパルスのエッジに先行する
時に行なうことは確実である。これによって、ＱＭＩＮ
またはＱＭＡＸと常に異なる値はレジスタ24にロードさ
れないことを確実にする。る。

【００５５】さらに、マイクロコントローラがデータバ
ス17によってレジスタ24へのアクセスを得る時、ピック
アップ信号ＣＡＰを非アクティブにすることができる。
所望のように、信号ＣＡＰを非アクティブにする追加制
御信号をレジスタ24に与え、信号Ｒ／Ｗ及びＣＡＰを多
重化し、信号ＣＳによってそれらを選択し、信号ＣＳに
よって検出回路でＣＡＰを非アクティブにすることがで
きる。

【００５６】パルスの極性が決定されるは、マイクロコ
ントローラは容易にこれらの同期パルスの持続期間を測
定することができる。ＬＣＶ０の状態を、エッジが検出
される時レジスタ24にロードされたＱの値がＱＭＩＮま
たはＱＭＩＸとは異なるように決定すれば十分である。
次に、パルスの終りに対応するエッジを検出する。極性
が正ならば、後縁にロードを実行する。極性が負なら
ば、前縁にロードを実行する。カウントクロック信号Ｈ
の周波数は知られていので、次に、レジスタ24で読みだ
されるＱの値をカウンタ25がＱを１単位インクリメント
またはデクリメントするために必要な時間で乗算すれば
十分である。

【００５７】図３は、制御回路33の可能な１実施例を図
示したものである。ＱＭＩＮ（００）及びＱＭＡＸ（１
Ｆ）とＱとの比較のため、この回路は、ＮＡＮＤゲート
63及びＮＯＲゲート64を有する。概略的に、これらのゲ
ート63及び64は、５個の入力を有するように図示した。
これらのゲート63及び64の入力は、制御回路33の並列入
力ポートに接続されている。従って、ＮＡＮＤゲート63
は、その入力に値Ｑ（Ｑ０〜Ｑ４）を受ける。これは、
また、ＮＯＲゲート64の場合も同様である。

【００５８】ＮＡＮＤゲート63の出力は、インバータ65
の入力に接続されている。このインバータ65の出力はＭ
ＯＳスイッチ69の入力に接続されている。スイッチ69の
Ｎ形トランジスタの制御ゲートは、入力36（内部同期信
号ＩＮＣＩを受ける）に接続されている。スイッチ69の
Ｐ形トランジスタの制御ゲートは、インバータ（図示せ
ず）を介してこの同じ入力に接続されており、従って、
／ＩＮＣＩを受ける。

【００５９】ＮＯＲゲート64の出力は、ＭＯＳスイッチ
70の入力に接続されている。スイッチ70のＰ形トランジ
スタの制御ゲートは、入力36ＩＮＣＩを受ける）に接続
されている。スイッチ70のＮ形トランジスタの制御ゲー
トは、／ＩＮＣＩを受ける。スイッチ69及び70の出力
は、２入力ＮＯＲゲート72の入力に接続されている。Ｎ
ＯＲゲート72の出力は、制御回路33の出力39に対応す
る。従って、このゲート72は、カウント可能化信号ＣＥ
を与える。

【００６０】従って、Ｑ＝ＱＭＩＮであり、同期信号Ｉ
ＮＣＩが低い状態である時、カウンタ25はＱ＝ＱＭＩＮ
（ＣＥ＝０）に保持される。同様に、Ｑ＝ＱＭＡＸであ
り，同期信号ＩＮＣＩが高い状態である時、カウンタ25
はＱ＝ＱＭＡＸ（ＣＥ＝０）に保持される。複合同期信
号ＣＳＹＮＣＩの場合、水平同期パルスの持続期間が測
定される。これによって、次に垂直同期信号ＶＥＸＴと
同期信号ＨＳＹＮＣＯをこの複合信号ＣＳＹＮＣＩから
抽出することが可能になる。

【００６１】このため、制御回路33及び出力回路42は、
下記のように使用される： １）複合信号の極性及び水平同期パルスの持続期間は知
られているので、２進数閾値ＶＴＨは、下記のように決
定され、Ｑと同じビット数にエンコードされる： −極性が正の時（パルスの開始時に前縁を有する）、Ｖ
ＴＨはカウンタ25が水平同期パルスの持続期間中Ｑをイ
ンクリメントするために必要な持続期間より長いまたは
等しい持続期間を示し、 −極性が負の時（パルスの開始時に後縁を有する）、Ｖ
ＴＨはカウンタ25が水平同期パルスの持続期間中Ｑをデ
クリメントするために必要な持続期間より長いまたは等
しい持続期間を示す。

【００６２】図９ａ〜９ｄを参照して、複合信号からの
信号ＶＥＸＴ及びＨＳＹＮＣＯの抽出を説明する。図９
ａは、水平同期パルスＨＣ及び垂直同期パルスＶＣによ
って形成された正の極性を有する複合同期信号ＣＳＹＮ
ＣＩを図示したものである。原理上、値Ｑは知られてお
らず、使用したカウントクロック周波数Ｈは高い周波数
である（例えば、４MHz)。

【００６３】図９ｂは、値Ｑの進化を図示したものであ
る。極性検出の説明に記載したように、水平同期信号が
非アクティブの時（パルスＨＣの終了から次のパルスの
開始まで）、ＱはＱ＝ＱＭＩＮで安定化され、水平同期
パルスＨＣの終了の時一定の値ＱＨ＞ＱＭＩＮになる。
閾値ＶＴＨは、ＶＴＨ＞ＱＨになるように決定される。

【００６４】ＱがＶＴＨより低い時、制御回路33はその
入力40に低レベルの抽出された垂直同期信号ＶＥＸＴ
（状態０、非アクティブ）を生成する。垂直同期パルス
ＶＣが現れると、ＱはＱＭＩＮ及びＶＴＨ間でインクリ
メントされる。Ｑ＝ＶＴＨの時、制御回路33はカウンタ
をＣＥ＝０に保持し、同時に信号ＶＥＸＴは状態１（ア
クティブ）になる。垂直同期パルスＶＣ（後縁）の終わ
りに、Ｑはデクリメントされる。Ｑ＝ＱＭＩＮの時、抽
出された垂直同期信号ＶＥＸＴは非アクティブ化される
（０、非アクティブ）。

【００６５】実際、垂直同期パルスの終了と次の水平同
期パルスの開始の間の時間は、ＱがＶＴＨからＱＭＩＮ
になることを可能にするように十分に長くなければなら
ない。これによって、ＱＨより極めて高い閾値ＶＴＨを
決定しないことが必要になる。また、複合信号ＣＳＹＮ
ＣＩに含まれる垂直同期信号に対して抽出された垂直同
期信号ＶＥＸＴの遅延がある。実際、それは僅かに遅延
されているが、人の目には感知できないスクリーンのリ
フレッシュに対応するので、これはユーザには問題とな
らない。しかし、この遅延を制限するために閾値ＶＴＨ
をできる限りＱＨに近く決定することが有効である。

【００６６】下記に、制御回路の他の部分の説明を行な
う。図２は、比較回路51の１実施例を図示している。こ
の回路は、２つの論理信号を受けるために２つの入力52
及び53を有する。２つの入力52及び53は、２入力ＮＡＮ
Ｄゲート54の２つの入力及び２入力ＮＯＲゲート55の２
つの入力に接続されている。ＮＡＮＤゲート54の出力
は、２入力ＮＯＲゲート57の１つの入力に接続されてい
る。このＮＯＲゲート57の他の入力は、ＮＯＲゲート55
の出力に接続されている。ＮＯＲゲート57の出力は、イ
ンバータ58の入力に接続されている。このインバータ58
の出力は、比較回路51の出力に接続されている。従っ
て、入力52及び53に存在する論理信号が同じ状態の時、
出力59での論理信号は状態１であり、そうでない時は状
態０である。

【００６７】制御回路33は、上記の比較回路51と同じ型
の比較回路60を有する。この比較器の入力は、制御回路
の入力36及び37に接続され、従って、第１に同期信号Ｉ
ＮＣＩ及び第２に感知信号ＬＣＶ０を受ける。この比較
器60の出力は、３入力ＮＡＮＤゲート68の入力に接続さ
れている。このＮＡＮＤゲート68のもう1 つの入力は、
制御回路33の入力38に接続され、従って、獲得／抽出信
号ＬＣＶ１を受ける。

【００６８】制御回路33は、また、５つの他の比較回路
61を備える。これらの比較回路61の入力は、各比較回路
61がＣＶのビットをＱの対応するビット（ＣＶは５つの
ビットＣＶ０〜ＣＶ４にエンコードされている）に比較
するように並列入力ポート34及び35に接続される。従っ
て、ＣＶ０はＱ０に、ＣＶ１はＱ１にというように比較
される。これらの５つの比較回路61の出力は５入力ＮＡ
ＮＤゲート66の入力に接続されている（これは概略的な
説明である）。このＮＡＮＤゲート66の出力は、インバ
ータ67の入力に接続され、その出力はＮＡＮＤゲート68
の最期の入力に接続される。このＮＡＮＤゲート68の出
力はインバータ71の入力に接続され、その出力はＮＯＲ
ゲート72の他の出力に接続される。

【００６９】従って、制御回路は、下記のものを同時に
有する時カウンタ25を停止させるために使用できる： −アクティブ同期信号ＩＮＣＩ（比較回路60の動作） −Ｑ＝ＣＶ＝ＶＴＨ −ＬＣＶ＝１ 第１の状態によって、信号ＩＮＣＩが非アクティブの間
にＱが閾値にＶＴＨに達する時カウンタ25が停止された
ままでないことを可能にする。例えば、信号ＩＮＣＩが
正の極性を有する時（図９ｂ）に装置が抽出モードにな
ると、その時Ｑ＞ＶＴＨになることがある。抽出を有効
にするために、信号ＩＮＣＩが非アクティブである時、
Ｑが閾値ＶＴＨを通過する（従って、ＶＴＨより低くな
る）ことが必要である。

【００７０】垂直同期信号ＶＥＸＴを生成するために、
制御回路33は下記のように配置される。その回路は、２
つのＭＯＳスイッチ73及び74を有する。ＭＯＳスイッチ
73の入力は、インバータ65の出力に接続される。このス
イッチ73のＰ形トランジスタの制御ゲートは入力37に接
続されており、感知信号ＬＣＶ０を受ける。このスイッ
チ73のＮ形トランジスタの制御ゲートは、インバータ
（図示せず）によって入力37に接続されており、信号／
ＬＣＶ０を受ける。ＭＯＳスイッチ74の入力は、ＮＯＲ
ゲート64の出力に接続される。このスイッチ74のＮ形ト
ランジスタの制御ゲートは入力37に接続されており、感
知信号ＬＣＶ０を受ける。このスイッチ73のＰ形トラン
ジスタの制御ゲートは、信号／ＬＣＶ０を受ける。

【００７１】これらのスイッチ73及び74の出力は、２入
力ＮＯＲゲート75の入力に接続されている。このＮＯＲ
ゲート75の他の入力は、インバータ (図示せず) によっ
て入力38に接続されており、獲得／抽出信号／ＬＣＶ１
を受ける。ＮＯＲゲート75の出力はインバータ76の入力
に接続されており、その出力は２入力ＮＯＲゲート77の
入力に接続されている。このＮＯＲゲート77の他の入力
は、ＮＡＮＤゲート68の出力に接続されている。

【００７２】ＮＯＲゲート77の出力は、２入力ＮＡＮＤ
ゲート79の入力に接続されている。インバータ76の出力
は、２入力ＮＡＮＤゲート80の入力に接続されている。
ＮＡＮＤゲート79及び80の他の入力は、クロック信号／
ＣＫを受ける。ＮＡＮＤゲート79の出力は２入力ＮＡＮ
Ｄゲート81の入力に接続されており、その出力は制御回
路33の出力40に対応する。ＮＡＮＤゲート80の出力は、
２入力ＮＡＮＤゲート82の入力に接続される。ＮＡＮＤ
ゲート82の第２の入力は、ＮＡＮＤゲート81の出力に接
続される。従って、ＮＡＮＤゲート79〜82の組は、フリ
ップフロップ78を形成する。

【００７３】生成した信号ＶＥＸＴは、常に正の極性の
信号であることが観察される。それを反転させるよう
に、または、反転しないように選択することが可能であ
り、この関数は、図12に図示したインバータ回路117 を
後段で説明する時に提案する。抽出された同期信号ＶＥ
ＸＴは常に同期信号ＩＮＣＩと同じパルス幅及び同じパ
ルス繰り返し周波数を有し、ＩＮＣＩが垂直同期パルス
を有する時のみアクティブにされる。

【００７４】複合信号ＣＳＹＮＣＩから抽出され、出力
回路42によって与えられる水平同期信号ＨＳＹＮＣＯに
ついては、図９ｄに図示した。この出力回路42はその入
力44に水平同期信号ＨＳＹＮＣＩを受ける時（ＳＣＩ０
＝０）、この信号を忠実に復元する。複合信号ＣＳＹＮ
ＣＩ（ＳＣＩ０＝１）受ける時もまた同様であれば、望
ましくない垂直同期パルスを含む不適切な水平同期パル
スを生成することになる。従って、出力回路42は、抽出
された垂直同期信号がアクティブである時その出力46
（出力端子６に接続されている）に出力された信号ＨＳ
ＹＮＣＯを非アクティブにするように配置されている。
従って、同期信号ＨＳＹＮＣＯは、忠実に復元された複
合信号の水平同期パルスＨＣ及び寄生パルスＨＣ’を含
むこととなる。これらの寄生パルスＨＣ’の開始は、複
合信号の垂直同期パルスＶＣの開始と一致する。これら
の寄生パルスＨＣ’の終了は、鉛直同期信号ＶＥＸＴの
アクティブ化と一致する（Ｑ＝ＶＴＨ）。実際、これら
の寄生パルスは、垂直同期信号ＶＥＸＴのアクティブ化
によるスクリーンのリフレッシュの前に生成されるの
で、邪魔にならない。

【００７５】負の極性を有する複合信号ＣＳＹＣＩの場
合、信号ＶＥＸＴ及びＨＳＹＮＣＯの抽出は同様であ
る。その時、ＱＭＡＸと水平垂直パルス持続期間中の値
ＱＨとの間のＱのデクリメントが存在し、閾値ＶＴＨは
ＱＨより低いように決定される。

【００７６】ブラックレベルパルス信号ＣＬＭＰＯは、
第１に信号ＨＳＹＮＣＯの水平同期パルスの終了と第２
に対応するライン上にディスプレイされる（図10を参
照) ビデオ信号の開始との間の時間にアクティブにされ
る。ビデオ信号は、ライン上にディスプレイされる情報
要素を示す信号とこれらのラインの組み合わされる水平
同期パルスの両者を含むように図示されている。これ
は、フィルタリング回路によって受けた信号である。こ
れらの回路は、回路１に同期信号だけを与える。

【００７７】選択した実施例では、信号ＣＬＭＰＯは、
ＨＳＹＮＣＯの水平同期パルスの終了でアクティブ状態
と呼ばれる状態にされ、ある期間後他の状態（非アクテ
ィブと呼ばれる）にされる。アクティブレベルが１であ
り、非アクティブレベルが０（正の極性）である信号Ｃ
ＬＭＰ０を出力するように選択した。この選択を逆にし
たり、ユーザがその可能性のどちらも使用することさえ
できるようにするラッチ回路を設計することも考えられ
る。

【００７８】ここで扱う実施例では、信号ＣＬＭＰ０が
アクティブである期間が250 、500または1000nsに等し
いようにプログラムするように選択する。このプログラ
ミングは、ラッチ回路43によって入力159 及び160 でマ
イクロコントローラから受けた論理信号ＢＰ０及びＢＰ
１を介して下記のように考慮される： −ＢＰ０＝０、ＢＰ１＝０： 信号ＣＬＭＰＯは非アク
ティブ −ＢＰ０＝１、ＢＰ１＝０： 信号ＣＬＭＰＯは 250ns
間アクティブ −ＢＰ０＝０、ＢＰ１＝１： 信号ＣＬＭＰＯは 500ns
間アクティブ −ＢＰ０＝０、ＢＰ１＝１： 信号ＣＬＭＰＯは1000ns
間アクティブ

【００７９】この回路の実施例は、図５に図示した。入
力159 は、 −その出力が４入力ＮＡＮＤゲート86に接続されたイン
バータ83の入力、 −４入力ＮＡＮＤゲート85の入力、及び、 −４入力ＮＡＮＤゲート87の入力に、接続されている。
入力160 は、 −その出力が４入力ＮＡＮＤゲート86の他の入力に接続
されたインバータ84の入力、 −ＮＡＮＤゲート87の別の入力、及び、 −ＮＡＮＤゲート86の別の入力に、接続されている。

【００８０】ＮＡＮＤゲート85、86及び87の出力は、３
入力ＮＡＮＤゲート89の３つの入力に接続されている。
このＮＡＮＤゲート89の出力は、２入力ＮＡＮＤゲート
90の入力に接続されている。このＮＡＮＤゲート90の他
の入力は、インバータ88によって入力48に接続されてい
る。このＮＡＮＤゲート90の出力は、その出力がラッチ
回路43の出力49に対応するインバータ91の入力に接続さ
れている。入力47は、インバータ101 の入力に接続され
ている。このインバータ101 の出力は、ＭＯＳスイッチ
95の入力及びインバータ伝送ゲート94の入力に接続され
ている。

【００８１】回路は、入力102 で選択論理信号ＨＯＰを
受け、この信号ＨＯＰはＨＳＹＮＣＯの極性を示す。こ
の入力102 は、インバータ92の入力に接続されている。
このインバータ92の出力は、インバータ93の入力に、ス
イッチ95のＰ形トラ，ンジスタ制御ゲート及びインバー
タ伝送ゲート94のＮ形出力トランジスタに接続されてい
る。インバータ93の出力は、スイッチ95のＮ形トランジ
スタの制御ゲート及びインバータ伝送ゲート94のＰ形出
力トランジスタの制御ゲートに接続されている。インバ
ータ伝送ゲート94の出力は、速度がクロック信号ＣＫに
よって設定されるラッチフリップフロップ回路96の入力
に接続される。

【００８２】ＨＯＰ＝１の時、フリップフロップ96の入
力は、／ＨＳＹＮＣＯ（正の極性を有するＨＳＹＮＣ
Ｏ）を受ける。ＨＯＰ＝０の時、フリップフロップ96の
入力は、／ＨＳＹＮＣＯ（負の極性を有するＨＳＹＮＣ
Ｏ）を受ける。

【００８３】フリップフロップ96の非インバータ出力
は、ＮＡＮＤゲート87の別の入力、ＮＡＮＤゲート86の
別の入力及び速度がクロック信号によって設定されるラ
ッチフリップフロップ回路97の入力に接続される。この
フリップフロップ回路97の非インバータ出力は、その速
度がクロック信号ＣＫによって設定されるラッチフリッ
プフロップ回路98の入力に接続される。フリップフロッ
プ回路97のインバータ出力は、ＮＡＮＤゲート85の最後
の入力に接続される。

【００８４】フリップフロップ98の非インバータ出力
は、クロック信号ＣＫによって設定されるラッチフリッ
プフロップ回路99の入力に接続される。フリップフロッ
プ回路98のインバータ出力は、ＮＡＮＤゲート86の最後
の入力に接続される。フリップフロップ99の非インバー
タ出力は、クロック信号ＣＫによって設定されるラッチ
フリップフロップ回路100 の入力に接続される。フリッ
プフロップ回路100 のインバータ出力は、ＮＡＮＤゲー
ト87の最後の入力に接続される。フリップフロップ回路
装置を使用する時、フリップフップ回路は従来前縁でア
クティブになるので、問題となるのは負の極性の水平同
期パルスフだけであることが注目される。

【００８５】図４は、出力回路42の可能な１実施例を図
示したものである。図１に比較すると、各々論理信号Ｈ
ＩＰ及び論理信号ＨＯＰを受けるための追加入力142 及
び143 を有し、従って、同期出力信号ＨＳＹＮＣＯの曲
折を選択することができる。また、出力回路42は、垂直
同期進行ＶＥＸＴがアクティブである時出力水平同期パ
ルスが非アクティブであるように配置されていることか
思い出される。ＨＩＰ及びＨＯＰは、同じ状態である
時、水平同期出力信号の極性が入力信号と同じであり、
そうでない場合は極性が反対になるようにされる。

【００８６】出力回路42は、比較回路51と同様な比較回
路144 を有する。この比較回路144の２入力は、入力142
及び143 に接続されている。この回路144 の出力は、
−別の入力がインバータ（図示せず）によって入力45に
接続されており、従って、／ＶＥＸＴを受ける２入力Ｎ
ＡＮＤゲート145 の入力、及び、−出力が２入力ＮＡＮ
Ｄゲート147 の入力に接続されたインバータ146 の入力
に接続される。

【００８７】ＮＡＮＤゲート145 の出力は、第１にイン
バータ151 の入力に、第２にＭＯＳスイッチ152 のＰ形
トランジスタの制御ゲートに接続される。インバータ15
1 の出力は、スイッチ152 のＮ形トランジスタの制御ゲ
ートに接続される。ＮＡＮＤゲート147 の出力は、第１
にインバータ153 の入力に、第２にインバータ伝送ゲー
ト154 のＰ形出力トランジスタの制御ゲートに接続され
る。このインバータ153 の出力は、インバータ伝送ゲー
ト154 のＮ形出力トランジスタの制御ゲートに接続され
る。スイッチ152 及びインバータ伝送ゲート154 の入力
は、端子44に接続される。スイッチ152 及びインバータ
伝送ゲート154 の出力は、端子46に接続される。

【００８８】出力回路42は、また、入力が端子143 に接
続されたインバータ148 を有する。このインバータ148
の出力は２入力ＮＡＮＤゲート149 の入力に接続されて
おり、そのゲートの別の入力は入力45に接続されてい
る。この入力45は、また、２入力ＮＡＮＤゲート150 の
入力に接続されており、そのゲートの別の入力は端子14
3 に接続されている。

【００８９】ＮＡＮＤゲート149 の出力は、第１にイン
バータ155 に、第２にＭＯＳスイッチ156 のＰ形トラン
ジスタの制御ゲートに接続されている。インバータ155
の出力は、スイッチ156 のＮ形トランジスタの制御ゲー
トに接続されている。このスイッチ156 の入力は、論理
レベル１に保持される（従来、回路１の論理供給端子へ
の接続によって）。ＮＡＮＤゲート150 の出力は、第１
にインバータ157 の入力に、第２にＭＯＳスイッチ158
のＰ形トランジスタの制御ゲートに接続されている。イ
ンバータ157 の出力は、スイッチ158 のＮ形トランジス
タの制御ゲートに接続されている。このスイッチ158 の
入力は、論理レベル０に保持される（従来、回路１のア
ース端子への接続によって）。スイッチ156 及び158 の
出力は、また、端子46に接続されている。

【００９０】別の人士例では、入力端子と出力端子との
間の転送時間を最小にするために入力マルチプレクサ12
の機能を搭載する出力回路42を製造することができる。
比較回路144 の出力で３入力ＮＡＮＤゲート145 及び14
7 を使用すればよい。・例えば、ゲート145 及び147 の
第３の入力は、入力でＳＣＩ０を受けるインバータに出
力に接続され、出力素子（スイッチ、伝送ゲート）の入
力は入力端子３に接続される。また、これらのゲート14
5 及び147 は、ＳＣＩ０を受ける組み合わされたＮＡＮ
Ｄゲートによって二重化され、その出力素子は入力端子
４に接続される。

【００９１】図11に図示した好ましい実施例では、回路
１は下記のことを可能にする分周器102 を有する: −第１に、カウンタ25用にこのカウンタ25での垂直同期
信号の処理と両立するカントクロック信号Ｈの生成、 −第２に、カウンタ９にその入力11で周波数がマルチプ
レクサ12の出力で与えられる同期信号の周波数より低い
同期信号を提供。

【００９２】分周器102 は、入力104 を備える。この入
力104 は、２入力マルチプレクサ105 の出力に接続され
る。このマルチプレクサ105 は、１つの入力にクロック
信号ＣＫを受け、その別の入力はマルチプレクサ12の入
力に接続される。このマルチプレクサは、ＳＣＩ１＝０
ならば分周器102 の入力104 にクロック信号ＣＫ（ＩＮ
ＣＩ＝ＶＳＹＮＣＩ）を、ＳＣＩ１＝１ならばＨＳＹＮ
ＣＩまたはＣＳＹＮＣＩを与えるように選択信号ＳＣＩ
１によって制御される。分周器102 は、また、マイクロ
コントローラ８から分周器102 を抑止するまたはアクテ
ィブにする分割可能化命令ＰＳＣＤを受けるための入力
103 を有する。

【００９３】この分周器102 は、さらに選択信号ＳＣＩ
１の状態によって所望のクロック信号または所望の同期
信号を出力する出力106 を有する。この出力106 は、２
入力マルチプレクサ107 の入力に接続される。このマル
チプレクサ107 は、選択信号ＳＣＩ１によって制御され
る。マルチプレクサ107 は、出力でカウントクロック信
号Ｈを与えるが、ＨはＳＣＩ１＝１ならばＣＫの周波数
を、ＳＣＩ１＝０ならばより低い周波数を有する。

【００９４】この分周器102 の出力106 は、さらに２入
力マルチプレクサ108 の入力に接続されている。このマ
ルチプレクサ108 の他の入力は、マルチプレクサ12の出
力に接続される。マルチプレクサ108 は、選択選択信号
ＳＣＩ１によって制御される。マルチプレクサ108 は、
カウンタ９の入力11をＳＣＩ１＝１ならば分周器102の
出力106 に、ＳＣＩ１＝１ならばマルチプレクサ12の出
力に接続される。

【００９５】もちろん、一方ではマルチプレクサ105 と
107 、もう一方ではマクチプレクサ105 と108 の接続を
切るように選択することが可能である。このためには、
ＳＣＩ１とは異なる選択信号によってこのマルチプレク
サ108 を制御すれば十分である。また、回路１が出力回
路42の場合と同様に出力極性ＶＳＹＮＣＯを反転させる
回路117 を有すること場合を考えることができる。それ
によって、また、実際入力10で受ける信号ＣＳＹＮＣＩ
の極性を決定することが望ましい時この入力10で同期信
号ＶＥＸＴを与えることができる。これによって、信号
ＶＥＸＴのパルスの繰り返し周波数を計算することがで
きる。

【００９６】このような反転回路を図12に図示した。こ
の極性反転回路117 は、図１のマルチプレクサ41の位置
に、及び、入力端子２とカウンタ９の入力10との間に配
置される。極性反転回路117 は、 −垂直同期信号ＶＥＸＴを受ける入力118 と、 −獲得／抽出信号ＬＶＣ１を受ける入力119 と、 −垂直同期信号ＶＳＹＮＣＩを受ける入力120 と、 −マイクロコントローラ８から来る論理信号ＶＩＰを受
ける入力121 と、 −マイクロコントローラ８から来る論理信号ＶＯＰを受
ける入力122 と、 −垂直同期信号ＶＳＹＮＣＯを出力する出力137 とを備
える。

【００９７】論理信号ＶＩＰ及びＶＯＰは、下記のよう
である： −ＶＯＰ＝ＶＩＰの時、ＬＶＣ１＝０ならばＶＳＹＮＣ
Ｏ＝ＶＳＹＮＣＩ、及びＬＣＶ＝１ならばＶＳＹＮＣＯ
＝ＶＥＸＴ、 −そうでなければ、ＬＶＣ１＝０ならばＶＳＹＮＣＯ＝
／ＶＳＹＮＣＩ、及びＬＣＶ＝１ならばＶＳＹＮＣＯ＝
／ＶＥＸＴ、 −ＬＣＶ１＝１ならば、カウンタ９はＶＥＸＴ（常に正
の極性を有する）を受け、 −ＬＣＶ１＝０及びＶＩＰ＝１ならば、カウンタ９はＶ
ＳＹＮＣＩを受け、 −ＬＣＶ１＝０及びＶＩＰ＝０ならば、カウンタ９は／
ＶＳＹＮＣＩを受ける。

【００９８】反転回路117 は、 −入力が入力121 及び122 （ＶＩＰ、ＶＯＰ）に接続さ
れた、回路51に類似した比較回路123 と、 −その入力で／ＶＯＰ（図示していない入力122 に接続
されたインバータ) とＬＣＶ１を受ける２入力ＮＡＮＤ
ゲート124 と、 −その入力でＶＯＰ及びＬＣＶ１を受ける２入力ＮＡＮ
Ｄゲート125 。

【００９９】比較回路123 の出力は、第１に２入力ＮＡ
ＮＤゲート126 の入力に、第２にインバータ127 の入力
に接続される。ＮＡＮＤゲート126 は、図示していない
インバータによって入力119 （ＬＣＤ１）に接続され
る。インバータ127 の出力は、２入力ＮＡＮＤゲート12
8 の入力に接続される。このＮＡＮＤゲート128 は、そ
の他の入力に／ＬＣＶ１を受ける。ＮＡＮＤゲート126
の出力は、第１にインバータ129 の入力に、第２にＭＯ
Ｓスイッチ130 のＰ形トランジスタの制御ゲートに接続
される。インバータ129 の出力は、スイッチ130 のＮ形
トランジスタの制御ゲートに接続される。

【０１００】ＮＡＮＤゲート128 の出力は、第１にイン
バータ131 の入力に、第２にインバータ伝送ゲート132
のＰ形出力トランジスタの制御ゲートに接続される。イ
ンバータ131 の出力は、インバータ伝送ゲート132 のＮ
形出力トランジスタの制御ゲートに接続される。ＮＡＮ
Ｄゲート124 の出力は、第１にインバータ133 の入力
に、第２にインバータ伝送ゲート134 のＰ形出力トラン
ジスタの制御ゲートに接続される。インバータ133 の出
力は、インバータ伝送ゲート134 のＮ形出力トランジス
タの制御ゲートに接続される。

【０１０１】ＮＡＮＤゲート125 の出力は、第１にイン
バータ135 の入力に、第２にＭＯＳスイッチ136 のＰ形
トランジスタの制御ゲートに接続される。インバータ13
5 の出力は、スイッチ136 のＮ形トランジスタの制御ゲ
ートに接続される。スイッチ130 及び136 の出力は、イ
ンバータ伝送ゲート132 及び134 の出力のように、出力
137 に接続される。

【０１０２】反転回路117 は、また、他の比較回路139
を備え、その回路の入力は入力120及び121 （ＶＳＹＮ
ＣＩ及びＶＩＰ）に接続されている。この比較回路の出
力は、２入力ＮＡＮＤゲート140 の入力に接続され、そ
のゲートは別の入力に／ＬＣＶ１を受ける。その反転回
路は、また、２入力ＮＡＮＤゲート138 を有し、その入
力は入力118 及び119 （ＶＥＸＴ及びＬＣＶ１）に接続
される。ＮＡＮＤゲート138 及び140 の出力は、２入力
ＮＡＮＤゲート141 の２つの入力に接続され、その出力
はカウンタ９の入力に接続される。

【０１０３】ここでは、上記の回路１とディププレイ機
器の動作のために他に必要な回路との間のインターフェ
イス及び特にマイクロコントローラとこれらの回路との
間のリンクについて説明していない。同様に、上記の説
明では、実行すべきタスクのシーケンス及びそれを有効
に実行するために生成すべき制御信号の決定に関して十
分に正確であるので、マイクロコントローラのプログラ
ミングに関して特別な情報を記載していない。スタンダ
ードの認識は、その存在を知るマイクロコントローラの
能力によってのみ、すなわち、このスタンダードの特性
がこのマイクロコントローラに結合されたメモリ中に記
憶されているかいないかと事実によってのみ制限される
ことか明らかに理解される。

【０１０４】スクリーンが様々なコネクタを有するなら
ば異なる伝送線から来る同期信号を受ける多重化手段を
備えることもできる。これによって、例えば、１つがワ
ークスナーションであり、もう１つがマイクロコンピュ
ータである２つのコンピュータを１つの同じスクリーン
に接続して、ユーザがこれらの手段を異なるタスクに使
用することができる。従来技術では、２つのコンピュー
タから来る情報を同時にディスプレイすることは不可能
である。しかしながら、スクリーンが複数のコネクタを
備える限り、将来的にこれを妨げるものは何もない。

【図面の簡単な説明】

【図１】 どのプロトコルを使用するかを決定するため
のビデオ同期信号の特性を決定することができる回路を
図示したものである。

【図２】 ２つの２進数信号を比較して、それが等しい
（同じ状態）か異なる（異なる状態）かを判別するよう
に構成された回路を図示したものである。

【図３】 カウンタ内でのカウント動作を可能化または
無効化して、複合同期信号から抽出された垂直同期信号
を与えるように構成された制御回路を図示したものであ
る。

【図４】 複合入力信号の場合、抽出された垂直同期信
号がアクティブである時水平同期信号が非アクティブで
あるようにその水平同期信号を出力する信号出力回路を
図示したものである。

【図５】 ブラックレベル獲得信号の生成回路を図示し
たものである。

【図６】 検出回路を図示したものである。

【図７】 単一周波数同期信号と複合信号とを図示して
いる。

【図８】 極性信号と、制御信号の状態に対するカウン
タの内容の展開とを図示したものである。

【図９】 複合信号と、その複合信号の状態に対するカ
ウンタの内容の進化と、その複合信号から抽出された垂
直同期信号及び水平同期信号とを図示したものである。

【図10】 ビデオ信号と、その関連するブラックレベル
基準信号とを図示したものである。

【図11】 クロック分周器または同期信号分周器の装置
を図示したものである。

【図12】 水平同期出力信号の極性インバータ回路を図
示したものである。

【符号の説明】

１ 回路 ２、３、４ 入力端子 ５、６ 出力端子 ７ メモリ ８ マイクロコントローラ ９ カウンタ 10、11 入力 12 マルチプレクサ 13 出力 17 データバス 18 検出回路 110 、111 検出器 112 、113 ＮＡＮＤゲート 114 ＭＯＳスイッチ 117 インバータ ＩＮＣＩ 同期信号 ＶＥＸＴ 抽出された２進数信号 ＨＳＹＮＣＩ 入力同期信号 ＨＳＹＮＣＯ 出力同期信号 ＣＫ クロック信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヨン−ユク リー フランス国 13100 エクス アン プロ ヴァンス アヴニュ ヴァル サン−タン ドレ ル ムーラン ドゥ プロヴァンス ３

Claims (36)

【特許請求の範囲】
1. 【請求項１】 ビデオスタンダード認識方法であって、 期間を示す値を記憶し、 カウント値（Ｑ）を生成し、当該カウント値を、２進数
   同期信号が１つの状態にあるときインクリメントし、他
   の状態にあるときデクリメントし、 同期信号の所定のタイミングで、期間を示す値とカウン
   ト値とを比較し、 比較の結果に応じて、ビデオスタンダードを示す信号を
   生成する、ことを特徴とする方法。
2. 【請求項２】 上記の期間を示す値がプログラム可能で
   あることを特徴とする請求項１に記載の方法。
3. 【請求項３】 上記同期信号中で所定の型の遷移が起き
   た後の所定の時間の間、比較を実行することを特徴とす
   る請求項１または２に記載の方法。
4. 【請求項４】 上記ビデオスタンダードを示す信号は、
   ある数の所定の型の遷移の後に生成することを特徴とす
   る請求項１〜３のいずれか１項に記載の方法。
5. 【請求項５】 上記カウント値を、２つの一定の値（Ｑ
   ＭＩＮ、ＱＭＡＸ）間の範囲に保持することを特徴とす
   る請求項１〜４のいずれか１項に記載の方法。
6. 【請求項６】 上記期間を示す値を、上記の一定値の１
   つに等しいようにプログラムすることを特徴とする請求
   項５に記載の方法。
7. 【請求項７】 上記カウント値を、２つの一定値から選
   択された１つの値と上記の一定値の間のプログラムされ
   た値（ＶＴＨ）との間の範囲に保持することを特徴とす
   る請求項５または６に記載の方法。
8. 【請求項８】 上記プログラムされた値は、同期信号が
   所定の状態にある期間より長い期間を示すことを特徴と
   する請求項７に記載の方法。
9. 【請求項９】 上記カウント値がプログラムされた値に
   達すると、抽出された２進数信号（ＶＥＸＴ）の状態を
   変えて、この抽出された２進数信号をアクティブ状態に
   し、上記カウント値が選択した一定値に達するとその抽
   出された２進数信号の状態を再度変えて非アクティブ状
   態にすることを特徴とする請求項７または８に記載の方
   法。
10. 【請求項10】 出力同期信号（ＨＳＹＮＣＯ）を上記同
    期信号から生成し、上記カウント値がプログラムされた
    値に達すると、上記出力同期信号を非アクティブ化する
    ことを特徴とする請求項９に記載の方法。
11. 【請求項11】 上記出力同期信号から、該出力同期信号
    が非アクティブの時にアクティブになる２進数基準信号
    （ＣＬＭＰＯ）を生成することを特徴とする請求項１〜
    10のいずれか１項に記載の方法。
12. 【請求項12】 上記基準信号を、上記の抽出された２進
    数信号がアクティブの時非アクティブにすることを特徴
    とする請求項11に記載の方法。
13. 【請求項13】 同期入力信号（ＶＳＹＮＣＩ）を受ける
    少なくとも１つの入力端子と、 同期出力信号（ＶＳＹＮＣＯ）を出力する１つの出力端
    子と、 マイクロコントローラと、 １つの入力に上記同期入力信号を受け、上記同期入力信
    号に対して遅延された内部同期信号（ＩＮＣＩ）とピッ
    クアップ制御論理信号（ＣＡＰ）を生成する手段を備え
    る検出回路と、 カウントクロック信号（Ｈ）によってセットされ、上記
    内部同期信号の状態に応じてインクリメントまたはデク
    リメントされるカウント値（Ｑ）を生成するカウンタで
    あり、このカウント値はそのカウンタの並列出力ポート
    によってアクセスできるカウンタと、 上記ピックアップ制御信号がアクティブ状態にある時、
    上記カウント値をロードするための並列入／出力ポート
    を備えるレジスタとを備えることを特徴するビデオスタ
    ンダード認識回路。
14. 【請求項14】 １つの入力に上記カウント値を受け、上
    記カウント値を最小閾値（ＱＭＩＮ）及び最大閾値（Ｑ
    ＭＡＸ）と比較する比較手段を備えることを特徴とする
    請求項13に記載の回路。
15. 【請求項15】 上記制御回路は、最大閾値または最小閾
    値に上記カウント値が達すると上記カウント値のインク
    リメイトまたはデクリメントをホールドするカウント可
    能化論理信号を生成することを特徴とする請求項14に記
    載の回路。
16. 【請求項16】 上記検出回路は、同期入力信号に所定の
    型のエッジを検出すると上記ピックアップ制御信号をア
    クティブ状態にし、上記の所定のエッジの型は、マイク
    ロコントローラから来る感知論理信号（ＬＣＶ０）の状
    態によって決定されることを特徴とする請求項13〜15の
    いずれか１項に記載の回路。
17. 【請求項17】 上記マイクロコントローラから上記レジ
    スタに値を書き込む手段を備えることを特徴とする請求
    項13〜16のいずれか１項に記載の回路。
18. 【請求項18】 第１の入力に上記同期入力信号を受ける
    第２のカウンタを備えることを特徴とする請求項13〜17
    のいずれか１項に記載の回路。
19. 【請求項19】 上記第２のカウンタは、上記マイクロコ
    ントローラにデータバスを介してカウント値（Ｃ）を出
    力し、更に上記マイクロコントローラに割り込み信号
    （ＩＮＴ）を出力することができることを特徴とする請
    求項18に記載の回路。
20. 【請求項20】 上記制御回路は、内部複合信号から抽出
    されるた垂直同期信号（ＶＥＸＴ）を生成して出力端子
    に出力する手段を備えることを特徴とする請求項14〜19
    のいずれか１項に記載の回路。
21. 【請求項21】 上記制御回路は、上記マイクロコントロ
    ーラから来る獲得／抽出論理信号（ＬＣＶ１）がアクテ
    ィブ状態である時、抽出された垂直同期信号を生成する
    ことを特徴とする請求項20に記載の回路。
22. 【請求項22】 上記第１のカウンタのカウント値を上記
    マイクロコントローラから来るプログラム可能な閾値
    （ＶＴＨ）と比較する比較手段を備えることを特徴とす
    る請求項14〜21のいずれか１項に記載の回路。
23. 【請求項23】 プログラム可能な閾値は、上記マイクロ
    コントローラによって上記レジスタに書き込まれ、上記
    制御回路はレジスタの内容を受ける入力を備えることを
    特徴とる請求項22に記載の回路。
24. 【請求項24】 上記検出回路は、獲得／抽出信号がアク
    ティブの時、上記ピックアップ制御信号を非アクティブ
    にすることを特徴とする請求項21〜23のいずれ１項に記
    載の回路。
25. 【請求項25】 第２の出力端子と、抽出された垂直同期
    信号を受ける出力回路とを具備して、上記出力回路は、
    入力同期信号から第２の出力同期信号（ＨＳＹＮＣＯ）
    を生成し、この第２の出力同期信号（ＨＳＹＮＣＯ）を
    上記の第２の出力端子に出力する手段を備え、その第２
    の出力同期信号（ＨＳＹＮＣＯ）は抽出された垂直同期
    信号がアクティブの時非アクティブであることを特徴と
    する請求項20〜24のいずれか１項に記載の回路。
26. 【請求項26】 第３の出力端子にブラックレベルパルス
    信号（ＣＬＭＰＯ）を出力する手段を備えるラッチ回路
    を備え、上記ブラックレベルパルス信号は第２の出力同
    期信号が非アクティブになるとアクティブ状態にされる
    ことを特徴とする請求項25に記載の回路。
27. 【請求項27】 上記ブラックレベル信号パルスの持続期
    間はプログラム可能であり、上記ラッチ回路は、上記マ
    イクロコントローラから選択論理信号（ＢＰ０、ＢＰ
    １）を受け、その受けた選択論理信号の状態に応じた持
    続期間を有するパルスを生成する手段を備えることを特
    徴とする請求項26に記載の回路。
28. 【請求項28】 上記ラッチ回路は、抽出された同期信号
    を受ける入力と、抽出された同期垂直信号がアクティブ
    である時ブラックレベル信号を非アクティブ化する手段
    とを備えることを特徴とする請求項27に記載の回路。
29. 【請求項29】 上記マイクロコントローラから来る所定
    の周波数を有するクロック信号（ＣＫ）からカウントク
    ロック信号を生成する手段を有し、そのカウントクロッ
    ク信号は、そのマイクロコントローラか来るクロック信
    号の周波数より低い周波数を有することを特徴とする請
    求項13〜28のいずれか１項に記載の回路。
30. 【請求項30】 同期入力信号より低い周波数で、上記第
    ２のカウンタの入力に同期信号を出力する手段を備える
    ことを特徴とする請求項18〜29のいずれか１公に記載の
    回路。
31. 【請求項31】 第２の同期入力信号（ＨＳＹＮＣＩ）を
    受ける第２の入力端子と、上記マイクロコントローラか
    ら来る論理選択信号（ＳＣＩ１）の状態に応じて上記検
    出回路に同期入力信号のいずれかを選択的に出力する選
    択手段とを備えることを特徴とする請求項13〜30のいず
    れか１項に記載の回路。
32. 【請求項32】 上記第１のカウンタに入力されるカウン
    トクロック信号の周波数は、第２の同期入力信号が選択
    される時、上記マイクロコントローラから来るクロック
    信号の周波数に等しく、第１の同期入力信号が選択され
    る時、上記クロック信号の周波数より低いことを特徴と
    する請求項31に記載の回路。
33. 【請求項33】 上記第２のカウンタは、第２の同期入力
    信号を受けるための第２の入力を備えることを特徴とす
    る請求項31または32に記載の回路。
34. 【請求項34】 上記第２のカウンタの第２の入力に、上
    記第２の同期入力信号の周波数より低い周波数を有する
    信号を出力する手段を備えることを特徴とする請求項33
    に記載の回路。
35. 【請求項35】 第３の同期入力信号（ＣＳＹＮＣＩ）を
    受ける第３の入力端子と、上記マイクロコントローラか
    ら来る論理選択信号（ＳＣＩ１）の状態に応じて上記出
    力回路及び上記検出回路の入力に第２または第３の同期
    入力信号を選択的に出力する選択手段とを備えることを
    特徴とする請求項31〜34のいずれか１項に記載の回路。
36. 【請求項36】 同期入力信号の極性に対して同期出力信
    号の極性を反対にする手段を備える請求項13〜35のいず
    れか１項に記載の回路。