JPH07261715A - タイミングジェネレータ - Google Patents
タイミングジェネレータInfo
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- JPH07261715A JPH07261715A JP6079414A JP7941494A JPH07261715A JP H07261715 A JPH07261715 A JP H07261715A JP 6079414 A JP6079414 A JP 6079414A JP 7941494 A JP7941494 A JP 7941494A JP H07261715 A JPH07261715 A JP H07261715A
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- JP
- Japan
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- timing generator
- pll
- master clock
- signal
- oscillation
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- Liquid Crystal Display Device Control (AREA)
- Controls And Circuits For Display Device (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 広範囲の周波数を有するマスタークロックの
生成を可能としタイミングジェネレータの汎用化を図
る。 【構成】 タイミングジェネレータは所定規格の影像信
号に同期したマスタークロックを生成し且つ該マスター
クロックに従って所定のタイミング制御信号をアクティ
ブマトリクス型の表示パネルに供給する。タイミングジ
ェネレータは異なった発振周波数帯が割り当てられた３
個のＰＬＬ発振回路１，２，３と、入力された影像信号
の規格に従って該当するＰＬＬ発振回路を選択する一対
の入力セレクタ４及び出力セレクタ５を備えている。選
択されたＰＬＬ発振回路は入力された影像信号に含まれ
る水平同期信号ＨＳＹＮＣに同期したマスタークロック
を発振周波数帯の範囲内で生成する事ができる。例えば
第１ＰＬＬ発振回路１は位相比較器１１、低域濾波器１
２、電圧制御発振器１３及び１／Ｎ分周器７からなる各
構成要素を結線した位相固定閉ループであり、各構成要
素のパラメータを固定して発振周波数帯の割り当てを行
なっている。
生成を可能としタイミングジェネレータの汎用化を図
る。 【構成】 タイミングジェネレータは所定規格の影像信
号に同期したマスタークロックを生成し且つ該マスター
クロックに従って所定のタイミング制御信号をアクティ
ブマトリクス型の表示パネルに供給する。タイミングジ
ェネレータは異なった発振周波数帯が割り当てられた３
個のＰＬＬ発振回路１，２，３と、入力された影像信号
の規格に従って該当するＰＬＬ発振回路を選択する一対
の入力セレクタ４及び出力セレクタ５を備えている。選
択されたＰＬＬ発振回路は入力された影像信号に含まれ
る水平同期信号ＨＳＹＮＣに同期したマスタークロック
を発振周波数帯の範囲内で生成する事ができる。例えば
第１ＰＬＬ発振回路１は位相比較器１１、低域濾波器１
２、電圧制御発振器１３及び１／Ｎ分周器７からなる各
構成要素を結線した位相固定閉ループであり、各構成要
素のパラメータを固定して発振周波数帯の割り当てを行
なっている。
Description
【０００１】
【産業上の利用分野】本発明は水平走査回路や垂直走査
回路等の周辺回路を内蔵したアクティブマトリクス型の
表示パネルに駆動用のタイミング制御信号を供給するタ
イミングジェネレータに関する。より詳しくは、タイミ
ングジェネレータ内でマスタークロックを生成するＰＬ
Ｌ発振回路の構成に関する。
回路等の周辺回路を内蔵したアクティブマトリクス型の
表示パネルに駆動用のタイミング制御信号を供給するタ
イミングジェネレータに関する。より詳しくは、タイミ
ングジェネレータ内でマスタークロックを生成するＰＬ
Ｌ発振回路の構成に関する。
【０００２】
【従来の技術】近年アクティブマトリクス型の液晶表示
パネルが盛んに開発されている。画素駆動用の薄膜トラ
ンジスタとともに、水平走査回路や垂直走査回路等の周
辺回路も同時に集積形成できる。このアクティブマトリ
クス型液晶表示パネルを駆動する為外部からタイミング
ジェネレータによりタイミング制御信号を水平走査回路
や垂直走査回路に供給する。図５にタイミングジェネレ
ータの一般的な構成を示す。タイミングジェネレータは
基準信号となるマスタークロックを生成する為にＰＬＬ
発振回路１０１を備えている。又信号形成部１０２を備
えておりマスタークロックに従って種々のタイミング制
御信号を形成し液晶表示パネル側に供給する。ＰＬＬ発
振回路１０１は電圧制御発振器（ＶＣＯ）１０３と１／
Ｎ分周器１０４と位相比較器１０５と低域濾波器（ＬＰ
Ｆ）１０６とからなる位相固定閉ループで構成されてい
る。ＶＣＯ１０３で生成されたマスタークロックを分周
器１０４で１／Ｎに分周する。位相比較器１０５は分周
器１０４の出力と水平同期信号（ＨＳＹＮＣ）の位相比
較を行なう。この水平同期信号は外部入力されたビデオ
信号から分離抽出されたものである。位相比較器１０５
の出力結果はＬＰＦ１０６を介してエラー信号となりＶ
ＣＯ１０３にフィードバックをかけその発振周波数を調
整する。この結果、水平同期信号ＨＳＹＮＣに位相固定
されたマスタークロックが生成される。
パネルが盛んに開発されている。画素駆動用の薄膜トラ
ンジスタとともに、水平走査回路や垂直走査回路等の周
辺回路も同時に集積形成できる。このアクティブマトリ
クス型液晶表示パネルを駆動する為外部からタイミング
ジェネレータによりタイミング制御信号を水平走査回路
や垂直走査回路に供給する。図５にタイミングジェネレ
ータの一般的な構成を示す。タイミングジェネレータは
基準信号となるマスタークロックを生成する為にＰＬＬ
発振回路１０１を備えている。又信号形成部１０２を備
えておりマスタークロックに従って種々のタイミング制
御信号を形成し液晶表示パネル側に供給する。ＰＬＬ発
振回路１０１は電圧制御発振器（ＶＣＯ）１０３と１／
Ｎ分周器１０４と位相比較器１０５と低域濾波器（ＬＰ
Ｆ）１０６とからなる位相固定閉ループで構成されてい
る。ＶＣＯ１０３で生成されたマスタークロックを分周
器１０４で１／Ｎに分周する。位相比較器１０５は分周
器１０４の出力と水平同期信号（ＨＳＹＮＣ）の位相比
較を行なう。この水平同期信号は外部入力されたビデオ
信号から分離抽出されたものである。位相比較器１０５
の出力結果はＬＰＦ１０６を介してエラー信号となりＶ
ＣＯ１０３にフィードバックをかけその発振周波数を調
整する。この結果、水平同期信号ＨＳＹＮＣに位相固定
されたマスタークロックが生成される。
【０００３】
【発明が解決しようとする課題】一般に図５に示したＰ
ＬＬ発振回路１０１はＶＣＯやＬＰＦ等の回路定数で決
定される発振周波数帯を有しており、限られた範囲でし
か周波数を変化できない。これに対し、外部入力される
ビデオ信号にはＮＴＳＣ，ＮＴＳＣ−ＷＩＤＥ，ＭＵＳ
Ｅ ＮＴＳＣ Ｃｏｎｖｅｒｔ，ＰＡＬ，ＰＡＬプラ
ス，ハイビジョン等様々な規格があり、各々異なった周
波数の水平同期信号を含んでいる。ＰＬＬ発振回路１０
１は回路定数によって固定される特定の発振周波数帯を
有しており、これに従って受け入れ可能な水平同期信号
の周波数範囲も決められてしまう。この為、従来のタイ
ミングジェネレータは特定のビデオ信号規格にしか対応
することができず、汎用性を欠いていたという課題があ
る。
ＬＬ発振回路１０１はＶＣＯやＬＰＦ等の回路定数で決
定される発振周波数帯を有しており、限られた範囲でし
か周波数を変化できない。これに対し、外部入力される
ビデオ信号にはＮＴＳＣ，ＮＴＳＣ−ＷＩＤＥ，ＭＵＳ
Ｅ ＮＴＳＣ Ｃｏｎｖｅｒｔ，ＰＡＬ，ＰＡＬプラ
ス，ハイビジョン等様々な規格があり、各々異なった周
波数の水平同期信号を含んでいる。ＰＬＬ発振回路１０
１は回路定数によって固定される特定の発振周波数帯を
有しており、これに従って受け入れ可能な水平同期信号
の周波数範囲も決められてしまう。この為、従来のタイ
ミングジェネレータは特定のビデオ信号規格にしか対応
することができず、汎用性を欠いていたという課題があ
る。
【０００４】
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明は種々のビデオ影像信号規格に対応可
能な汎用性に優れた液晶表示パネル駆動用のタイミング
ジェネレータを提供する事を目的とする。かかる目的を
達成する為に以下の手段を講じた。即ち本発明にかかる
タイミングジェネレータは基本的に、所定規格の影像信
号に同期したマスタークロックを生成し且つ該マスター
クロックに従って所定のタイミング制御信号をアクティ
ブマトリクス表示パネルに供給するものである。本タイ
ミングジェネレータは異なった発振周波数帯が割り当て
られた複数個のＰＬＬ発振手段と、入力された影像信号
の規格に従って該当するＰＬＬ発振手段を選択する切換
手段とを備えている。かかる構成により、選択されたＰ
ＬＬ発振手段は該入力された影像信号が有する基準周期
に同期したマスタークロックを該発振周波数帯の範囲内
で生成する事を特徴とする。
題に鑑み、本発明は種々のビデオ影像信号規格に対応可
能な汎用性に優れた液晶表示パネル駆動用のタイミング
ジェネレータを提供する事を目的とする。かかる目的を
達成する為に以下の手段を講じた。即ち本発明にかかる
タイミングジェネレータは基本的に、所定規格の影像信
号に同期したマスタークロックを生成し且つ該マスター
クロックに従って所定のタイミング制御信号をアクティ
ブマトリクス表示パネルに供給するものである。本タイ
ミングジェネレータは異なった発振周波数帯が割り当て
られた複数個のＰＬＬ発振手段と、入力された影像信号
の規格に従って該当するＰＬＬ発振手段を選択する切換
手段とを備えている。かかる構成により、選択されたＰ
ＬＬ発振手段は該入力された影像信号が有する基準周期
に同期したマスタークロックを該発振周波数帯の範囲内
で生成する事を特徴とする。
【０００５】各ＰＬＬ発振手段は、位相比較器、低域濾
波器、電圧制御発振器及び分周器等の各構成要素を結線
した位相固定閉ループからなり、諸構成要素の回路定数
（パラメータ）を固定して割り当てられた発振周波数帯
を設定している。又、複数個の位相固定閉ループは単一
の分周器を共有している。前記切換手段は選択された位
相固定閉ループを除く残りの位相固定閉ループを該分周
器から切り離しその動作を停止させる。各ＰＬＬ発振手
段は、類似した規格を有する影像信号をまとめて分担す
る様にその発振周波数帯が設定されている。
波器、電圧制御発振器及び分周器等の各構成要素を結線
した位相固定閉ループからなり、諸構成要素の回路定数
（パラメータ）を固定して割り当てられた発振周波数帯
を設定している。又、複数個の位相固定閉ループは単一
の分周器を共有している。前記切換手段は選択された位
相固定閉ループを除く残りの位相固定閉ループを該分周
器から切り離しその動作を停止させる。各ＰＬＬ発振手
段は、類似した規格を有する影像信号をまとめて分担す
る様にその発振周波数帯が設定されている。
【０００６】
【作用】アクティブマトリクス型の液晶表示パネル等を
駆動するタイミングジェネレータでは、位相固定閉ルー
プにより影像信号に同期したマスタークロックを基準信
号として使用している。本発明では、規格の異なる影像
信号を単一のタイミングジェネレータで対応可能とする
為、複数の位相固定閉ループを備え、広範囲のマスター
クロック周波数を得る様にしている。個々の位相固定閉
ループに対応してマスタークロック周波数が近接する影
像信号規格をまとめて割り当てる様にしている。
駆動するタイミングジェネレータでは、位相固定閉ルー
プにより影像信号に同期したマスタークロックを基準信
号として使用している。本発明では、規格の異なる影像
信号を単一のタイミングジェネレータで対応可能とする
為、複数の位相固定閉ループを備え、広範囲のマスター
クロック周波数を得る様にしている。個々の位相固定閉
ループに対応してマスタークロック周波数が近接する影
像信号規格をまとめて割り当てる様にしている。
【０００７】
【実施例】以下図面を参照して本発明の好適な実施例を
詳細に説明する。図１は本発明にかかるタイミングジェ
ネレータを示す模式的なブロック図である。本タイミン
グジェネレータは所定規格の影像信号に同期したマスタ
ークロックを生成し且つ該マスタークロックに従って所
定のタイミング制御信号をアクティブマトリクス型の表
示パネルに供給するものである。図示する様に本タイミ
ングジェネレータは異なった発振周波数帯が割り当てら
れた複数個（本例では３個）のＰＬＬ発振回路１，２，
３を備えている。又入力された影像信号の規格に従って
該当するＰＬＬ発振手段を選択する切換手段とを備えて
おり、本例では一対の入力セレクタ４及び出力セレクタ
５で構成されている。選択されたＰＬＬ発振回路は入力
された影像信号が有する基準周期に同期したマスターク
ロックを該発振周波数帯の範囲内で生成する。生成され
たマスタークロックは信号形成部６に供給され所定のタ
イミング制御信号が形成される。
詳細に説明する。図１は本発明にかかるタイミングジェ
ネレータを示す模式的なブロック図である。本タイミン
グジェネレータは所定規格の影像信号に同期したマスタ
ークロックを生成し且つ該マスタークロックに従って所
定のタイミング制御信号をアクティブマトリクス型の表
示パネルに供給するものである。図示する様に本タイミ
ングジェネレータは異なった発振周波数帯が割り当てら
れた複数個（本例では３個）のＰＬＬ発振回路１，２，
３を備えている。又入力された影像信号の規格に従って
該当するＰＬＬ発振手段を選択する切換手段とを備えて
おり、本例では一対の入力セレクタ４及び出力セレクタ
５で構成されている。選択されたＰＬＬ発振回路は入力
された影像信号が有する基準周期に同期したマスターク
ロックを該発振周波数帯の範囲内で生成する。生成され
たマスタークロックは信号形成部６に供給され所定のタ
イミング制御信号が形成される。
【０００８】各ＰＬＬ発振回路は位相固定閉ループを構
成する。例えば第１ＰＬＬ発振回路１は第１位相比較器
１１、第１低域濾波器（ＬＰＦ１）１２、第１電圧制御
発振器（ＶＣＯ１）１３及び１／Ｎ分周器７からなる各
構成要素を結線した位相固定閉ループからなる。諸構成
要素の回路定数（パラメータ）は固定されており、例え
ば３０MHz 近傍の発振周波数帯が割り当てられている。
同様に第２ＰＬＬ発振回路２は第２位相比較器２１、第
２低域濾波器（ＬＰＦ２）２２、第２電圧制御発振器
（ＶＣＯ２）２３及び共通の１／Ｎ分周器７からなる各
構成要素を結線した位相固定閉ループからなる。諸構成
要素のパラメータは固定されており例えば４０MHz 近傍
の発振周波数帯が割り当てられている。さらに第３ＰＬ
Ｌ発振回路３は第３位相比較器３１、第３低域濾波器
（ＬＰＦ３）３２、第３電圧制御発振器（ＶＣＯ３）３
３及び共通の１／Ｎ分周器７からなる各構成要素を結線
した位相固定閉ループである。諸構成要素のパラメータ
を固定して例えば４４MHz 近傍の発振周波数帯を割り当
てている。各ＰＬＬ発振回路は類似した規格を有する影
像信号をまとめて分担する様にその発振周波数帯が設定
されている。例えば第１ＰＬＬ発振回路１にはＮＴＳＣ
規格とＰＡＬ規格の影像信号をまとめて分担する。第２
ＰＬＬ発振回路２はＮＴＳＣ−ＷＩＤＥ規格とＰＡＬプ
ラス規格をまとめて分担する。第３ＰＬＬ発振回路３は
ハイビジョン規格とＭＵＳＥ ＮＴＳＣＣｏｎｖｅｒｔ
規格をまとめて分担する。なお上述した分担方式は単に
一例に過ぎず、基本的には対応するマスタークロックの
周波数が互いに近い規格をひとまとめにする事が可能で
ある。
成する。例えば第１ＰＬＬ発振回路１は第１位相比較器
１１、第１低域濾波器（ＬＰＦ１）１２、第１電圧制御
発振器（ＶＣＯ１）１３及び１／Ｎ分周器７からなる各
構成要素を結線した位相固定閉ループからなる。諸構成
要素の回路定数（パラメータ）は固定されており、例え
ば３０MHz 近傍の発振周波数帯が割り当てられている。
同様に第２ＰＬＬ発振回路２は第２位相比較器２１、第
２低域濾波器（ＬＰＦ２）２２、第２電圧制御発振器
（ＶＣＯ２）２３及び共通の１／Ｎ分周器７からなる各
構成要素を結線した位相固定閉ループからなる。諸構成
要素のパラメータは固定されており例えば４０MHz 近傍
の発振周波数帯が割り当てられている。さらに第３ＰＬ
Ｌ発振回路３は第３位相比較器３１、第３低域濾波器
（ＬＰＦ３）３２、第３電圧制御発振器（ＶＣＯ３）３
３及び共通の１／Ｎ分周器７からなる各構成要素を結線
した位相固定閉ループである。諸構成要素のパラメータ
を固定して例えば４４MHz 近傍の発振周波数帯を割り当
てている。各ＰＬＬ発振回路は類似した規格を有する影
像信号をまとめて分担する様にその発振周波数帯が設定
されている。例えば第１ＰＬＬ発振回路１にはＮＴＳＣ
規格とＰＡＬ規格の影像信号をまとめて分担する。第２
ＰＬＬ発振回路２はＮＴＳＣ−ＷＩＤＥ規格とＰＡＬプ
ラス規格をまとめて分担する。第３ＰＬＬ発振回路３は
ハイビジョン規格とＭＵＳＥ ＮＴＳＣＣｏｎｖｅｒｔ
規格をまとめて分担する。なお上述した分担方式は単に
一例に過ぎず、基本的には対応するマスタークロックの
周波数が互いに近い規格をひとまとめにする事が可能で
ある。
【０００９】一方入力セレクタ４は１／Ｎ分周器７と各
位相比較器１１，２１，３１の間に介在している。出力
セレクタ５は各電圧制御発振器１３，２３，３３と１／
Ｎ分周器７の間に介在している。一対の入力セレクタ４
及び出力セレクタ５は互いに共働して動作し、選択され
たＰＬＬ発振回路を除く残りのＰＬＬ発振回路を分周器
７から切り離し、その動作を停止させる。
位相比較器１１，２１，３１の間に介在している。出力
セレクタ５は各電圧制御発振器１３，２３，３３と１／
Ｎ分周器７の間に介在している。一対の入力セレクタ４
及び出力セレクタ５は互いに共働して動作し、選択され
たＰＬＬ発振回路を除く残りのＰＬＬ発振回路を分周器
７から切り離し、その動作を停止させる。
【００１０】引き続き図１を参照して位相固定閉ループ
の動作を詳細に説明する。例えば、一対の入力セレクタ
４及び出力セレクタ５によって第１ＰＬＬ発振回路１が
選択された場合を例に挙げる。ＶＣＯ１により生成され
たマスタークロックは出力セレクタ５を介して１／Ｎ分
周器７に送られる。この分周器７はマスタークロックを
１／Ｎの割合で分周する。分周器７の出力は入力セレク
タ４を介して位相比較器１に分配される。位相比較器１
は分配された分周器７の出力と水平同期信号ＨＳＹＮＣ
の位相比較を行なう。なお水平同期信号ＨＳＹＮＣはＮ
ＴＳＣ規格又はＰＡＬ規格に従った影像信号から予め分
離されたものであり、所定の基準周期を有する。位相比
較器１の出力はマスタークロックの分周信号と水平同期
信号ＨＳＹＮＣとの間の位相誤差を表わすエラー信号で
あり、ＬＰＦ１を介してＶＣＯ１にフィードバックさ
れ、その発振周波数を調整し水平同期信号ＨＳＹＮＣに
位相固定されたマスタークロックが得られる。なお、分
周器７の分周レートを表わすＮは入力される水平同期信
号ＨＳＹＮＣの周期及び表示パネルに含まれる水平及び
垂直画素数により決まり、表示画面上の真円率が１００
％に近くなる様に設定される。
の動作を詳細に説明する。例えば、一対の入力セレクタ
４及び出力セレクタ５によって第１ＰＬＬ発振回路１が
選択された場合を例に挙げる。ＶＣＯ１により生成され
たマスタークロックは出力セレクタ５を介して１／Ｎ分
周器７に送られる。この分周器７はマスタークロックを
１／Ｎの割合で分周する。分周器７の出力は入力セレク
タ４を介して位相比較器１に分配される。位相比較器１
は分配された分周器７の出力と水平同期信号ＨＳＹＮＣ
の位相比較を行なう。なお水平同期信号ＨＳＹＮＣはＮ
ＴＳＣ規格又はＰＡＬ規格に従った影像信号から予め分
離されたものであり、所定の基準周期を有する。位相比
較器１の出力はマスタークロックの分周信号と水平同期
信号ＨＳＹＮＣとの間の位相誤差を表わすエラー信号で
あり、ＬＰＦ１を介してＶＣＯ１にフィードバックさ
れ、その発振周波数を調整し水平同期信号ＨＳＹＮＣに
位相固定されたマスタークロックが得られる。なお、分
周器７の分周レートを表わすＮは入力される水平同期信
号ＨＳＹＮＣの周期及び表示パネルに含まれる水平及び
垂直画素数により決まり、表示画面上の真円率が１００
％に近くなる様に設定される。
【００１１】本例では、第１ＰＬＬ発振回路１はＮＴＳ
Ｃ規格及びＰＡＬ規格を分担しており、これに応じて３
０MHz 近傍の発振周波数帯が割り当てられている。この
マスタークロック周波数はＶＣＯやＬＰＦの回路構成に
よりその可変範囲が決まる。ＶＣＯとしてＬＣ発振器を
使用する場合、周波数可変範囲はコイルのインダクタン
スやコンデンサのコンダクタンスにより決定される。本
例では、割り当てられた３０MHz 近傍の発振周波数帯を
確保する様にインダクタンスやコンダクタンス等の回路
定数が固定される。同様に第２ＰＬＬ発振回路２につい
ても、分担するＮＴＳＣ−ＷＩＤＥ規格及びＰＡＬプラ
ス規格に応じて割り当てられた４０MHz近傍の発振周波
数帯を満足する様に回路定数が決定される。第３ＰＬＬ
発振回路３についても分担するハイビジョン規格及びＭ
ＵＳＥ ＮＴＳＣ Ｃｏｎｖｅｒｔ規格に応じて割り当
てられた４４MHz 近傍の発振周波数帯を満足する様に回
路定数が固定される。この様に、本発明では複数のＰＬ
Ｌ発振回路を備え、外部入力される影像信号の規格に従
って適切な発振周波数帯を有するＰＬＬ発振回路が選択
できるので、単一のタイミングジェネレータにより広範
囲の周波数のマスタークロックを生成する事が可能であ
る。なお上記の例では３個のＰＬＬ発振回路に３０MHz
帯、４０MHz 帯及び４４MHz 帯を各々割り当てていた
が、これは単に例示に過ぎず本発明の範囲を限定するも
のではない。又上述した実施例では影像信号の規格に対
応して発振周波数の割り当てを行なっていたが、この他
にも例えば駆動対象となる表示パネルの水平及び垂直画
素数によって必要なマスタークロック周波数が異なる
為、これに対しても応用可能である事はいうまでもな
い。
Ｃ規格及びＰＡＬ規格を分担しており、これに応じて３
０MHz 近傍の発振周波数帯が割り当てられている。この
マスタークロック周波数はＶＣＯやＬＰＦの回路構成に
よりその可変範囲が決まる。ＶＣＯとしてＬＣ発振器を
使用する場合、周波数可変範囲はコイルのインダクタン
スやコンデンサのコンダクタンスにより決定される。本
例では、割り当てられた３０MHz 近傍の発振周波数帯を
確保する様にインダクタンスやコンダクタンス等の回路
定数が固定される。同様に第２ＰＬＬ発振回路２につい
ても、分担するＮＴＳＣ−ＷＩＤＥ規格及びＰＡＬプラ
ス規格に応じて割り当てられた４０MHz近傍の発振周波
数帯を満足する様に回路定数が決定される。第３ＰＬＬ
発振回路３についても分担するハイビジョン規格及びＭ
ＵＳＥ ＮＴＳＣ Ｃｏｎｖｅｒｔ規格に応じて割り当
てられた４４MHz 近傍の発振周波数帯を満足する様に回
路定数が固定される。この様に、本発明では複数のＰＬ
Ｌ発振回路を備え、外部入力される影像信号の規格に従
って適切な発振周波数帯を有するＰＬＬ発振回路が選択
できるので、単一のタイミングジェネレータにより広範
囲の周波数のマスタークロックを生成する事が可能であ
る。なお上記の例では３個のＰＬＬ発振回路に３０MHz
帯、４０MHz 帯及び４４MHz 帯を各々割り当てていた
が、これは単に例示に過ぎず本発明の範囲を限定するも
のではない。又上述した実施例では影像信号の規格に対
応して発振周波数の割り当てを行なっていたが、この他
にも例えば駆動対象となる表示パネルの水平及び垂直画
素数によって必要なマスタークロック周波数が異なる
為、これに対しても応用可能である事はいうまでもな
い。
【００１２】図２は、図１に示した低域濾波器（ＬＰ
Ｆ）の具体的な構成例を示す回路図であり、３個のＬＰ
Ｆの例が挙げられている。（Ａ）は１個の抵抗素子Ｒと
１個の容量素子Ｃからなるラグフィルタである。（Ｂ）
は２個の抵抗素子Ｒ１，Ｒ２と１個の容量素子Ｃからな
るラグリードフィルタである。（Ｃ）は２個の抵抗素子
Ｒ１，Ｒ２と１個の容量素子Ｃと１個の増幅器ＡＭＰか
らなるアクティブフィルタである。何れの場合もそのフ
ィルタ特性は構成要素の抵抗値及び容量値で決定され
る。これらのＬＰＦを図１に示した各ＰＬＬ発振回路に
組み込む場合、割り当てられた発振周波数帯を満足する
様に構成要素の抵抗値及び容量値が適宜選択固定され
る。
Ｆ）の具体的な構成例を示す回路図であり、３個のＬＰ
Ｆの例が挙げられている。（Ａ）は１個の抵抗素子Ｒと
１個の容量素子Ｃからなるラグフィルタである。（Ｂ）
は２個の抵抗素子Ｒ１，Ｒ２と１個の容量素子Ｃからな
るラグリードフィルタである。（Ｃ）は２個の抵抗素子
Ｒ１，Ｒ２と１個の容量素子Ｃと１個の増幅器ＡＭＰか
らなるアクティブフィルタである。何れの場合もそのフ
ィルタ特性は構成要素の抵抗値及び容量値で決定され
る。これらのＬＰＦを図１に示した各ＰＬＬ発振回路に
組み込む場合、割り当てられた発振周波数帯を満足する
様に構成要素の抵抗値及び容量値が適宜選択固定され
る。
【００１３】図３は本発明にかかるタイミングジェネレ
ータを組み込んだ表示システムの一例を示すブロック図
である。図示する様にこのシステムはタイミングジェネ
レータ５１とデコーダ／ドライバ５２と表示パネル５３
とから構成されている。デコーダ／ドライバ５２は外部
入力された影像信号ＶＩＤＥＯを処理して垂直同期信号
ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣを分離する。さ
らに影像信号を復調した後表示パネル５３の駆動に適し
たＲＧＢ信号を出力する。なお、このＲＧＢ信号はタイ
ミングジェネレータ５１から供給される交流化信号ＦＲ
Ｐに従って交流化されている。一方タイミングジェネレ
ータ５１は図１に示した様な構成を有しており、外部入
力された影像信号ＶＩＤＥＯの規格に応じて特定のＰＬ
Ｌ発振回路が選択される。選択されたＰＬＬ発振回路は
デコーダ／ドライバ５２から転送された水平同期信号Ｈ
ＳＹＮＣに基づいて同期化されたマスタークロックを生
成する。さらにこのマスタークロックに基づいて種々の
タイミング制御信号を表示パネル５３に供給する。これ
らのタイミング制御信号には水平スタート信号（ＨＳ
Ｔ）、一対の水平クロック信号（ＨＣＫ１，ＨＣＫ
２）、垂直スタート信号（ＶＳＴ）、垂直クロック信号
（ＶＣＫ１，ＶＣＫ２）等が含まれる。最後に表示パネ
ル５３はＲＧＢ信号、種々のタイミング制御信号及び対
向電圧Ｖｃｏｍの供給を受け、所定の画像表示を行な
う。
ータを組み込んだ表示システムの一例を示すブロック図
である。図示する様にこのシステムはタイミングジェネ
レータ５１とデコーダ／ドライバ５２と表示パネル５３
とから構成されている。デコーダ／ドライバ５２は外部
入力された影像信号ＶＩＤＥＯを処理して垂直同期信号
ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣを分離する。さ
らに影像信号を復調した後表示パネル５３の駆動に適し
たＲＧＢ信号を出力する。なお、このＲＧＢ信号はタイ
ミングジェネレータ５１から供給される交流化信号ＦＲ
Ｐに従って交流化されている。一方タイミングジェネレ
ータ５１は図１に示した様な構成を有しており、外部入
力された影像信号ＶＩＤＥＯの規格に応じて特定のＰＬ
Ｌ発振回路が選択される。選択されたＰＬＬ発振回路は
デコーダ／ドライバ５２から転送された水平同期信号Ｈ
ＳＹＮＣに基づいて同期化されたマスタークロックを生
成する。さらにこのマスタークロックに基づいて種々の
タイミング制御信号を表示パネル５３に供給する。これ
らのタイミング制御信号には水平スタート信号（ＨＳ
Ｔ）、一対の水平クロック信号（ＨＣＫ１，ＨＣＫ
２）、垂直スタート信号（ＶＳＴ）、垂直クロック信号
（ＶＣＫ１，ＶＣＫ２）等が含まれる。最後に表示パネ
ル５３はＲＧＢ信号、種々のタイミング制御信号及び対
向電圧Ｖｃｏｍの供給を受け、所定の画像表示を行な
う。
【００１４】図４は、図３に示した表示パネル５３の一
例を示す回路図である。本例では表示パネルはアクティ
ブマトリクス型の液晶パネルからなる。但し本発明の応
用範囲はこれに限られるものではなく、本発明にかかる
タイミングジェネレータは他の構造の表示パネルに対し
ても適用可能である事はいうまでもない。図示する様
に、表示パネルは行列配置した複数の液晶画素ＬＣを含
んでいる。個々の液晶画素ＬＣは対向電極と画素電極か
らなり両者の間に液晶が挟持されている。対向電極には
所定の対向電圧Ｖｃｏｍが印加される。個々の液晶画素
ＬＣと並列に付加容量Ｃｓが接続されている。液晶画素
の行方向に沿ってゲートラインＸが延設されているとと
もに、列方向に沿って信号ラインＹが延設されている。
ゲートラインＸと信号ラインＹの各交点には液晶画素駆
動用のトランジスタＴｒが形成されている。トランジス
タＴｒのゲート電極は対応するゲートラインＸに接続さ
れ、ソース電極は対応する信号ラインＹに接続され、ド
レイン電極は対応する液晶画素ＬＣの画素電極に接続さ
れている。ゲートラインＸは垂直シフトレジスタ５４に
接続され、信号ラインＹは対応するアナログスイッチＳ
Ｗを介してＲＧＢ信号の供給を受ける。個々のアナログ
スイッチＳＷは水平シフトレジスタ５５により開閉制御
される。
例を示す回路図である。本例では表示パネルはアクティ
ブマトリクス型の液晶パネルからなる。但し本発明の応
用範囲はこれに限られるものではなく、本発明にかかる
タイミングジェネレータは他の構造の表示パネルに対し
ても適用可能である事はいうまでもない。図示する様
に、表示パネルは行列配置した複数の液晶画素ＬＣを含
んでいる。個々の液晶画素ＬＣは対向電極と画素電極か
らなり両者の間に液晶が挟持されている。対向電極には
所定の対向電圧Ｖｃｏｍが印加される。個々の液晶画素
ＬＣと並列に付加容量Ｃｓが接続されている。液晶画素
の行方向に沿ってゲートラインＸが延設されているとと
もに、列方向に沿って信号ラインＹが延設されている。
ゲートラインＸと信号ラインＹの各交点には液晶画素駆
動用のトランジスタＴｒが形成されている。トランジス
タＴｒのゲート電極は対応するゲートラインＸに接続さ
れ、ソース電極は対応する信号ラインＹに接続され、ド
レイン電極は対応する液晶画素ＬＣの画素電極に接続さ
れている。ゲートラインＸは垂直シフトレジスタ５４に
接続され、信号ラインＹは対応するアナログスイッチＳ
Ｗを介してＲＧＢ信号の供給を受ける。個々のアナログ
スイッチＳＷは水平シフトレジスタ５５により開閉制御
される。
【００１５】垂直シフトレジスタ５４はタイミングジェ
ネレータ５１から入力された垂直クロック信号ＶＣＫ
１，ＶＣＫ２に応じて垂直スタート信号ＶＳＴを順次転
送し、ゲートラインＸを１水平期間毎に線順次選択す
る。一方水平シフトレジスタ５５は同じくタイミングジ
ェネレータ５１から入力された一対の水平クロック信号
ＨＣＫ１，ＨＣＫ２に応じて水平スタート信号ＨＳＴを
順次転送し、１水平期間内で全てのアナログスイッチＳ
Ｗを順次開閉制御する。かかる構成により、ＲＧＢ信号
は導通したアナログスイッチＳＷ及びトランジスタＴｒ
を介して個々の液晶画素ＬＣに書き込まれ所望の画像表
示が行なわれる。
ネレータ５１から入力された垂直クロック信号ＶＣＫ
１，ＶＣＫ２に応じて垂直スタート信号ＶＳＴを順次転
送し、ゲートラインＸを１水平期間毎に線順次選択す
る。一方水平シフトレジスタ５５は同じくタイミングジ
ェネレータ５１から入力された一対の水平クロック信号
ＨＣＫ１，ＨＣＫ２に応じて水平スタート信号ＨＳＴを
順次転送し、１水平期間内で全てのアナログスイッチＳ
Ｗを順次開閉制御する。かかる構成により、ＲＧＢ信号
は導通したアナログスイッチＳＷ及びトランジスタＴｒ
を介して個々の液晶画素ＬＣに書き込まれ所望の画像表
示が行なわれる。
【００１６】
【発明の効果】以上説明した様に、本発明によれば、タ
イミングジェネレータは異なった発振周波数帯が割り当
てられた複数個のＰＬＬ発振回路を備えており、入力さ
れた影像信号の規格に従って該当するＰＬＬ発振回路が
選択される。選択されたＰＬＬ発振回路は入力された影
像信号が有する基準周期に同期したマスタークロックを
該発振周波数帯の範囲内で生成する。かかる構成によ
り、単一のタイミングジェネレータで種々の規格の影像
信号に応じた広範囲の周波数のマスタークロックを生成
する事が可能となり、タイミングジェネレータの汎用性
が増すという効果が得られる。
イミングジェネレータは異なった発振周波数帯が割り当
てられた複数個のＰＬＬ発振回路を備えており、入力さ
れた影像信号の規格に従って該当するＰＬＬ発振回路が
選択される。選択されたＰＬＬ発振回路は入力された影
像信号が有する基準周期に同期したマスタークロックを
該発振周波数帯の範囲内で生成する。かかる構成によ
り、単一のタイミングジェネレータで種々の規格の影像
信号に応じた広範囲の周波数のマスタークロックを生成
する事が可能となり、タイミングジェネレータの汎用性
が増すという効果が得られる。
【図１】本発明にかかるタイミングジェネレータの実施
例を示すブロック図である。
例を示すブロック図である。
【図２】図１に示したタイミングジェネレータに組み込
まれる低域濾波器の具体例を示す回路図である。
まれる低域濾波器の具体例を示す回路図である。
【図３】図１に示したタイミングジェネレータを組み込
んだ表示システムの一例を示すブロック図である。
んだ表示システムの一例を示すブロック図である。
【図４】図３に示した表示システムに組み込まれる表示
パネルの具体的な構成例を示す回路図である。
パネルの具体的な構成例を示す回路図である。
【図５】従来のタイミングジェネレータの一例を示すブ
ロック図である。
ロック図である。
【符号の説明】 １ 第１ＰＬＬ発振回路 ２ 第２ＰＬＬ発振回路 ３ 第３ＰＬＬ発振回路 ４ 入力セレクタ ５ 出力セレクタ ６ 信号形成部 ７ １／Ｎ分周器 １１ 位相比較器１ １２ ＬＰＦ１ １３ ＶＣＯ１ ２１ 位相比較器２ ２２ ＬＰＦ２ ２３ ＶＣＯ２ ３１ 位相比較器３ ３２ ＬＰＦ３ ３３ ＶＣＯ３
Claims (5)
- 【請求項１】 所定規格の影像信号に同期したマスター
クロックを生成し且つ該マスタークロックに従って所定
のタイミング制御信号をアクティブマトリクス表示パネ
ルに供給する為のタイミングジェネレータであって、 異なった発振周波数帯が割り当てられた複数個のＰＬＬ
発振手段と、入力された影像信号の規格に従って該当す
るＰＬＬ発振手段を選択する切換手段とを備えており、 選択されＰＬＬ発振手段は該入力された影像信号が有す
る基準周期に同期したマスタークロックを該発振周波数
帯の範囲内で生成する事を特徴とするタイミングジェネ
レータ。 - 【請求項２】 各ＰＬＬ発振手段は、位相比較器、低域
濾波器、電圧制御発振器及び分周器からなる各構成要素
を結線した位相固定閉ループからなり、該構成要素のパ
ラメータを固定して割り当てられた発振周波数帯を設定
する事を特徴とする請求項１記載のタイミングジェネレ
ータ。 - 【請求項３】 複数のＰＬＬ発振手段は分周器を共有す
る事を特徴とする請求項２記載のタイミングジェネレー
タ。 - 【請求項４】 前記切換手段は、選択されたＰＬＬ発振
手段を除く残りのＰＬＬ発振手段を該分周器から切り離
しその動作を停止させる事を特徴とする請求項３記載の
タイミングジェネレータ。 - 【請求項５】 各ＰＬＬ発振手段は、類似した規格を有
する影像信号をまとめて分担する様にその発振周波数帯
が設定されている事を特徴とする請求項１記載のタイミ
ングジェネレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6079414A JPH07261715A (ja) | 1994-03-24 | 1994-03-24 | タイミングジェネレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6079414A JPH07261715A (ja) | 1994-03-24 | 1994-03-24 | タイミングジェネレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07261715A true JPH07261715A (ja) | 1995-10-13 |
Family
ID=13689215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6079414A Pending JPH07261715A (ja) | 1994-03-24 | 1994-03-24 | タイミングジェネレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07261715A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100483532B1 (ko) * | 1997-12-24 | 2005-08-17 | 삼성전자주식회사 | 멀티싱크를구현하는피엘엘시스템 |
-
1994
- 1994-03-24 JP JP6079414A patent/JPH07261715A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100483532B1 (ko) * | 1997-12-24 | 2005-08-17 | 삼성전자주식회사 | 멀티싱크를구현하는피엘엘시스템 |
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