JPH07248992A - 画像データ転送制御装置 - Google Patents

画像データ転送制御装置

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JPH07248992A
JPH07248992A JP6039562A JP3956294A JPH07248992A JP H07248992 A JPH07248992 A JP H07248992A JP 6039562 A JP6039562 A JP 6039562A JP 3956294 A JP3956294 A JP 3956294A JP H07248992 A JPH07248992 A JP H07248992A
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bus
image data
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Akira Shimatani
朗 嶋谷
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Kyocera Mita Industrial Co Ltd
Original Assignee
Mita Industrial Co Ltd
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Abstract

(57)【要約】 【目的】 この発明は、バスの使用要求状態に応じた効
率的なＤＭＡ転送が行える画像データ転送制御装置を提
供することを目的とする。 【構成】 画像データ転送制御装置において、バス制御
権を獲得して設定された連続転送数の画像データをＤＭ
Ａ転送する転送処理と、設定されたバス解放期間の間、
獲得したバス制御権を解放するバス解放処理とを、所定
数の画像データが転送されるまで繰り返して行うＤＭＡ
転送処理手段７、ならびにバスの使用要求状態を監視
し、連続転送数の設定値およびバス解放期間の設定値
を、バスの使用要求状態に基づいて変更させる設定値変
更手段１を備えている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、画像データ転送制御
装置に関する。
【０００２】
【従来の技術】ファクシミリ装置等の画像形成装置に
は、主制御装置であるＣＰＵと、バス・マスタとなりう
る画像処理部のような他の制御部を備えているものがあ
る。このような画像形成装置においては、メモリに格納
されている画像データに対して画像処理部によって画像
処理を施し、画像処理後の画像データを他のメモリに格
納するといったことが行われる。メモリと画像処理部等
の制御部との間のデータ転送としては、転送を高速に行
うために、一般にＤＭＡ転送が用いられている。
【０００３】従来のＤＭＡ転送としては、図４（ａ）に
示すように、バス制御権を獲得後、必要な転送数が完了
するまで転送を連続して行うバースト転送または図４
（ｂ）に示すように１転送ずつバス制御権を獲得し、バ
ス制御権を獲得するごとに転送を行うサイクルスチール
転送が用いられていた。
【０００４】図４において、バス・リクエスト信号＊Ｂ
Ｒは、ファクシミリ装置の主制御装置であるＣＰＵに画
像処理部等の他の制御部から入力されるバスの解放要求
であり、他の制御部がバスを使用したい場合に、この信
号がアサートされる。バス・グラント信号＊ＢＧは、Ｃ
ＰＵがバス・リクエスト信号＊ＢＲに基づいてＣＰＵが
バスを解放したときに、そのことを他の制御部に知らせ
るためにＣＰＵによってアサートされる信号である。
【０００５】バス・グラント・アクノリッジ信号＊ＢＧ
ＡＣＫは、バス解放要求を出した他の制御部が、バス・
グラント信号＊ＢＧによってバスが解放されたことを知
ったときに、他の制御部によってアサートされる信号で
ある。他の制御部は、このバス・グラント・アクノリッ
ジ信号＊ＢＧＡＣＫをアサートしている間、バス・マス
タとなる。
【０００６】
【発明が解決しようとする課題】バースト転送では、転
送期間中、ＣＰＵや他の機器がＣＰＵバスを一切使用で
きないため、他に重要な処理が発生したときにその処理
を行えず、動作不良となるという問題がある。
【０００７】一方、サイクルスチール転送においては、
バス制御権獲得のための動作が頻繁に行われるため、全
てのデータを転送するための時間が長くなるという問題
がある。
【０００８】この発明は、バスの使用要求状態に応じた
効率的なＤＭＡ転送が行える画像データ転送制御装置を
提供することを目的とする。
【０００９】
【課題を解決するための手段】この発明による第１の画
像データ転送制御装置は、バス制御権を獲得して設定さ
れた連続転送数の画像データをＤＭＡ転送する転送処理
と、設定されたバス解放期間の間、獲得したバス制御権
を解放するバス解放処理とを、所定数の画像データが転
送されるまで繰り返して行うＤＭＡ転送処理手段、なら
びにバスの使用要求状態を監視し、連続転送数の設定値
およびバス解放期間の設定値を、バスの使用要求状態に
基づいて変更させる設定値変更手段を備えていることを
特徴とする。予め定められた所定の優先度が高い他の機
器からのバス使用要求があったときには、ＤＭＡ転送処
理手段による処理を中断させる手段を設けてもよい。
【００１０】この発明による第２の画像データ転送制御
装置は、画像データが記憶された画像メモリと、画像処
理装置と、これらの機器を制御する中央処理装置が、バ
スを介して相互に接続されているシステムにおいて、画
像処理装置と画像メモリとの間での画像データをＤＭＡ
転送するための画像データ転送制御装置であって、バス
制御権を獲得して設定された連続転送数の画像データを
ＤＭＡ転送する転送処理と、設定されたバス解放期間の
間、バスを中央処理装置に解放するバス解放処理とを、
所定数の画像データが転送されるまで繰り返し行うＤＭ
Ａ転送処理手段、ならびにバスの使用要求状態を監視
し、連続転送数の設定値およびバス解放期間の設定値
を、バスの使用要求状態に基づいて変更させる設定値変
更手段を備えていることを特徴とする。
【００１１】連続転送数およびバス解放期間の設定およ
び設定変更は、たとえば、中央処理装置によって行われ
る。予め定められた所定の優先度が高い他の機器からの
バス使用要求があったときには、ＤＭＡ転送処理手段に
よる処理を中断させる手段を設けてもよい。
【００１２】
【作用】この発明による第１の画像データ転送制御装置
では、バス制御権を獲得して設定された連続転送数の画
像データをＤＭＡ転送する転送処理と、設定されたバス
解放期間の間、獲得したバス制御権を解放するバス解放
処理とが、所定数の画像データが転送されるまで繰り返
し行われる。そして、連続転送数の設定値およびバス解
放期間の設定値が、バスの使用要求状態に基づいて変更
される。
【００１３】この発明による第２の画像データ転送制御
装置では、バス制御権を獲得して設定された連続転送数
の画像データをＤＭＡ転送する転送処理と、設定された
バス解放期間の間、バスを中央処理装置に解放するバス
解放処理とが、所定数の画像データが転送されるまで繰
り返し行われる。そして、連続転送数の設定値およびバ
ス解放期間の設定値が、バスの使用要求状態に基づいて
変更される。
【００１４】
【実施例】以下、この発明をファクシミリ装置に適用し
た場合の実施例について説明する。
【００１５】図１は、ファクシミリ装置の構成を示して
いる。
【００１６】ファクシミリ装置１は、主制御装置である
ＣＰＵ１によって制御される。ＣＰＵ１には、ＣＰＵバ
スを介して第１メモリ２、第２メモリ３、圧縮−伸長回
路４、読取回路６、縮小回路７、出力回路８、モデム１
０が接続されている。
【００１７】読取回路６は、スキャナ部５を制御するこ
とによって、原稿画像を読み取る。圧縮−伸長回路４
は、送信データを圧縮するとともに復調後のデータを伸
長する。モデム１０は、圧縮後の送信データを変調する
とともに受信データを復調する。縮小回路７は、画像デ
ータを縮小するための画像処理を行う。出力回路８は、
画像データをプリンタ部９に送る。プリンタ部９は、送
られてきた画像データに基づいて画像を記録紙上に再生
する。
【００１８】図２は、縮小回路７の構成を示している。
【００１９】第１メモリ２のある連続したアドレス空間
に格納されている画像データを縮小回路７にＤＭＡ転送
して縮小処理を行い、縮小処理後のデータを第２メモリ
２のある連続したアドレス空間に格納する場合を想定す
る。この場合の縮小回路７の転送制御信号が、図３に示
されている。この場合、第１メモリ２から転送されてき
た画像データに対して縮小処理が行われた後のデータは
図示しないレジスタに一旦蓄積され、所定数以上のの縮
小データがレジスタに蓄積されたときに、縮小データが
第２メモリ３にＤＭＡ転送される。
【００２０】上記縮小処理を行う場合には、ＣＰＵ１か
ら全転送数指定データ、連続転送数指定データおよびバ
ス解放期間指定データがレジスタ部２２に送られて、レ
ジスタ部２２に格納される。全転送数指定データは、１
行分の画像データに対して縮小処理が行われることによ
って生成され、第２メモリ３に転送される１行分の縮小
データ数（全転送数）を指定するためのデータである。
【００２１】連続転送数指定データは、１回のＤＭＡ転
送によって転送すべき画像データ数（連続転送数）を指
定するためのデータである。バス解放期間指定データ
は、各ＤＭＡ転送の間に設定されかつＣＰＵ１にＣＰＵ
バスを解放させる期間（バス解放期間）を指定するため
のデータである。バス解放期間は、ＣＰＵクロックのク
ロック数（バス解放期間設定値）を用いて設定される。
【００２２】ＣＰＵ１からスタート指定信号がプロセス
コントロール部２１に送られる。ＣＰＵ１からスタート
指定信号がプロセスコントロール部２１に送られると、
プロセスコントロール部２１からサイクル制御部２３に
実行許可信号が送られ、サイクル制御部２３によって、
ＤＭＡ有効信号＊ＤＭＡＥＮがアサートされる。
【００２３】ＤＭＡ有効信号＊ＤＭＡＥＮがアサートさ
れると、バス制御信号生成部２４によって、バス・リク
エスト信号＊ＢＲがアサートされる。ＣＰＵ１は、バス
・リクエスト信号＊ＢＲがアサートされると、所定のタ
イミングで、ＣＰＵバスを解放したのち、バス・グラン
ト信号＊ＢＧをアサートする。
【００２４】バス・グラント信号＊ＢＧがアサートされ
ると、バス制御信号生成部２４によって、バス・グラン
ト・アクノリッジ信号＊ＢＧＡＣＫがアサートされる。
これにより、縮小回路７がバス・マスタとなる。
【００２５】この後、バス制御信号生成部２４によっ
て、第１メモリ２に対するアドレス・ストローブ信号＊
ＡＳが所定時間間隔でアサートされるとともにリードラ
イト信号Ｒ／＊Ｗがリード・サイクルを示すＨレベルに
される。リードライト信号Ｒ／＊Ｗの切替えは、縮小処
理部２５からのリード要求およびライト要求に基づいて
行われる。また、アドレスストローブ信号＊ＡＳに同期
して、データ・ストローブ信号＊ＵＤＳ、＊ＬＤＳがア
サートされるとともにアドレス信号（図示略）が第１メ
モリ２に送られる。
【００２６】アドレスストローブ信号＊ＡＳがアサート
されるごとに、第１メモリ２から、画像データが１つず
つ読み出される。そして、読み出された画像データがバ
ス裁定回路２６を介して縮小処理部２５にＤＭＡ転送さ
れ、縮小処理が行われる。縮小処理が行われた後のデー
タは、図示しないレジスタに蓄積される。
【００２７】バス制御信号生成部２４は、リード・サイ
クル時のアドレスストローブ信号＊ＡＳに同期した読み
出しアドレスストローブ信号＊ＡＳＲをサイクル制御部
２３に出力する。また、バス制御信号生成部２４は、後
述するように、ライト・サイクル時のアドレスストロー
ブ信号＊ＡＳに同期した書き込みアドレスストローブ信
号＊ＡＳＷをサイクル制御部２３に出力する。
【００２８】サイクル制御部２３には、全転送数カウン
タ、連続転送数カウンタおよびバス解放期間カウンタと
が設けられている。全転送数カウンタは、バス制御信号
生成部２４からの書き込みアドレスストローブ信号＊Ａ
ＳＷがアサートされるごとにカウント値が１だけインク
リメントされる。連続転送数カウンタには、バス制御信
号生成部２４からの読み出しアドレスストローブ信号＊
ＡＳＲおよび書き込みアドレスストローブ信号＊ＡＳＷ
がアサートされるごとにカウント値が１だけインクリメ
ントされる。連続転送数カウンタのカウント値がレジス
タ部２２に設定されている連続転送数に達したときに
は、ＤＭＡ有効信号＊ＤＭＡＥＮがネゲートされるとと
ともにカウンタ値がリセットされる。
【００２９】したがって、画像データの連続転送数がレ
ジスタ部２２に格納されている連続転送数に達すると、
ＤＭＡ有効信号＊ＤＭＡＥＮがネゲートされる。ＤＭＡ
有効信号＊ＤＭＡＥＮがネゲートされると、バス制御信
号生成部２４によって、バス・グラント・アクノリッジ
信号＊ＢＧＡＣＫがネゲートされ、ＣＰＵバスがＣＰＵ
１に解放される。
【００３０】ＣＰＵバスがＣＰＵ１に解放されると、サ
イクル制御部２３のバス解放期間カウンタは、ＣＰＵク
ロックの入力クロック数をカウントし、カウント値がレ
ジスタ部２２に格納されているバス解放期間設定値に達
すると、ＤＭＡ有効信号＊ＤＭＡＥＮをアサートすると
ともにカウント値をリセットする。したがって、ＣＰＵ
１によって指定されたバス解放期間の間、ＣＰＵバスが
ＣＰＵ１に解放される。
【００３１】ＤＭＡ有効信号＊ＤＭＡＥＮがアサートさ
れると、再び、バス・リクエスト信号＊ＢＲがアサート
され、上述した一連の動作が行われ、第１メモリ２から
縮小処理部２５に画像データが転送されて、縮小処理が
施される。
【００３２】以上のような処理が繰り返され、縮小処理
が行われた後に生成された縮小データの数が所定数以上
になったときおよび第１メモリ２から一行分の画像デー
タがすべて縮小回路７に転送されて縮小処理が終了した
ときには、上記と同様な動作により、縮小データが第２
メモリ３に転送される。ただし、この場合には、リード
ライト信号Ｒ／＊Ｗがライト・サイクルを示すＬレベル
にされる。また、ライト・サイクル中においては、アド
レス・ストローブ信号＊ＡＳに同期した書き込み用アド
レス・ストローブ信号＊ＡＳＷが、バス制御信号生成部
２４からサイクル制御部２３に送られる。
【００３３】以上のような動作が繰り返し行われている
間、ＣＰＵ１はＣＰＵバスの使用要求状態を監視してい
る。そして、ＣＰＵ１は、ＣＰＵバスの使用要求状態に
応じて、レジスタ部２２に格納されている連続転送数お
よびバス解放期間の設定値を変更する。この変更は、Ｃ
ＰＵバスがＣＰＵ１に解放されている期間に行われる。
【００３４】たとえば、縮小回路７以外の機器からのバ
ス使用要求が比較的多いときには、縮小回路７のＤＭＡ
転送に対する連続転送数が少なくされ、バス解放期間が
長くされる。逆に、縮小回路７以外の機器からのバス使
用要求が比較的少ないときには、縮小回路７のＤＭＡ転
送に対する連続転送数が多くされ、バス解放期間が短く
される。
【００３５】図３に示す例では、時点ｔn 〜ｔn+1 の間
のバス解放期間に、連続転送数およびバス解放期間の設
定値が変更されている。つまり、連続転送数の設定値が
多くされ、バス解放期間の設定値が短くされている。し
たがって、時点ｔn+1 以降においては、連続転送数が多
くなり、バス解放期間が短くなっている。
【００３６】このようにして、ＤＭＡ転送がバス解放期
間をおいて繰り返し行われ、レジスタ部２２に設定され
た全転送数分の縮小データが縮小処理部２５から第２メ
モリ３に転送されると、そのことがサイクル制御部２３
の全転送数カウンタによって検出され、バス・グラント
・アクノリッジ信号＊ＢＧＡＣＫがネゲートされるとと
もにバス・リクエスト信号＊ＢＲのアサートが禁止され
る。これにより、今回のスタート指定信号に基づく、１
行分の画像データのＤＭＡ転送処理が終了する。
【００３７】なお、優先度の非常に高い他の機器からの
バス使用要求があったときには、ＣＰＵ１は、サイクル
制御部２３に中断信号を送り、ＤＭＡ転送を一時中断さ
せるようにしてもよい。ＤＭＡ転送が一時中断された後
の再開は、ＣＰＵ１からの再開信号がサイクル制御部２
３に送られることにより行われる。
【００３８】上記実施例では、連続転送数およびバス解
放期間の設定値の変更は、ＣＰＵ１によって行われてい
るが、縮小回路７側でバス解放期間中にバス・リクエス
ト信号＊ＢＲの状態を監視することによりバス使用要求
状態を判別し、この判別結果に基づいて、縮小回路７側
で連続転送数およびバス解放期間の設定値を変更するよ
うにしてもよい。
【００３９】
【発明の効果】この発明によれば、バスの使用要求状態
に応じた効率的なＤＭＡ転送が行える。
【図面の簡単な説明】
【図１】ファクシミリ装置の全体的な構成を示す電気ブ
ロック図である。
【図２】図１の縮小回路の構成を示す電気ブロック図で
ある。
【図３】図１の縮小回路の各部の信号を示すタイムチャ
ートである。
【図４】従来のバースト転送時およびサイクルスチール
転送時におけるバス獲得ための制御信号を示すタムチャ
ートである。
【符号の説明】
１ ＣＰＵ ２ 第１メモリ ３ 第２メモリ ２１ プロセスコントロール ２２ レジスタ部 ２３ サイクル制御部 ２４ バス制御信号生成部 ２５ 縮小処理部 ２６ バス裁定回路

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 バス制御権を獲得して設定された連続転
    送数の画像データをＤＭＡ転送する転送処理と、設定さ
    れたバス解放期間の間、獲得したバス制御権を解放する
    バス解放処理とを、所定数の画像データが転送されるま
    で繰り返して行うＤＭＡ転送処理手段、ならびに、 バスの使用要求状態を監視し、連続転送数の設定値およ
    びバス解放期間の設定値を、バスの使用要求状態に基づ
    いて変更させる設定値変更手段、 を備えている画像データ転送制御装置。
  2. 【請求項２】 画像データが記憶された画像メモリと、
    画像処理装置と、これらの機器を制御する中央処理装置
    が、バスを介して相互に接続されているシステムにおい
    て、画像処理装置と画像メモリとの間での画像データを
    ＤＭＡ転送するための画像データ転送制御装置であっ
    て、 バス制御権を獲得して設定された連続転送数の画像デー
    タをＤＭＡ転送する転送処理と、設定されたバス解放期
    間の間、バスを中央処理装置に解放するバス解放処理と
    を、所定数の画像データが転送されるまで繰り返し行う
    ＤＭＡ転送処理手段、ならびに、 バスの使用要求状態を監視し、連続転送数の設定値およ
    びバス解放期間の設定値を、バスの使用要求状態に基づ
    いて変更させる設定値変更手段、 を備えている画像データ転送制御装置。
  3. 【請求項３】中央処理装置が、連続転送数およびバス解
    放期間の設定および設定変更を行うことを特徴とする請
    求項２記載の画像データ転送制御装置。
  4. 【請求項４】予め定められた所定の優先度が高い他の機
    器からのバス使用要求があったときには、ＤＭＡ転送処
    理手段による処理を中断させる手段が設けられているこ
    とを特徴とする請求項１および２のいずれかに記載の画
    像データ転送制御装置。
JP6039562A 1994-03-10 1994-03-10 画像データ転送制御装置 Pending JPH07248992A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP6039562A JPH07248992A (ja) 1994-03-10 1994-03-10 画像データ転送制御装置
US08/395,873 US5517325A (en) 1994-03-10 1995-02-28 Direct memory access (DMA) controller with programmable bus release period for timing DMA transfers

Applications Claiming Priority (1)

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JP6039562A JPH07248992A (ja) 1994-03-10 1994-03-10 画像データ転送制御装置

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