JPH0713923A - バス制御方法 - Google Patents
バス制御方法Info
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- JPH0713923A JPH0713923A JP15257093A JP15257093A JPH0713923A JP H0713923 A JPH0713923 A JP H0713923A JP 15257093 A JP15257093 A JP 15257093A JP 15257093 A JP15257093 A JP 15257093A JP H0713923 A JPH0713923 A JP H0713923A
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- Japan
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- cpu
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Abstract
(57)【要約】
【目的】 ＣＰＵステータスのバスアイドル状態を検出
するための検出回路が不要で必要になるまではＣＰＵが
最優先でバス占有権を確保し得るとともに、緊急ＤＭＡ
信号を発生させるための回路が不要で、データの必要の
度合いに応じた優先レベルを持つＤＭＡ転送要求信号の
発生が可能なこと。 【構成】 複数のモジュールを共通バスに接続したシス
テムにおいて、バス要求に優先度を設定するとともに、
共通バスにバスアービタを接続し、各モジュールからの
複数の優先度レベルのバス要求に対してバスアービタに
よりバスアービトレーションするようにした。また、Ｄ
ＭＡコントローラのバス要求信号を複線化してバス要求
の度合いに応じた優先度レベルを持たせた。さらには、
バス要求に複数のレベルを持たせるとともにＤＭＡコン
トローラ内にデータ量の閾値を持つデータバッファを有
し、閾値に従い複数のレベルのバス要求を発生させるよ
うにした。
するための検出回路が不要で必要になるまではＣＰＵが
最優先でバス占有権を確保し得るとともに、緊急ＤＭＡ
信号を発生させるための回路が不要で、データの必要の
度合いに応じた優先レベルを持つＤＭＡ転送要求信号の
発生が可能なこと。 【構成】 複数のモジュールを共通バスに接続したシス
テムにおいて、バス要求に優先度を設定するとともに、
共通バスにバスアービタを接続し、各モジュールからの
複数の優先度レベルのバス要求に対してバスアービタに
よりバスアービトレーションするようにした。また、Ｄ
ＭＡコントローラのバス要求信号を複線化してバス要求
の度合いに応じた優先度レベルを持たせた。さらには、
バス要求に複数のレベルを持たせるとともにＤＭＡコン
トローラ内にデータ量の閾値を持つデータバッファを有
し、閾値に従い複数のレベルのバス要求を発生させるよ
うにした。
Description
【０００１】
【産業上の利用分野】本発明は、例えばプリンタコント
ローラ等の画像処理装置などのように、共通バスに複数
のモジュールが接続されたシステムにおけるバス制御方
法に関する。
ローラ等の画像処理装置などのように、共通バスに複数
のモジュールが接続されたシステムにおけるバス制御方
法に関する。
【０００２】
【従来の技術】現在、共通バスに接続されている複数個
のモジュールからのバス要求に対して、バスアービタは
図７のフローチャートに示すようなラウンドロビン方式
などにより、バス占有権を与えるようにしている。しか
し、この方法ではＣＰＵを含む各モジュールに対して平
等なサービスができるものの、ＣＰＵの稼働効率が下が
ってしまう可能性がある。また、画像データをＤＭＡ
（ダイレクト・メモリ・アクセス）転送を用いて出力す
る時のように、定期的に大量のデータが必要となる場合
においては、データが間に合わなくなってしまう可能性
もあるものである。
のモジュールからのバス要求に対して、バスアービタは
図７のフローチャートに示すようなラウンドロビン方式
などにより、バス占有権を与えるようにしている。しか
し、この方法ではＣＰＵを含む各モジュールに対して平
等なサービスができるものの、ＣＰＵの稼働効率が下が
ってしまう可能性がある。また、画像データをＤＭＡ
（ダイレクト・メモリ・アクセス）転送を用いて出力す
る時のように、定期的に大量のデータが必要となる場合
においては、データが間に合わなくなってしまう可能性
もあるものである。
【０００３】一方、現在の計算機システムを見た場合、
ＤＭＡコントローラからのバス要求信号は１本であり、
バス要求の優先度を指定することはできない。つまり、
バスに接続されているモジュールが全て同じ優先レベル
を持つものである。或いは、バス要求優先度レベルはシ
ステム（ハードウエア）の設計時に決定され、後からら
変更することはできないものである。このため、新たな
モジュールの追加を行った時などは柔軟に対応できない
ものである。
ＤＭＡコントローラからのバス要求信号は１本であり、
バス要求の優先度を指定することはできない。つまり、
バスに接続されているモジュールが全て同じ優先レベル
を持つものである。或いは、バス要求優先度レベルはシ
ステム（ハードウエア）の設計時に決定され、後からら
変更することはできないものである。このため、新たな
モジュールの追加を行った時などは柔軟に対応できない
ものである。
【０００４】しかして、特開平４−１４９７５８号公報
によれば、ＣＰＵの状態を検出する検出回路を設け、Ｃ
ＰＵがアイドル状態の時にＤＭＡ転送要求信号を出力す
る一方、最終ＤＭＡ開始時点を設定して最悪でもこの時
点でＤＭＡ転送要求信号を出すように構成するととも
に、前記検出回路において、他のバスサイクルが最終Ｄ
ＭＡ開始時点までに終了するかを判定し、終了しない場
合には緊急ＤＭＡ信号を発生させるようにしたものが示
されている。これにより、ＣＰＵの要求を優先させなが
ら、最悪でも最終ＤＭＡ開始時点までにはＤＭＡ転送が
行われるものとなる。
によれば、ＣＰＵの状態を検出する検出回路を設け、Ｃ
ＰＵがアイドル状態の時にＤＭＡ転送要求信号を出力す
る一方、最終ＤＭＡ開始時点を設定して最悪でもこの時
点でＤＭＡ転送要求信号を出すように構成するととも
に、前記検出回路において、他のバスサイクルが最終Ｄ
ＭＡ開始時点までに終了するかを判定し、終了しない場
合には緊急ＤＭＡ信号を発生させるようにしたものが示
されている。これにより、ＣＰＵの要求を優先させなが
ら、最悪でも最終ＤＭＡ開始時点までにはＤＭＡ転送が
行われるものとなる。
【０００５】
【発明が解決しようとする課題】しかし、上記公報方式
の場合、ＣＰＵの状態を検出する検出回路や緊急ＤＭＡ
信号を発生させるための回路を付加しなければならない
ものである。
の場合、ＣＰＵの状態を検出する検出回路や緊急ＤＭＡ
信号を発生させるための回路を付加しなければならない
ものである。
【０００６】しかして、本発明は上記公報方式における
ＣＰＵステータスのバスアイドル状態を検出するための
検出回路を付加することなく、必要になるまではＣＰＵ
が最優先でバス占有権を確保し得るとともに、緊急ＤＭ
Ａ信号を発生させるための回路を付加することなく、デ
ータの必要の度合いに応じた優先レベルを持つＤＭＡ転
送要求信号を発生させることができるバス制御方法を提
供することを目的とする。
ＣＰＵステータスのバスアイドル状態を検出するための
検出回路を付加することなく、必要になるまではＣＰＵ
が最優先でバス占有権を確保し得るとともに、緊急ＤＭ
Ａ信号を発生させるための回路を付加することなく、デ
ータの必要の度合いに応じた優先レベルを持つＤＭＡ転
送要求信号を発生させることができるバス制御方法を提
供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１記載の発明で
は、ＣＰＵ、メモリ、ＤＭＡコントローラ等の複数のモ
ジュールを共通バスに接続したシステムにおいて、バス
要求に優先度を設定するとともに、前記共通バスにバス
アービタを接続し、各モジュールからの複数の優先度レ
ベルのバス要求に対して前記バスアービタによりバスア
ービトレーションするようにした。
は、ＣＰＵ、メモリ、ＤＭＡコントローラ等の複数のモ
ジュールを共通バスに接続したシステムにおいて、バス
要求に優先度を設定するとともに、前記共通バスにバス
アービタを接続し、各モジュールからの複数の優先度レ
ベルのバス要求に対して前記バスアービタによりバスア
ービトレーションするようにした。
【０００８】請求項２記載の発明では、ＤＭＡコントロ
ーラのバス要求信号を複線化してバス要求の度合いに応
じた優先度レベルを持たせた。
ーラのバス要求信号を複線化してバス要求の度合いに応
じた優先度レベルを持たせた。
【０００９】さらに、請求項３記載の発明では、バス要
求に複数のレベルを持たせるとともにＤＭＡコントロー
ラ内にデータ量の閾値を持つデータバッファを有し、前
記閾値に従い複数のレベルのバス要求を発生させるよう
にした。
求に複数のレベルを持たせるとともにＤＭＡコントロー
ラ内にデータ量の閾値を持つデータバッファを有し、前
記閾値に従い複数のレベルのバス要求を発生させるよう
にした。
【００１０】
【作用】請求項１記載の発明においては、バス要求の優
先度レベルに応じてバス占有権をアービトレーションす
るだけでよいものとなる。
先度レベルに応じてバス占有権をアービトレーションす
るだけでよいものとなる。
【００１１】請求項２記載の発明においては、バス要求
信号を複線化して複数の優先度レベルを持ち得るように
したので、バス要求の優先度レベルのカスタマイズが可
能となる。
信号を複線化して複数の優先度レベルを持ち得るように
したので、バス要求の優先度レベルのカスタマイズが可
能となる。
【００１２】さらに、請求項３記載の発明においては、
データバッファの閾値を用いてバス要求の優先度レベル
を指定するようにしたので、緊急のバス要求である場合
にはＤＭＡコントローラが優先され、そうでない時には
ＣＰＵが優先されるものとなり、ＣＰＵステータスを検
出するための回路などを必要としないものとなる。
データバッファの閾値を用いてバス要求の優先度レベル
を指定するようにしたので、緊急のバス要求である場合
にはＤＭＡコントローラが優先され、そうでない時には
ＣＰＵが優先されるものとなり、ＣＰＵステータスを検
出するための回路などを必要としないものとなる。
【００１３】
【実施例】請求項１記載の発明の一実施例を図１及び図
２に基づいて説明する。まず、本実施例のシステムは例
えば図２に示すようにシステムバス（共通バス）１にＣ
ＰＵ２、メモリ３、ＤＭＡコントローラ４、その他のモ
ジュール５とともにバスアービタ６を接続した構成とさ
れている。ここに、ＤＭＡコントローラ４はバス要求を
発生するデバイスである。またバスアービタ６は上記の
各モジュール２，３，４，５からの複数の優先度レベル
のバス要求を処理するためのものである。
２に基づいて説明する。まず、本実施例のシステムは例
えば図２に示すようにシステムバス（共通バス）１にＣ
ＰＵ２、メモリ３、ＤＭＡコントローラ４、その他のモ
ジュール５とともにバスアービタ６を接続した構成とさ
れている。ここに、ＤＭＡコントローラ４はバス要求を
発生するデバイスである。またバスアービタ６は上記の
各モジュール２，３，４，５からの複数の優先度レベル
のバス要求を処理するためのものである。
【００１４】しかして、本実施例の特徴とするバスアー
ビタ６を用いたバス要求処理制御について図１のフロー
チャートを参照して説明する。
ビタ６を用いたバス要求処理制御について図１のフロー
チャートを参照して説明する。
【００１５】 ａ．複数の優先度レベルのバス要求がある場合。 図２に示したシステム構成において、例えば、ＣＰＵ
２、ＤＭＡコントローラ４から各々優先度１、優先度０
のバス要求が発生する（ただし、優先度０≧優先度１と
する）。バスアービタ６はバス要求が発生すると、バス
占有権を与えるモジュールを決定するために、バスアー
ビトレーションを行う。即ち、ＣＰＵ２、ＤＭＡコント
ローラ４からのバス要求信号をデコードし、バス要求の
優先度レベルを調べる。この結果、優先度レベルの高い
バス要求信号を出しているモジュールに対して（上例で
あれば、ＤＭＡコントローラ４）、バス占有権を与え
る。この後、ＤＭＡコントローラ４がバスサイクルを開
始する。
２、ＤＭＡコントローラ４から各々優先度１、優先度０
のバス要求が発生する（ただし、優先度０≧優先度１と
する）。バスアービタ６はバス要求が発生すると、バス
占有権を与えるモジュールを決定するために、バスアー
ビトレーションを行う。即ち、ＣＰＵ２、ＤＭＡコント
ローラ４からのバス要求信号をデコードし、バス要求の
優先度レベルを調べる。この結果、優先度レベルの高い
バス要求信号を出しているモジュールに対して（上例で
あれば、ＤＭＡコントローラ４）、バス占有権を与え
る。この後、ＤＭＡコントローラ４がバスサイクルを開
始する。
【００１６】 ｂ．バス要求の優先度レベルが全て等しい場合。 図２に示したシステム構成において、例えば、ＣＰＵ
２、ＤＭＡコントローラ４から各々優先度１のバス要求
が発生する。バスアービタ６はバス要求が発生すると、
バス占有権を与えるモジュールを決定するために、バス
アービトレーションを行う。即ち、ＣＰＵ２、ＤＭＡコ
ントローラ４からのバス要求信号をデコードし、バス要
求の優先度レベルを調べる。この結果、各モジュールか
らのバス要求の優先度レベルが全て等しければ、各モジ
ュールが前回バスを獲得した時に付けられた履歴を調
べ、一番履歴の古いモジュールに対して、バス占有権を
与える。この後、バス占有権を獲得したモジュールがバ
スサイクルを開始する。
２、ＤＭＡコントローラ４から各々優先度１のバス要求
が発生する。バスアービタ６はバス要求が発生すると、
バス占有権を与えるモジュールを決定するために、バス
アービトレーションを行う。即ち、ＣＰＵ２、ＤＭＡコ
ントローラ４からのバス要求信号をデコードし、バス要
求の優先度レベルを調べる。この結果、各モジュールか
らのバス要求の優先度レベルが全て等しければ、各モジ
ュールが前回バスを獲得した時に付けられた履歴を調
べ、一番履歴の古いモジュールに対して、バス占有権を
与える。この後、バス占有権を獲得したモジュールがバ
スサイクルを開始する。
【００１７】このように、本実施例によれば、バス要求
の優先度レベルに応じてバスアービタ６によりバス占有
権のバスアービトレーションを行うだけでよいものとな
る。
の優先度レベルに応じてバスアービタ６によりバス占有
権のバスアービトレーションを行うだけでよいものとな
る。
【００１８】つづいて、請求項２記載の発明の一実施例
を図３により説明する。前記実施例で示した部分と同一
部分は同一符号を用いて示す（以下の実施例でも同様と
する）。本実施例は、前記実施例のような基本構成に加
えて、ＤＭＡコントローラ５のバス要求信号を複線化し
て、複数の優先度レベルを持つバス要求信号を発生し得
るようにしたものである。
を図３により説明する。前記実施例で示した部分と同一
部分は同一符号を用いて示す（以下の実施例でも同様と
する）。本実施例は、前記実施例のような基本構成に加
えて、ＤＭＡコントローラ５のバス要求信号を複線化し
て、複数の優先度レベルを持つバス要求信号を発生し得
るようにしたものである。
【００１９】図３は何れもバス要求の優先度レベルとし
て４段階に設定し得る複線化の構成例を示すが、同図
（ａ）の場合は優先度レベルの数ｎに対応するｎ本、こ
こでは、４本の信号線Sig1〜Sig4を持つものとして、各
優先度レベルに対応するバス要求信号をシステムバス１
上にアサートし得るようにしたものである。同図（ｂ）
は優先度レベルの数ｎに対応するlog2(n+1) 本、ここで
は、３本の信号線Sig1〜Sig3を持つものとして、各優先
度レベルに応じてバス要求信号をエンコードさせるよう
にしたものである。
て４段階に設定し得る複線化の構成例を示すが、同図
（ａ）の場合は優先度レベルの数ｎに対応するｎ本、こ
こでは、４本の信号線Sig1〜Sig4を持つものとして、各
優先度レベルに対応するバス要求信号をシステムバス１
上にアサートし得るようにしたものである。同図（ｂ）
は優先度レベルの数ｎに対応するlog2(n+1) 本、ここで
は、３本の信号線Sig1〜Sig3を持つものとして、各優先
度レベルに応じてバス要求信号をエンコードさせるよう
にしたものである。
【００２０】ここに、図３（ａ）の構成による複線化の
場合の優先度レベルと各信号線との対応関係を表１に示
し、図３（ｂ）の構成による複線化の場合の優先度レベ
ルと各信号線との対応関係を表２に示す。
場合の優先度レベルと各信号線との対応関係を表１に示
し、図３（ｂ）の構成による複線化の場合の優先度レベ
ルと各信号線との対応関係を表２に示す。
【００２１】
【表１】
【００２２】
【表２】
【００２３】このような構成において、バスアービタ６
は次のような動作を行う。例えば、ＣＰＵ２、ＤＭＡコ
ントローラ４などのバス要求を発生するモジュールがバ
ス要求を発生する。この際、ＤＭＡコントローラ４はバ
スの必要の度合いに応じた優先度レベルのバス要求を発
生する。例えば、未出力のデータ量が少なくなり、直ぐ
にバスを獲得しデータ転送を行わなければならないよう
な場合には、高い優先度レベルのバス要求を発生させ、
そうでない場合には低い優先度レベルのバス要求を発生
させる。バスアービタ６はバス要求が発生すると、バス
占有権を与えるモジュールを決定するために、バスアー
ビトレーションを行う。即ち、ＣＰＵ２、ＤＭＡコント
ローラ４等のモジュールからのバス要求信号をデコード
し、前述したようにバス要求の優先度レベルの高いモジ
ュールに対して、バス占有権を与える。この後、バス占
有権を獲得したモジュールがバスサイクルを開始する。
は次のような動作を行う。例えば、ＣＰＵ２、ＤＭＡコ
ントローラ４などのバス要求を発生するモジュールがバ
ス要求を発生する。この際、ＤＭＡコントローラ４はバ
スの必要の度合いに応じた優先度レベルのバス要求を発
生する。例えば、未出力のデータ量が少なくなり、直ぐ
にバスを獲得しデータ転送を行わなければならないよう
な場合には、高い優先度レベルのバス要求を発生させ、
そうでない場合には低い優先度レベルのバス要求を発生
させる。バスアービタ６はバス要求が発生すると、バス
占有権を与えるモジュールを決定するために、バスアー
ビトレーションを行う。即ち、ＣＰＵ２、ＤＭＡコント
ローラ４等のモジュールからのバス要求信号をデコード
し、前述したようにバス要求の優先度レベルの高いモジ
ュールに対して、バス占有権を与える。この後、バス占
有権を獲得したモジュールがバスサイクルを開始する。
【００２４】さらに、請求項３記載の発明の一実施例を
図４ないし図６により説明する。本実施例は、図２に示
したような基本構成に加えて、ＤＭＡコントローラ４を
データバッファ７を有するものとしたものである。ここ
に、このデータバッファ７はバッファ内のデータ量に閾
値を持つものである。例えば、ＦＩＦＯ（ファーストイ
ン・ファーストアウト）を用いた場合であれば、図５に
示すように、ＦＩＦＯのＨalf-full信号が閾値として用
いられる。何れにしても、このような閾値はデータの転
送能力等により自由に設定し得るものである。
図４ないし図６により説明する。本実施例は、図２に示
したような基本構成に加えて、ＤＭＡコントローラ４を
データバッファ７を有するものとしたものである。ここ
に、このデータバッファ７はバッファ内のデータ量に閾
値を持つものである。例えば、ＦＩＦＯ（ファーストイ
ン・ファーストアウト）を用いた場合であれば、図５に
示すように、ＦＩＦＯのＨalf-full信号が閾値として用
いられる。何れにしても、このような閾値はデータの転
送能力等により自由に設定し得るものである。
【００２５】このような構成において、ＤＭＡコントロ
ーラ４による動作制御について図６のフローチャートを
参照して説明する。例えば、ＣＰＵ２、ＤＭＡコントロ
ーラ４などのバス要求を発生するモジュールがバス要求
を発生する。この際、ＤＭＡコントローラ４はデータバ
ッファ７内のデータ量に応じた優先度レベルのバス要求
を発生する。即ち、データバッファ７内のデータ量が閾
値を下回った場合には、ＤＭＡコントローラ４は最優先
レベルのＤＭＡ転送要求信号を発生させるが、データバ
ッファ７内のデータ量が閾値を上回った場合には、ＤＭ
Ａコントローラ４は優先度レベルの低いＤＭＡ転送要求
信号を発生させる。この後、バスアービタ６がバスアー
ビトレーションを行う。この処理は、図１に示した動作
処理と同様である。即ち、バス要求信号をデコードした
後、ＤＭＡコントローラ４が最優先レベルのバス要求を
出している場合には他にバス要求を出しているモジュー
ルがあったとしてモＤＭＡコントローラ４にバス占有権
を与える。一方、ＤＭＡコントローラ４が優先度レベル
の低いバス要求を出している場合には、他にバス要求が
あれば、優先度レベルの高いほうのモジュールにバス占
有権を与える。この後、バス占有権を獲得したモジュー
ルがバスサイクルを開始する。
ーラ４による動作制御について図６のフローチャートを
参照して説明する。例えば、ＣＰＵ２、ＤＭＡコントロ
ーラ４などのバス要求を発生するモジュールがバス要求
を発生する。この際、ＤＭＡコントローラ４はデータバ
ッファ７内のデータ量に応じた優先度レベルのバス要求
を発生する。即ち、データバッファ７内のデータ量が閾
値を下回った場合には、ＤＭＡコントローラ４は最優先
レベルのＤＭＡ転送要求信号を発生させるが、データバ
ッファ７内のデータ量が閾値を上回った場合には、ＤＭ
Ａコントローラ４は優先度レベルの低いＤＭＡ転送要求
信号を発生させる。この後、バスアービタ６がバスアー
ビトレーションを行う。この処理は、図１に示した動作
処理と同様である。即ち、バス要求信号をデコードした
後、ＤＭＡコントローラ４が最優先レベルのバス要求を
出している場合には他にバス要求を出しているモジュー
ルがあったとしてモＤＭＡコントローラ４にバス占有権
を与える。一方、ＤＭＡコントローラ４が優先度レベル
の低いバス要求を出している場合には、他にバス要求が
あれば、優先度レベルの高いほうのモジュールにバス占
有権を与える。この後、バス占有権を獲得したモジュー
ルがバスサイクルを開始する。
【００２６】
【発明の効果】請求項１記載の発明によれば、ＣＰＵ、
メモリ、ＤＭＡコントローラ等の複数のモジュールを共
通バスに接続したシステムにおいて、バス要求に優先度
を設定するとともに、前記共通バスにバスアービタを接
続し、各モジュールからの複数の優先度レベルのバス要
求に対して前記バスアービタによりバスアービトレーシ
ョンするようにしたので、バス要求の優先度レベルに応
じてバス占有権をアービトレーションするだけでよい簡
単なものとすることができる。
メモリ、ＤＭＡコントローラ等の複数のモジュールを共
通バスに接続したシステムにおいて、バス要求に優先度
を設定するとともに、前記共通バスにバスアービタを接
続し、各モジュールからの複数の優先度レベルのバス要
求に対して前記バスアービタによりバスアービトレーシ
ョンするようにしたので、バス要求の優先度レベルに応
じてバス占有権をアービトレーションするだけでよい簡
単なものとすることができる。
【００２７】請求項２記載の発明によれば、ＤＭＡコン
トローラのバス要求信号を複線化してバス要求の度合い
に応じた優先度レベルを持たせたので、バス要求の優先
度レベルのカスタマイズが可能となる。
トローラのバス要求信号を複線化してバス要求の度合い
に応じた優先度レベルを持たせたので、バス要求の優先
度レベルのカスタマイズが可能となる。
【００２８】さらに、請求項３記載の発明によれば、バ
ス要求に複数のレベルを持たせるとともにＤＭＡコント
ローラ内にデータ量の閾値を持つデータバッファを有
し、前記閾値に従い複数のレベルのバス要求を発生させ
るようにしたので、緊急のバス要求である場合にはＤＭ
Ａコントローラを優先させ、そうでない時にはＣＰＵを
優先させることができ、このために、ＣＰＵステータス
を検出するための回路などを要しないものとすることが
できる。
ス要求に複数のレベルを持たせるとともにＤＭＡコント
ローラ内にデータ量の閾値を持つデータバッファを有
し、前記閾値に従い複数のレベルのバス要求を発生させ
るようにしたので、緊急のバス要求である場合にはＤＭ
Ａコントローラを優先させ、そうでない時にはＣＰＵを
優先させることができ、このために、ＣＰＵステータス
を検出するための回路などを要しないものとすることが
できる。
【図１】請求項１記載の発明の一実施例を示すフローチ
ャートである。
ャートである。
【図２】システム構成を示すブロック図である。
【図３】請求項２記載の発明の一実施例を示す結線ブロ
ック図である。
ック図である。
【図４】請求項３記載の発明の一実施例を示すシステム
構成のブロック図である。
構成のブロック図である。
【図５】そのデータバッファ構成例を示すブロック図で
ある。
ある。
【図６】フローチャートである。
【図７】従来のラウンドロビン方式を示すフローチャー
トである。
トである。
１ 共通バス ２ ＣＰＵ＝モジュール ３ メモリ＝モジュール ４ ＤＭＡコントローラ＝モジュール ５ モジュール ６ バスアービタ ７ データバッファ
Claims (3)
- 【請求項１】 ＣＰＵ、メモリ、ＤＭＡコントローラ等
の複数のモジュールを共通バスに接続したシステムにお
いて、バス要求に優先度を設定するとともに、前記共通
バスにバスアービタを接続し、各モジュールからの複数
の優先度レベルのバス要求に対して前記バスアービタに
よりバスアービトレーションするようにしたことを特徴
とするバス制御方法。 - 【請求項２】 ＤＭＡコントローラのバス要求信号を複
線化してバス要求の度合いに応じた優先度レベルを持た
せたことを特徴とする請求項１記載のバス制御方法。 - 【請求項３】 バス要求に複数のレベルを持たせるとと
もにＤＭＡコントローラ内にデータ量の閾値を持つデー
タバッファを有し、前記閾値に従い複数のレベルのバス
要求を発生させるようにしたことを特徴とする請求項１
記載のバス制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15257093A JPH0713923A (ja) | 1993-06-24 | 1993-06-24 | バス制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15257093A JPH0713923A (ja) | 1993-06-24 | 1993-06-24 | バス制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0713923A true JPH0713923A (ja) | 1995-01-17 |
Family
ID=15543371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15257093A Pending JPH0713923A (ja) | 1993-06-24 | 1993-06-24 | バス制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713923A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6775716B2 (en) | 2000-05-19 | 2004-08-10 | Matsushita Electric Industrial Co., Ltd. | High-performance DMA controller |
| WO2005003981A1 (ja) * | 2003-07-02 | 2005-01-13 | Fujitsu Limited | ステータス通知装置およびステータス通知方法 |
| JP2008027245A (ja) * | 2006-07-21 | 2008-02-07 | Matsushita Electric Ind Co Ltd | メモリアクセス制御装置およびメモリアクセス制御方法 |
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