JPH0724143B2

JPH0724143B2 - サンプリングａｇｃ回路

Info

Publication number: JPH0724143B2
Application number: JP60128063A
Authority: JP
Inventors: 保飯田
Original assignee: Hitachi Maxell Energy Ltd
Current assignee: Hitachi Maxell Energy Ltd
Priority date: 1985-06-14
Filing date: 1985-06-14
Publication date: 1995-03-15
Anticipated expiration: 2010-03-15
Also published as: JPS61287073A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、光デイスクにおけるバースト信号を含む再生
信号のレベル変動の除去などに用いて好適なサンプリン
グAGC回路に関する。

〔従来技術〕

記録媒体からの再生信号にはレベル変動が生じ、この再
生信号に所定の処理を施こす前にこのレベル変動を除去
する必要がある。このために、再生信号処理回路には、
通上AGC回路が設けられている。ところで、AGC回路に
は、従来、平均値AGC回路，ピークAGC回路，サンプリン
グ（キード）AGC回路などが知られているが、夫々に一
長一短があり、特に、再生信号が、たとえば、光デイス
クから再生されたデジタル信号である場合、このデジタ
ル信号は高、低レベルのビツトが疎，密に配置されたデ
ータからなり、これらビツトは周期性がないために、平
均値AGC回路やピークAGC回路を用いることはできない。

一方、光デイスクなどの記録媒体にデジタル信号を記録
する場合、このデジタル信号には一定のレベルで一定の
周期の同期信号を部分的に含ませている。そこで、かか
る記録媒体から再生されたデジタル信号のレベル変動
は、この同期信号の再生レベルから知ることができる。
このような同期信号のレベルを基準として再生されたデ
ジタル信号のレベル変動を除去するためには、サンプリ
ングAGC回路が適している。

ところで、AGC回路には、対象とする信号のレベルを検
出するための検波回路が必要で、この検波回路は、従
来、第４図に示すように、整流器101,抵抗102,104およ
びコンデンサ103からなり、抵抗102とコンデンサ103は
時定数回路を構成し、抵抗104は整流器101のバイアス抵
抗として作用する。ここで、この時定数回路は、AGCル
ープの時定数として寄与するとともに、検波効率にも影
響を与えるものであり、このために、AGCループ利得と
応答性とを考慮して抵抗102とコンデンサ103は適切な値
に設定される。

かかる検波回路を備えたサンプリングAGC回路において
は、検波器101の前段でサンプリングする方法とその後
段でサンプリングする方法とがあるが、後者が外乱の影
響を受けやすいのに対し、前者はその影響をあまり受け
ず、このことから、第５図に示すように、整流器101の
前段にサンプリングスイツチ105を設けてサンプリング
を行なつた方が安定したAGC動作が得られる。

〔発明が解決しようとする問題点〕

ところで、デジタル信号に含まれる同期信号の期間は非
常に短かい。このために、サンプリングスイツチ105で
この同期信号を分離し、整流器101を通して抵抗102とコ
ンデンサ103とによる時定数回路に供給した場合、この
時定数回路が同期信号間検波出力を一定に保持できるよ
うに、その時定数を充分大きく設定する必要があること
から、非常に短かい同期信号期間内に時定数回路でこの
同期信号のレベルを表わす検波出力を得るようにするこ
とはできない。

このように、従来、サンプリングAGC回路を用いても、
サンプリング期間が短かくなるにつれて充分にAGCをか
けることができなくなるという問題があった。このこと
は、光デイスクの再生信号にかかわらず、一般に、AGC
をかけるのに基準とし得るバースト信号の期間が非常に
短かい信号に対して言えることである。

本発明の目的は、上記従来技術の問題点を解消し、基準
とし得るバースト信号の期間が非常に短かい信号に対し
ても、充分AGCをかけることができるようにしたサンプ
リングAGC回路を提供するにある。

〔問題点を解決するための手段〕

このために、本発明は、対象となる信号からバースト信
号を分離してメモリに一旦記憶し、これを繰り返し読み
出して連続した信号とし、この連続した信号を検波回路
に供給してAGC検波出力信号を得るようにしたものであ
って、これによって該検波回路の時定数を、AGCループ
利得や応答性を考慮して、適切な値に設定できる。

〔実施例〕

以下、本発明の実施例を図面によって説明する。

第１図は本発明によるサンプリングAGC回路の一実施例
を示すブロツク図であって、１は可変利得回路,2はアナ
ログ・デジタル変換器,3はサンプリングスイツチ,4はデ
ジタル・アナログ変換器,5はアドレスカウンタ,6はメモ
リ,7は検波回路,8はローパスフイルタ,9は制御信号発生
回路,10は信号入力端子,11は外部制御信号入力端子,12
は信号出力端子である。

同図において、たとえば、図示しない光デイスクからの
再生信号ａは入力端子10から可変利得回路１に供給さ
れ、ローパスフイルタ８からのAGC検波出力信号で可変
利得回路１の利得が制御されることにより、出力端子12
にバースト信号のレベルが一定になった出力信号ｅが得
られる。

一方、可変利得回路１の出力信号ｅはアナログ・デジタ
ル変換器２でデジタル信号に変換され、このデジタル信
号から、制御信号発生回路４で生成されるスイツチング
パルスｂによってオン，オフするサンプリングスイツチ
３により、バースト信号ｃが抽出される。このバースト
信号ｃはメモリ６のアドレスカウンタ５によって順次指
定されるアドレスに書き込まれる。

メモリ６へのバースト信号ｃの書き込みが完了すると、
制御信号発生回路９からモード切換信号ｈによってメモ
リ６は読み出しモードに切換えられ、アドレスカウンタ
５による順次のアドレス指定により、メモリ６からバー
スト信号ｃの読み出しが繰り返し行なわれる。これによ
ってメモリ６からは連続した信号が得られ、これがデジ
タル・アナログ変換器４でアナログ信号に変換されるこ
とにより、可変利得回路１の出力信号ｅのバースト信号
レベルに一致したレベルの連続信号ｄが得られる。

この連続信号ｄは第４図で示したような構成の検波回路
７で検波され、この検波回路７の出力信号が、ローパス
フイルタ８を介し、AGC検波出力信号として可変利得回
路１に供給される。

次に、第１図の各部の信号を示す第２図を用いて、この
実施例の動作をさらに詳しく説明する。

いま、入力端子10からの信号ａの一連の部分信号Ａ〜Ｄ
のうち、部分信号Ｃがバースト信号であるとし、そのレ
ベルがV₀となるように信号ａにAGCをかけるものとす
る。この信号ａは可変利得回路１およびアナログ・デジ
タル変換器２を経てサンプリングスイツチ３に供給され
るが、このサンプリングスイツチ３は制御信号発生回路
９からのサンプリングパルスｂの期間Ｔだけ閉じる。こ
こで、制御信号発生回路９には、入力端子11から外部制
御信号ｆとが供給される。この外部制御信号ｆは時間幅
がＴでバースト信号Ｃの期間毎に供給されるパルス信号
である。制御信号発生回路９はこの外部制御信号ｆから
信号ａのバースト信号Ｃに位相同期したアドレスカウン
タ５のリセツトパルスｇを生成するとともに、このバー
スト信号Ｃの期間内に一致した時間幅Ｔのスイツチング
パルスｂと、この期間Ｔにメモリ６を書き込みモードと
し、これ以外の期間メモリ６を読み出しモードとするモ
ード切換信号ｈを出力する。したがって、アドレスカウ
ンタ５はバースト信号Ｃに同期し、期間Ｔを周期として
アナログ・デジタル変換器２でのサンプル周波数に等し
い周波数のクロツクのカウントを繰り返し、メモリ６で
のサンプリングスイツチ３で分離された期間Ｔのバース
ト信号Ｃの順次の書き込みアドレスを指定するととも
に、この書き込みが終った後には、メモリ６でのバース
ト信号Ｃの期間Ｔを周期とする繰り返しの読み出しアド
レスを指定する。

このようにして、デジタル・アナログ変換器４からは連
続した信号ｄが得られるが、このバースト信号Ｃから始
まる期間Tmでのこの連続した信号ｄのレベルはこのバー
スト信号Ｃのレベルに等しく、この期間Tmよりも前の期
間Tm_-1での連続した信号ｄのレベルは１つ前のバースト
信号Ｃのレベルに等しい。すなわち、サンプリングスイ
ツチ３でバースト信号Ｃが抽出される毎に、連続信号ｄ
のレベルはこのバースト信号Ｃのレベルと等しくなる。
第２図では、期間Tmにメモリ６で繰り返しの読み出しで
得られるバースト▲Ｃ^m ₁▼，▲Ｃ^m ₂▼，……がその直前
にサンプリングスイツチ３で分離されたバースト信号Ｃ
に等しいレベルを有しており、期間Tm_-1にメモリ６で繰
り返しの読み出しで得られるバースト信号▲Ｃ
^m-1 _N-3▼，▲Ｃ^m-1 _N-2▼，▲Ｃ^m-1 _N-1▼，▲Ｃ^m-1 _N-1▼
は図示されるバースト信号Ｃの１つ前のバースト信号に
等しいレベルを有している。

この場合、サンプリングスイツチ３が閉じてバースト信
号Ｃが抽出される期間Ｔは、第２図では、信号ａのバー
スト信号Ｃの期間に等しいとしたが、バースト信号Ｃの
１サイクル以上であれば、バースト信号Ｃの期間の長さ
以下であってもよい。また、この期間Ｔでは、サンプリ
ングスイツチ３で抽出された信号は、D/A変換回路４を
介して検波回路７にも供給される。

かかる連続信号ｄは検波回路７で検波され、その出力信
号がローパスフイルタ８を経て可変利得回路１に供給さ
れる。

第３図は第１図における制御信号発生回路９の一具体例
を示すブロツク図であって、13はクロツクφの入力端
子,14はカウンタ,15は比較回路,16はインバータ,17はア
ンドゲートであり、第１図に対応する部分には同一符号
をつけている。

第３図において、入力端子11に入力する高レベルの外部
制御信号ｆは、信号ａ（第２図）中のサンプリングスイ
ツチ３で抽出すべき所望の信号（ここでは、信号Ｃと
し、これをバースト信号とする）にタイミングが一致
し、かつ、このバースト信号Ｃの抽出すべき期間Ｔに等
しい時間幅を有している。このような外部制御信号ｆ
は、たとえば、システム全体を制御するシステムコント
ローラ（図示せず）で生成されるし、また、信号ａに含
まれる同期信号を用いて形成することができる。外部制
御信号ｆの時間幅Ｔは、AGC動作精度にもとづくバース
ト信号Ｃの抽出期間を考慮して任意に設定できる。

この外部制御信号ｆは、サンプリングパルスｂとしてサ
ンプリングスイツチ３に供給され、また、インバータ16
を介し、モード切換信号ｈとしてメモリ６に供給され
る。外部制御信号ｆの期間Ｔでは、サンプリングスイツ
チ３は閉じてバースト信号Ｃが抽出され、メモリ６は書
込みモードとなり、これ以外の期間では、サンプリング
スイツチ３は開いてメモリ６は読出しモードとなる。

アドレスカウンタ５とカウンタ14とはアツプカウンタで
ある。アドレスカウンタ５は、入力端子13からのクロツ
クφが供給され、また、比較回路15からのリセツトパル
スｇによってリセツトされる。比較回路15はアドレスカ
ウンタ５のカウント値とカウンタ14のカウント値とを比
較し、前者が後者を越えるとリセツトパルスｇを発生す
る。カウンタ14は外部制御信号ｆの立上りエツジでリセ
ツトされるとともに、この外部制御信号ｆをゲート信号
とするアンドゲート17を介して供給されるクロツクφを
カウントする。

そこで、いま、入力端子11から外部制御信号ｆが入力さ
れると、サンプリングスイツチ３が閉じてバースト信号
Ｃが抽出され、メモリ６が書込みモードとなる。

これとともに、カウンタ14は外部制御信号ｆの立上りエ
ツジで値０にリセツトされ、アンドゲート17がオンして
クロツクφをカウンタ14に通過させる。カウンタ14が値
０にリセツトされると、アドレスカウンタ５のカウント
値が０以外であるとき、比較回路15がリセツトパルスｇ
を発生し、アドレスカウンタ５は値０にリセツトされ
る。このようにして、カウンタ14のカウント値が０のと
き、必ずアドレスカウンタ５のカウント値も０となる。

カウンタ14は外部制御信号g,したがって、サンプリング
パルスｂの期間Ｔだけクロツクφが供給されてカウント
し、これと同期してアドレスカウンタ５もクロツクφを
カウントする。したがって、この期間Ｔでは、アドレス
カウンタ５とカウンタ14のカウント値は等しく、アドレ
スカウンタ５のカウント値が書込みアドレスとしてメモ
リ６に供給される。

サンプリングパルスｂの期間Ｔ経過後、サンプリングス
イツチ３は開いてメモリ６は読出しモードとなる。これ
とともに、アンドゲート17がオフ状態となり、カウンタ
14はカウントを停止してカウント値をそのまま保持す
る。しかし、アドレスカウンタ５はクロツクφが継続し
て供給されるためにこれをカウントする。そこで、アド
レスカウンタ５のカウント値がカウンタ14のカウント値
を越えると、比較回路15はリセツトパルスｇを発生し、
アドレスカウンタ５はリセツトされて再びクロツクφを
アツプカウントする。

これ以降、カウンタ14はサンプリングパルスｂの期間Ｔ
でのクロツクφをカウントして得られたカウント値を保
持し、アドレスカウンタ５は、そのカウント値がカウン
タ14で保持されているカウント値を越える毎にリセツト
されながら、クロツクφをカウントする。したがって、
アドレスカウンタ５のカウント値は０からカウンタ14で
保持されているカウント値までを繰り返し、読出しアド
レスとしてメモリ６に供給される。これにより、メモリ
６からは、記憶されているバースト信号Ｃが書込まれた
順序で繰り返し読出され、連続した信号が得られる。

以上のように、この実施例では、信号ａ中に含まれるバ
ースト信号Ｃからそのレベルに等しいレベルの連続信号
を形成し、この連続信号を検波したAGC検波出力信号を
生成するものであるが、このことは、バースト信号Ｃの
期間を拡張してAGC検波出力信号を生成するものであ
り、したがって、AGCルーブ利得や応答性を考慮して検
波回路７の時定数を信号ａのバースト信号Ｃの期間より
も充分長く設定したとしても、バースト信号Ｃのレベル
に正確に応じたレベルのAGC検出信号を得ることができ
る。換言すれば、検波回路７の時定数は入力信号ａのサ
ンプリング時定数とは独立に設定できて、しかも充分AG
Cをかけることができ、検波回路７の設計の自由度が増
すことになる。

〔発明の効果〕

以上説明したように、本発明によれば、検波回路の時定
数を対象とする信号のサンプリング時定数とは独立に設
定することができるから、この対象とする信号からサン
プリングすべきバースト信号の期間が非常に短かいもの
であっても、最適なAGCループ利得や応答性が得られる
ように検波回路の時定数を設定することができて、優れ
たAGC特性を得ることができる。

【図面の簡単な説明】

第１図は本発明によるサンプリングAGC回路の一実施例
を示すブロツク図，第２図はその動作説明図，第３図は
第１図における制御信号発生回路の一具体例を示すブロ
ツク図，第４図はAGC回路における検波回路を示す回路
図，第５図は従来のサンプリングAGC回路の検波回路を
示す回路図である。１……可変利得回路,2……アナログ・デジタル変換器,3
……サンプリングスイツチ,4……デジタルアナログ変換
器,5……アドレスカウンタ,6……メモリ,7……検波回
路,8……ローパスフイルタ,9……制御信号発生回路,10
……信号入力端子,11……外部制御信号入力端子,12……
信号出力端子。

Claims

【特許請求の範囲】

【請求項１】一定周期でかつ基準となるレベルを有する
バースト信号を含むアナログ信号を入力信号とする可変
利得回路と、該可変利得回路の出力信号に含まれる該バ
ースト信号のレベルを検出し、該検出されたレベルに応
じた該可変利得回路の利得制御信号を形成する利得制御
手段とを備え、該可変利得回路の出力信号をそのバース
ト信号のレベルが一定となるように制御するサンプリン
グAGC回路において、前記利得制御手段が、前記入力信
号の一部をアナログ信号からデジタル信号に変換する手
段と、該手段にてデジタル変換された信号から前記バー
スト信号を抽出する手段と、該手段にて抽出されたデジ
タル化したバースト信号をメモリに記録する手段と、該
メモリからの前記バースト信号の読み出しを制御し、該
メモリから前記バースト信号を繰り返し読み出して連続
した信号を得る手段と、該手段にて連続再生された信号
をアナログ信号に変換する手段とを含んで構成されてい
ることを特徴とするサンプリングAGC回路。
【請求項２】前記可変利得回路の入力信号が光ディスク
からの再生信号であり、該再生信号に含まれる同期信号
を基準としてバースト信号が検出することを特徴とする
特許請求の範囲第１項記載のサンプリングAGC回路。