JPH0722196B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0722196B2 JPH0722196B2 JP58243475A JP24347583A JPH0722196B2 JP H0722196 B2 JPH0722196 B2 JP H0722196B2 JP 58243475 A JP58243475 A JP 58243475A JP 24347583 A JP24347583 A JP 24347583A JP H0722196 B2 JPH0722196 B2 JP H0722196B2
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000000034 method Methods 0.000 claims description 14
- 229910052751 metal Inorganic materials 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 123
- 238000000151 deposition Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000007740 vapor deposition Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001883 metal evaporation Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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- Engineering & Computer Science (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 発明の技術分野 本発明は、半導体装置詳しくはプレハブ形成の製造法を
とる集積回路の金属配線に関する。
とる集積回路の金属配線に関する。
従来技術と問題点 集積回路ではコスト低減、納期短縮などを狙ってその製
造にマスタースライス形式をとることが多い。マスター
スライス形式で所望機能の多種の集積回路をより容易に
設計、製造できるように、集積回路を多数の単位機能ブ
ロックで構成するべく、マスターの形態自体が種々工夫
されている。ゲートアレイ方式、ビルディングブロック
方式などがその例である。ゲートアレイ方式は特開昭54
−93375に開示されているようにP,Nチャネルトランジス
タ各２個を基本セルとし、これを縦（列）方向に多数並
べ、かゝる列を横（行）方向に複数並べて形成した半導
体ウエハをマスターとし、受注があって回路パターンが
決定すると該パターンに従って配線マスクを作り、該マ
スクで蒸着金属のパターニングをして結線を行ない、所
要の論理回路を搭載したLSI（スライス）とする。
造にマスタースライス形式をとることが多い。マスター
スライス形式で所望機能の多種の集積回路をより容易に
設計、製造できるように、集積回路を多数の単位機能ブ
ロックで構成するべく、マスターの形態自体が種々工夫
されている。ゲートアレイ方式、ビルディングブロック
方式などがその例である。ゲートアレイ方式は特開昭54
−93375に開示されているようにP,Nチャネルトランジス
タ各２個を基本セルとし、これを縦（列）方向に多数並
べ、かゝる列を横（行）方向に複数並べて形成した半導
体ウエハをマスターとし、受注があって回路パターンが
決定すると該パターンに従って配線マスクを作り、該マ
スクで蒸着金属のパターニングをして結線を行ない、所
要の論理回路を搭載したLSI（スライス）とする。
第１図はゲートアレイを構成するマスタースライス半導
体装置用のマスターの概要を示し、10は基本セルで、か
ゝるセルが列方向に多数並び（10A,10B,……で示す）、
またかゝる基本セル列が行方向に複数列並ぶ。基本セル
は多結晶シリコンなどで作られる２個のゲート電極12,1
4、その両側のソース・ドレイン領域16,18を備え、これ
らは４個のトランジスタQ1〜Q4を形成する。一方のソー
ス・ドレイン領域18は基板とは反対の導電型のウエル20
の中に形成されるので、トランジスタQ3,Q4はトランジ
スタQ1,Q2とは反対の導電型、本列では前者はＮチャネ
ル型、後者はＰチャネル型である。従って基本セルは等
価回路で示すと第２図の如くなる。この基本セルは然る
べき結線を付加するだけでナンドゲート、フリップフロ
ップなどを構成でき、これらを組合せることで大半の論
理回路を構成できる。第３図はナンドを構成させた例
で、VDD，VSSは電源の正，負線、A1,A2は信号入力線、O
UTは同出力線、Ｘはこれらの配線と拡散領域とのコンタ
クトをまた・印はゲート電極又は配線相互のコンタクト
を示す。
体装置用のマスターの概要を示し、10は基本セルで、か
ゝるセルが列方向に多数並び（10A,10B,……で示す）、
またかゝる基本セル列が行方向に複数列並ぶ。基本セル
は多結晶シリコンなどで作られる２個のゲート電極12,1
4、その両側のソース・ドレイン領域16,18を備え、これ
らは４個のトランジスタQ1〜Q4を形成する。一方のソー
ス・ドレイン領域18は基板とは反対の導電型のウエル20
の中に形成されるので、トランジスタQ3,Q4はトランジ
スタQ1,Q2とは反対の導電型、本列では前者はＮチャネ
ル型、後者はＰチャネル型である。従って基本セルは等
価回路で示すと第２図の如くなる。この基本セルは然る
べき結線を付加するだけでナンドゲート、フリップフロ
ップなどを構成でき、これらを組合せることで大半の論
理回路を構成できる。第３図はナンドを構成させた例
で、VDD，VSSは電源の正，負線、A1,A2は信号入力線、O
UTは同出力線、Ｘはこれらの配線と拡散領域とのコンタ
クトをまた・印はゲート電極又は配線相互のコンタクト
を示す。
基本セルの結線、即ち該セルのソース・ドレイン領域及
びゲート電極を接続して所望の論理ゲートとする結線
は、第３図に示した如く列方向に走る配線VDD，VSS等
と、行方向に走る配線OUT等により行ない、これらの
行，列方向の配線は交差するから層を変えてある。層数
は半導体基板に近い側を第１層とすると、列方向配線
（これをM1とする）は第１層、行方向配線（これをM2と
する）は第２層としてある。勿論これは逆でM1を第２
層、M2を第１層にしてもよい。ゲート電極も半導体基板
上にあるが、上記数え方で言えば第０層で、第１層はこ
の第０層の上にある。
びゲート電極を接続して所望の論理ゲートとする結線
は、第３図に示した如く列方向に走る配線VDD，VSS等
と、行方向に走る配線OUT等により行ない、これらの
行，列方向の配線は交差するから層を変えてある。層数
は半導体基板に近い側を第１層とすると、列方向配線
（これをM1とする）は第１層、行方向配線（これをM2と
する）は第２層としてある。勿論これは逆でM1を第２
層、M2を第１層にしてもよい。ゲート電極も半導体基板
上にあるが、上記数え方で言えば第０層で、第１層はこ
の第０層の上にある。
配線形成領域はチップ上の何処でもよいが、大別すれば
基本セル列22上と基本セル列間24上であり、前者は主と
して基本セルの結線用に、後者は基本セル相互の結線用
に使用される。また配線作業は計算機処理にて、自動的
に行なわせる都合上、配線はグリッドと呼ぶ仮想縦、横
線上を走るようにされ、このためソース・ドレイン領域
等との接続点は第１図の基本セル10に・印で示す如き所
定点となる。
基本セル列22上と基本セル列間24上であり、前者は主と
して基本セルの結線用に、後者は基本セル相互の結線用
に使用される。また配線作業は計算機処理にて、自動的
に行なわせる都合上、配線はグリッドと呼ぶ仮想縦、横
線上を走るようにされ、このためソース・ドレイン領域
等との接続点は第１図の基本セル10に・印で示す如き所
定点となる。
このようなゲートアレイ搭載マスタースライスを用いて
配線を行なう場合、結線が複雑であると、本来基本セル
列上の配線とすべきものも余裕がなくてセル列間領域24
にはみ出したりする。このようになると、配線長が大に
なって特性に悪影響を及ぼす、基本セル間結線に支障を
来たす恐れがある、一部基本セルが使用不能となる、等
により必要ゲート数を備えるマスターをもっても所要の
論理機能のスライスを作れない事態を生じるという問題
がある。
配線を行なう場合、結線が複雑であると、本来基本セル
列上の配線とすべきものも余裕がなくてセル列間領域24
にはみ出したりする。このようになると、配線長が大に
なって特性に悪影響を及ぼす、基本セル間結線に支障を
来たす恐れがある、一部基本セルが使用不能となる、等
により必要ゲート数を備えるマスターをもっても所要の
論理機能のスライスを作れない事態を生じるという問題
がある。
ビルディングブロック方式はゲートアレイほど基本セル
（回路ブロック）が同じサイズ、同じ間隔でなく、回路
ブロックの大きさ、配置などが自由に変えられるが、や
はり同様な問題がある。
（回路ブロック）が同じサイズ、同じ間隔でなく、回路
ブロックの大きさ、配置などが自由に変えられるが、や
はり同様な問題がある。
発明の目的 本発明はかゝる点を改善し、回路ブロック上で済ませる
配線はそれが可能なようにして配線の自由度を高め、一
層の集積度向上を図ろうとするものである。
配線はそれが可能なようにして配線の自由度を高め、一
層の集積度向上を図ろうとするものである。
発明の構成 本発明は、半導体基板に複数の回路ブロックを配線前工
程まで形成したマスターに金属配線を施して所望論理回
路を備える完成品とされるマスタースライス半導体装置
において、 該金属配線を、各々がそれぞれ同一工程で被着形成され
る第１層配線、第２層配線、第３層配線の３層配線と
し、各層の配線は互いに平行に延びる線とし、 前記半導体基板側の該第１層配線は回路ブロック列と平
行な方向に延びる配線、 中間の前記第２層配線は該第１層配線と直交してかつ前
記回路ブロック列が並ぶ行方向に延びる配線、 そして最上層の前記第３層配線は前記第１層配線と平行
に延びる配線であり、かつ 前記第１乃至第３層配線は互いにより低い層の表面に位
置合わせして設けられた開口窓を通して相互接続され、
かつ 前記第１層配線と前記第２層配線との各相互接続、およ
び前記第２層配線と前記第３層配線との各相互接続は、
各々平面上における互いの交差点で行われ、かつ 前記第３層配線と前記第１層配線との各相互接続は、平
面上における互いの位置が同一直線上にあるものの間で
行われていることを特徴とするが、次に実施例を参照し
ながらこれを説明する。
程まで形成したマスターに金属配線を施して所望論理回
路を備える完成品とされるマスタースライス半導体装置
において、 該金属配線を、各々がそれぞれ同一工程で被着形成され
る第１層配線、第２層配線、第３層配線の３層配線と
し、各層の配線は互いに平行に延びる線とし、 前記半導体基板側の該第１層配線は回路ブロック列と平
行な方向に延びる配線、 中間の前記第２層配線は該第１層配線と直交してかつ前
記回路ブロック列が並ぶ行方向に延びる配線、 そして最上層の前記第３層配線は前記第１層配線と平行
に延びる配線であり、かつ 前記第１乃至第３層配線は互いにより低い層の表面に位
置合わせして設けられた開口窓を通して相互接続され、
かつ 前記第１層配線と前記第２層配線との各相互接続、およ
び前記第２層配線と前記第３層配線との各相互接続は、
各々平面上における互いの交差点で行われ、かつ 前記第３層配線と前記第１層配線との各相互接続は、平
面上における互いの位置が同一直線上にあるものの間で
行われていることを特徴とするが、次に実施例を参照し
ながらこれを説明する。
発明の実施例 第４図は本発明の第１の実施例を示し、基本セル列22上
の基本セル相互の結線用の配線を示している。M1、M2は
前述の第１層、第２層金属配線である。本発明ではこれ
らの上に更に絶縁層を被着し、その上に金属（アルミニ
ウム等）の蒸着、そのパターニングを施して第３層配線
M3を施す。第３層配線M3は第１層配線と同じ方向、つま
り基本セル（回路ブロック）列の方向に延びる。第３層
配線M3を第１層配線M1と重ねて形成すると、符号ブロッ
クa,b,cで示す部分のようにｂ部で第１層及び第２層を
ブリッジする配線が得られ、この部分の第１層に基本セ
ルの結線用の第１層配線が存在するような場合にも該第
１層配線と接触することがない利点が得られる。若しこ
の第３層配線がないと、点線ｄで示す如く、先ず第２層
配線と接続し、行方向に進んだのちセル間領域の第１層
配線と接続して列方向に進み、その後再び第２層配線と
接続し、然るのちセル列上の第１層配線へ戻るといった
複雑な処理が必要になる。この第３層配線M3は第２層配
線M2を任意に連結することができ（ｅはその一例）、ま
た第１層配線M1と整列されると、第１層配線M1が基本セ
ルの結線用第１層配線で妨げられて第２層配線M2まで延
ばせない場合でも、第２層配線M2を第１層配線M1へ第３
層配線を経由して接続することができる（ｆはその一
例）。
の基本セル相互の結線用の配線を示している。M1、M2は
前述の第１層、第２層金属配線である。本発明ではこれ
らの上に更に絶縁層を被着し、その上に金属（アルミニ
ウム等）の蒸着、そのパターニングを施して第３層配線
M3を施す。第３層配線M3は第１層配線と同じ方向、つま
り基本セル（回路ブロック）列の方向に延びる。第３層
配線M3を第１層配線M1と重ねて形成すると、符号ブロッ
クa,b,cで示す部分のようにｂ部で第１層及び第２層を
ブリッジする配線が得られ、この部分の第１層に基本セ
ルの結線用の第１層配線が存在するような場合にも該第
１層配線と接触することがない利点が得られる。若しこ
の第３層配線がないと、点線ｄで示す如く、先ず第２層
配線と接続し、行方向に進んだのちセル間領域の第１層
配線と接続して列方向に進み、その後再び第２層配線と
接続し、然るのちセル列上の第１層配線へ戻るといった
複雑な処理が必要になる。この第３層配線M3は第２層配
線M2を任意に連結することができ（ｅはその一例）、ま
た第１層配線M1と整列されると、第１層配線M1が基本セ
ルの結線用第１層配線で妨げられて第２層配線M2まで延
ばせない場合でも、第２層配線M2を第１層配線M1へ第３
層配線を経由して接続することができる（ｆはその一
例）。
第３層配線のピッチP3と第１層配線のピッチP1とは整数
比の関係とし、適宜の所で第１層配線と第３層配線を重
ねると以後所定間隔で両者が再び重なるようになる。第
５図はかゝる例を示し、P3＝４×P1とし、M1の左から２
番目でM3がM1に重なるようにしているので、M1の左から
６番目でもM3はM1と重なっている。M1とM3が重なってい
る所では前述のように、M1の一部をM3でブリッジするこ
とができる。
比の関係とし、適宜の所で第１層配線と第３層配線を重
ねると以後所定間隔で両者が再び重なるようになる。第
５図はかゝる例を示し、P3＝４×P1とし、M1の左から２
番目でM3がM1に重なるようにしているので、M1の左から
６番目でもM3はM1と重なっている。M1とM3が重なってい
る所では前述のように、M1の一部をM3でブリッジするこ
とができる。
基本セル列の間の配線領域24も同様な３層配線とする。
第６図はこの例を示し、前記と同様M1は第１層配線、M2
は第２層配線、M3は第３層配線である。この図のａは第
１層配線M1と第２層配線M2を接続する第３層配線、ｂは
第２層配線相互を接続する第３層配線、ｃは基本セル列
上の第１層配線M1と基本セル列間の配線領域上の第１層
配線M1とを接続する第２層配線、ｄは第２層配線と配線
領域上第３層配線M3を接続するスルー（又はビア）ホー
ルである。
第６図はこの例を示し、前記と同様M1は第１層配線、M2
は第２層配線、M3は第３層配線である。この図のａは第
１層配線M1と第２層配線M2を接続する第３層配線、ｂは
第２層配線相互を接続する第３層配線、ｃは基本セル列
上の第１層配線M1と基本セル列間の配線領域上の第１層
配線M1とを接続する第２層配線、ｄは第２層配線と配線
領域上第３層配線M3を接続するスルー（又はビア）ホー
ルである。
第１層配線M1と第３層配線M3とのコンタクトは従来第１
層配線M1と第２層配線M2のコンタクトを取り、さらに第
２層配線M2と第３層配線M3とのコンタクトを取るといっ
た間接的なコンタクトのとりかたが行われてきた。これ
は、第１層配線M1と第３層配線M3との直接的なコンタク
トを通常の方法でとれば、間に第１層配線と第２層配線
の間の絶縁膜と第２層配線と第３層配線の間の絶縁膜と
が重なっていて、層間絶縁膜の厚さが大であるからエッ
チング時間を長大にせねばならず、エッチングは横方向
へも行われるからコンタクトホールが大になる、段差が
大になるから断線の恐れがあるなどの問題が生じるから
である。この点は本発明者等の提案した次の方法をとれ
ば問題がなくなる。第７図で、M1はマスターウエハの表
面絶縁層上に形成した第１層配線である。この第１層配
線M1が形成された（ａ）の状態でSiO2などの絶縁層をCV
D法、バイアス・スパッタ法などにより被着し、（ｂ）
の如く絶縁層30を形成し、更にこれにコンタクト部で窓
開けしたのち金属蒸着、そのパターニングを行なって第
２層配線M2を作る。本例では、第１層配線M1と第２層配
線M2は部分32でコンタクトする。次に第３層配線の形成
に移るが、まず図面右方の第１層配線M1とこの第３層配
線とをコンタクトさせる場合は（ｃ）に示す如く、該M1
上の絶縁膜30をエッチングにより除去して窓34を予め作
る。この後CVD法などによるSiO2の被着などで第２の絶
縁層36を形成する。絶縁層36は、絶縁層30と重なり、一
般に第１層配線M1と第３層配線との層間絶縁膜厚は、可
成りの厚さとなるが、窓部34でのそれは第１層配線M1上
にあるだけで、これをエッチングして除去するのは、第
２層配線M2と第３層配線とのコンタクト部分38でのそれ
と変わらない。M2とM3のコンタクト部分38とM1とM3のコ
ンタクト部分を同時にエッチングしたのち再び金属蒸
着、そのパターニングをして第３層配線M3を作る。こう
してM2とM3のコンタクトと同時に、M1とM3のコンタクト
がとれます。M1とM3のコンタクト部分の段差は窓34によ
るものと窓40によるものとの２段構造になる。窓34の段
差は窓32と略同じで、窓40と窓38の段差も略同じで、段
差を２段構造にする事により段差が大きい事による断線
等の配線不良を避けることができる。上記の第７図断面
構造は、第８図で示される配線例の平面図におけるＸ−
Ｘ′及びＹ−Ｙ′断面をそれらの交点Ｐに於いてＸ−Ｐ
−Ｙと展開したものを示した場合を示すものである。
層配線M1と第２層配線M2のコンタクトを取り、さらに第
２層配線M2と第３層配線M3とのコンタクトを取るといっ
た間接的なコンタクトのとりかたが行われてきた。これ
は、第１層配線M1と第３層配線M3との直接的なコンタク
トを通常の方法でとれば、間に第１層配線と第２層配線
の間の絶縁膜と第２層配線と第３層配線の間の絶縁膜と
が重なっていて、層間絶縁膜の厚さが大であるからエッ
チング時間を長大にせねばならず、エッチングは横方向
へも行われるからコンタクトホールが大になる、段差が
大になるから断線の恐れがあるなどの問題が生じるから
である。この点は本発明者等の提案した次の方法をとれ
ば問題がなくなる。第７図で、M1はマスターウエハの表
面絶縁層上に形成した第１層配線である。この第１層配
線M1が形成された（ａ）の状態でSiO2などの絶縁層をCV
D法、バイアス・スパッタ法などにより被着し、（ｂ）
の如く絶縁層30を形成し、更にこれにコンタクト部で窓
開けしたのち金属蒸着、そのパターニングを行なって第
２層配線M2を作る。本例では、第１層配線M1と第２層配
線M2は部分32でコンタクトする。次に第３層配線の形成
に移るが、まず図面右方の第１層配線M1とこの第３層配
線とをコンタクトさせる場合は（ｃ）に示す如く、該M1
上の絶縁膜30をエッチングにより除去して窓34を予め作
る。この後CVD法などによるSiO2の被着などで第２の絶
縁層36を形成する。絶縁層36は、絶縁層30と重なり、一
般に第１層配線M1と第３層配線との層間絶縁膜厚は、可
成りの厚さとなるが、窓部34でのそれは第１層配線M1上
にあるだけで、これをエッチングして除去するのは、第
２層配線M2と第３層配線とのコンタクト部分38でのそれ
と変わらない。M2とM3のコンタクト部分38とM1とM3のコ
ンタクト部分を同時にエッチングしたのち再び金属蒸
着、そのパターニングをして第３層配線M3を作る。こう
してM2とM3のコンタクトと同時に、M1とM3のコンタクト
がとれます。M1とM3のコンタクト部分の段差は窓34によ
るものと窓40によるものとの２段構造になる。窓34の段
差は窓32と略同じで、窓40と窓38の段差も略同じで、段
差を２段構造にする事により段差が大きい事による断線
等の配線不良を避けることができる。上記の第７図断面
構造は、第８図で示される配線例の平面図におけるＸ−
Ｘ′及びＹ−Ｙ′断面をそれらの交点Ｐに於いてＸ−Ｐ
−Ｙと展開したものを示した場合を示すものである。
第３層配線は第１層配線または第２層配線の不足分を補
うものとして使用でき、これは第１層または第２層配線
のピッチを小に、配線密度を上げたのと等価であり、こ
うして集積度の向上が図れる。ゲートアレイでは各基本
セル列においてそのセル間の間隙も行方向配線つまり第
２層配線領域とすることができるから第３層は第１層と
同方向に走らせてその補助とするのが有利である。
うものとして使用でき、これは第１層または第２層配線
のピッチを小に、配線密度を上げたのと等価であり、こ
うして集積度の向上が図れる。ゲートアレイでは各基本
セル列においてそのセル間の間隙も行方向配線つまり第
２層配線領域とすることができるから第３層は第１層と
同方向に走らせてその補助とするのが有利である。
発明の効果 以上説明したように本発明によれば第３層配線を設け、
これを第１層配線及び第２層配線のいずれとも接続でき
るようにするので、第３層配線で第１層配線をブリッジ
する、第１層配線密度を等価的に高めることができる、
迂回配線を回避できる、等、種々の利点が得られ、設計
の自由度向上、集積度向上などに寄与する所、大なるも
のがある。
これを第１層配線及び第２層配線のいずれとも接続でき
るようにするので、第３層配線で第１層配線をブリッジ
する、第１層配線密度を等価的に高めることができる、
迂回配線を回避できる、等、種々の利点が得られ、設計
の自由度向上、集積度向上などに寄与する所、大なるも
のがある。
第１図〜第３図はゲートアレイの説明図、第４図〜第６
図は本発明の実施例を示す結線図、第７図は第１層配線
と第３層配線の接続要領を示す工程断面図、第８図は第
７図の装置の配線パターンを示す平面図である。 図面で、10は回路ブロック、VDD，VSS,OUTなどは金属配
線、M1〜M3は第１〜第３層配線、22は回路ブロック列で
ある。
図は本発明の実施例を示す結線図、第７図は第１層配線
と第３層配線の接続要領を示す工程断面図、第８図は第
７図の装置の配線パターンを示す平面図である。 図面で、10は回路ブロック、VDD，VSS,OUTなどは金属配
線、M1〜M3は第１〜第３層配線、22は回路ブロック列で
ある。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 8934−4Ｍ Ｈ０１Ｌ 27/08 １０２ Ｇ (72)発明者 藤井 滋 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭60−74649（ＪＰ，Ａ) 特開 昭58−164243（ＪＰ，Ａ) 特開 昭58−70554（ＪＰ，Ａ) 特公 昭58−36498（ＪＰ，Ｂ１)
Claims (1)
- 【請求項１】半導体基板に複数の回路ブロックを配線前
工程まで形成したマスターに金属配線を施して所望論理
回路を備える完成品とされるマスタースライス半導体装
置において、 該金属配線を、各々がそれぞれ同一工程で被着形成され
る第１層配線、第２層配線、第３層配線の３層配線と
し、各層の配線は互いに平行に延びる線とし、 前記半導体基板側の該第１層配線は回路ブロック列と平
行な方向に延びる配線、 中間の前記第２層配線は該第１層配線と直交してかつ前
記回路ブロック列が並ぶ行方向に延びる配線、 そして最上層の前記第３層配線は前記第１層配線と平行
に延びる配線であり、かつ 前記第１乃至第３層配線は互いにより低い層の表面に位
置合わせして設けられた開口窓を通して相互接続され、
かつ 前記第１層配線と前記第２層配線との各相互接続、およ
び前記第２層配線と前記第３層配線との各相互接続は、
各々平面上における互いの交差点で行われ、かつ 前記第３層配線と前記第１層配線との各相互接続は、平
面上における互いの位置が同一直線上にあるものの間で
行われていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243475A JPH0722196B2 (ja) | 1983-12-23 | 1983-12-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243475A JPH0722196B2 (ja) | 1983-12-23 | 1983-12-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60136239A JPS60136239A (ja) | 1985-07-19 |
| JPH0722196B2 true JPH0722196B2 (ja) | 1995-03-08 |
Family
ID=17104436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58243475A Expired - Lifetime JPH0722196B2 (ja) | 1983-12-23 | 1983-12-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722196B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5836498A (ja) * | 1981-08-28 | 1983-03-03 | ぺんてる株式会社 | 先端ノツク式シヤ−プペンシル用給芯装置 |
-
1983
- 1983-12-23 JP JP58243475A patent/JPH0722196B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60136239A (ja) | 1985-07-19 |
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