JPH07220048A - データ変換装置及び画像形成装置 - Google Patents

データ変換装置及び画像形成装置

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JPH07220048A
JPH07220048A JP6010077A JP1007794A JPH07220048A JP H07220048 A JPH07220048 A JP H07220048A JP 6010077 A JP6010077 A JP 6010077A JP 1007794 A JP1007794 A JP 1007794A JP H07220048 A JPH07220048 A JP H07220048A
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JP6010077A
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Tadayoshi Nakayama
忠義 中山
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Original Assignee
Canon Inc
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Abstract

(57)【要約】 【目的】 複数個のルックアップテーブル（以下、ＬＵ
Ｔという）を用いた補間演算によってデータ変換を行う
データ変換装置において、複数個のルックアップテーブ
ル個々のメモリを有効に用いることにより複数種類の特
性に係るデータ変換を行う。 【構成】 同一容量を有したＬＵＴ１１１および１１２
の前，後にそれぞれアドレス交換器１０８およびデータ
変換器１１３を設けることにより、ＬＵＴ１１１では常
に偶数アドレスがアクセスされＬＵＴ１１２では奇数ア
ドレスがアクセスされるとともに、各ＬＵＴから出力し
た値は基づく補間演算は常にアドレスを交換しない場合
と同様の結果を得る。これによりＬＵＴ１１１および１
１２のそれぞれ奇数および偶数アドレスがアクセスされ
るメモリには他の変換特性に関する格子点データを格納
することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ルックアップテーブル
（以下、ＬＵＴともいう）を用いた補間演算処理によ
り、ｎビットの１つまたは複数（多次元）の信号を、別
のｋビットの信号に変換するデータ変換装置に関し、例
えばＲ（赤），Ｇ（緑），Ｂ（青）等の画像信号をＹ
（イエロー），Ｍ（マゼンタ），Ｃ（シアン），Ｂｋ
（黒）等のプリント信号に変換するためのデータ変換装
置および該装置を用いた画像形成装置に関するものであ
る。
【０００２】
【従来の技術】ディジタル化された画像信号の非線形変
換（ガンマ変換，ｌｏｇ変換等）は、ＬＵＴを用いて行
われることが多い。その主な理由は、これらの非線形変
換を演算回路によって求めようとする場合、その演算回
路が極めて複雑になり、また、回路規模が大きくなる点
にある。例えば８ビットのビデオ信号に任意の非線形変
換を行う処理をＬＵＴを用いて行う場合、２５６バイト
の容量のメモリでその処理が可能となり、比較的小さな
回路規模とすることができる。このＬＵＴを用いた変換
は１つの画像信号を別の性質の他の１つの画像信号に変
換するものであるため、そこで使用されるＬＵＴは一般
に１次元ＬＵＴと呼ばれる。
【０００３】一方、最近のデスクトップパブリッシング
（以下、ＤＴＰと略す）環境の著しい進歩等によって、
カラー画像の扱いが容易となり、扱われる機会も多くな
りつつある。
【０００４】ＤＴＰにおけるカラー画像の入力機器とし
ては、スキャナ，ビデオカメラ等が一般に知られてお
り、また、出力機器としてはインクジェット方式，染料
熱昇華方式あるいは電子写真方式等の各種カラープリン
タが知られている。これらのカラー入，出力機器は、そ
れぞれ固有の色空間を有しており、このため、あるスキ
ャナから得たカラー画像データを、そのまま別のカラー
プリンタに転送して、画像をプリント出力する場合、そ
の画像の色がオリジナルの画像の色と一致することは、
ほとんどありえない。この場合において、両者の色を一
致させるには、いわゆる入力デバイス（スキャナやビデ
オカメラ等）の色空間を、出力デバイス（各種カラープ
リント等）の色空間に変換するといった処理が必要にな
る（以下では、この処理を色変換処理と称す）。
【０００５】この色変換処理は、具体的には入力デバイ
スの色空間を成す３色（一般的には、Ｒ（赤），Ｂ
（青），Ｇ（緑）の３色）の画像信号を同時に参照し
て、出力デバイス側の色空間を成す３色あるいは４色の
画像信号に変換するものである。
【０００６】ところで、このような入力デバイスの３色
の画像信号を、出力デバイスの複数色中の１色に変換す
る処理を、前述したようにＬＵＴだけを用いて行う場
合、画像信号１色あたり８ビットとするとき、入力２４
ビット、出力８ビットのＬＵＴとなり１６Ｍ（メガ）バ
イトの容量のメモリが必要になり、さらに、出力デバイ
スの色数分だけ上述のメモリが必要になる。この場合、
総メモリ容量は、４８〜６４Ｍバイトとなって、比較的
大容量のメモリを必要とすることになる。
【０００７】このような場合、コスト的に実用的でない
ため、色変換処理でＬＵＴを使用する場合は、補間処理
を併用してＬＵＴのメモリ容量を減らすことが一般的に
行われている。ＬＵＴを用いて３色の画像信号を１色に
変換する際の補間方法としては、何種類か知られている
が、その一例として例えば８点補間がよく知られてお
り、以下これについて説明する。
【０００８】ＬＵＴを用いた補間方法では、変換前の３
つの色信号Ｘｉ，Ｙｉ，Ｚｉ（各色ｎ＋ｍビット）をＸ
ｉ＝Ｘｈ・２m ＋Ｘｆ、Ｙｉ＝Ｙｈ・２m ＋Ｙｆ、Ｚｉ
＝Ｚｈ・２m ＋Ｚｆと表わして変換処理を行うのが一般
的である。ここで、Ｘｈ，Ｙｈ，Ｚｈは、色信号Ｘｉ，
Ｙｉ，Ｚｉ各々の上位ｎビット信号を表わし、Ｘｆ，Ｙ
ｆ，Ｚｆは、色信号Ｘｉ，Ｙｉ，Ｚｉ各々の下位ｍビッ
ト信号を表わす。
【０００９】ＬＵＴにはＸｎ，Ｙｎ，Ｚｎのそれぞれの
２n 個の値Ｘｈ＝０，１，２，…，２n −１、Ｙｈ＝
０，１，２，…，２n −１、Ｚｈ＝０，１，２，…，２
n −１のすべての組み合わせ（２3n通り）に対して変換
後の色データ（以下では、格子点データともいう）が格
納されている。すなわち、ＬＵＴの内容はこれらの組み
合わせを３次元空間の座標とするときにこれらの座標に
よって特定される各格子点に格子点データが対応づけら
れるものとして説明される。これら格子点データは、Ｘ
ｈ，Ｙｈ，Ｚｈ信号を連結した３・ｎビットデータをア
ドレスとして読み出される。
【００１０】８点補間処理では、以上のようにしてＬＵ
Ｔから読出される格子点データは、図１に示す立方体の
頂点（格子点）に位置する８つの座標に対応した格子点
データであり、これら８個の格子点データを用い、補間
対象点、すなわち変換前の３つの色信号Ｘｉ，Ｙｉ，Ｚ
ｉで表わされる点について補間演算を行い変換後のデー
タを求める。すなわち、図１に示す立方体（部分補間空
間）において各格子点間の２m 個の点の座標として示さ
れる下位ビット信号（Ｘｆ，Ｙｆ，Ｚｆ）で示される対
象点について演算が行われる。
【００１１】すなわち、図１に示す部分補間空間の各々
の格子点における格子点データをＤ（Ｘ座標，Ｙ座標，
Ｚ座標）と表わし、８点補間処理によって求めた変換デ
ータをＨ1 （Ｘｉ，Ｙｉ，Ｚｉ）と表わすとき、変換デ
ータＨ1 は、以下の演算
【００１２】
【数１】 H1(Xi,Yi,Zi)=2-3m・[(2m-Xf)・(2m-Yf)・(2m-Zf)・D(Xh,Yh,Zh) +Xf・(2m-Yf)・(2m-Zf)・D(Xh+1,Yh,Zh) +(2m-Xf)・Yf・(2m-Zf)・D(Xh,Yh+1,Zh) +(2m-Xf)・(2m-Yf)・Zf・D(Xh,Yh,Zh+1) +Xf・Yf・(2m-Zf)・D(Xh+1,Yh+1,Zh) +(2m-Xf)・Yf・Zf・D(Xh,Yh+1,Zh+1) +Xf・(2m-Yf)・Zf・D(Xh+1,Yh,Zh+1) +Xf・Yf・Zf・D(Xh+1,Yh+1,Zh+1)] …(1) によって求めることができる。
【００１３】上記補間演算を行うのに必要な８つの格子
点データは、１つのＬＵＴから逐次読出して、上記演算
を行い変換データを求めることができるが、この場合に
は、演算時間が長く、高速に変換データを得ることがで
きない。このため、従来の構成では、同一内容のＬＵＴ
を８個用意し、上記補間演算に必要な格子点データＤを
８個並列に読出し、各々の格子点データに上記（１）式
に示される所定の係数を乗じてこれらを加算することに
より、８点補間演算結果を求めていた。
【００１４】
【発明が解決しようとする課題】しかしながら、上記従
来例では、高速に８点補間演算処理を行おうとする場
合、ＬＵＴが８個必要になる。この場合において、変換
されるべき色信号の上位ビット数、すなわち格子点を規
定するデータのビット数をｎ＝４とし、かつＬＵＴの出
力データ幅を８ビットとするとき、１つのＬＵＴの容量
は４ｋバイト（アドレス１２ビット、出力８ビット）と
なり、トータルでは４ｋバイト×８＝３２ｋバイト分の
テーブルメモリが必要になる。このため、上述のような
従来のデータ変換装置は、比較的コストが高くなるとい
う問題点を有していた。
【００１５】本発明は、上記従来の問題点を解消するた
めになされたものであり、その目的とするところは、上
述のように、高速補間演算処理を行うためにその数を増
したＬＵＴを有効に活用することが可能なデータ変換装
置を提供することにある。
【００１６】また、本発明はＬＵＴを有効に使用できる
データ変換装置を提供することを他の目的とする。
【００１７】また、本発明は画像出力デバイスの動作に
合わせて良好に動作可能なデータ変換装置を提供するこ
とをさらに他の目的とする。
【００１８】また、本発明はデータ変換装置を適用した
画像形成装置を提供することをさらに目的とする。
【００１９】
【課題を解決するための手段】そのために本発明では、
複数のアドレスを生成する手段と、複数のルックアップ
テーブルと、補間演算処理部とを有してデータ変換を行
うデータ変換装置において、前記アドレス生成手段と前
記複数のルックアップテーブルとの間に設けられるアド
レス交換手段と、前記複数のルックアップテーブルに、
所定の性質を有するアドレスが与えられるように、前記
アドレス交換手段を制御する制御手段とを有することを
特徴とする。
【００２０】また、複数のルックアップテーブルを用い
た補間演算によりデータ変換を行うデータ変換装置にお
いて、変換されるべき入力データに基づいて複数のアド
レスを生成するアドレス生成手段と、前記入力データの
一部のデータと切換え制御信号との排他的論理演算を行
う論理演算手段と、該アドレス生成手段によって生成さ
れる前記複数のアドレスが前記複数のルックアップテー
ブルに与えられる前に、前記論理演算手段の演算結果に
応じて当該交換態様を変化させることにより、前記複数
のアドレスのそれぞれが当該アドレスの属性に対応した
ルックアップテーブルに与えられるよう、前記複数のア
ドレスを交換するアドレス交換手段と、前記複数のルッ
クアップテーブルから出力される格子点データそれぞれ
について、前記論理演算手段の演算結果に応じて当該交
換態様を変化させることにより、当該格子点データを出
力したアドレスに対応した補間演算係数が対応付けられ
るよう格子点データを交換するデータ交換手段と、該デ
ータ交換手段が出力する格子点データに基づいて補間演
算を行い変換データを出力する補間演算手段と、複数の
データ変換特性に応じて前記切換え制御信号を順次変更
し、該複数のデータ変換特性のデータ変換を順次実行す
るデータ変換実行手段と、を具えたことを特徴とする。
【００２１】また、複数のルックアップテーブルを用い
た補間演算によりデータ変換を行うデータ変換装置にお
いて、変換されるべき入力データに基づいて複数のアド
レスを生成するアドレス生成回路と、前記入力データの
一部のデータと切換え制御信号タとの排他的論理演算を
行う論理演算回路と、該アドレス生成手段によって生成
される前記複数のアドレスが前記複数のルックアップテ
ーブルに与えられる前に、前記論理演算手段の演算結果
に応じて当該交換態様を変化させることにより、前記複
数のアドレスのそれぞれが当該アドレスの属性に対応し
たルックアップテーブルに与えられるよう、前記複数の
アドレスを交換するアドレス交換回路と、前記複数のル
ックアップテーブルから出力される格子点データそれぞ
れについて、該格子点データを出力したアドレスに対応
した補間演算係数が対応付けられるよう補間演算係数を
交換する係数交換回路と、該係数交換手段が出力する補
間演算係数に基づいて補間演算を行い変換データを出力
する補間演算回路と、複数のデータ変換特性に応じて前
記切換え制御信号を順次変更し、該複数のデータ変換特
性のデータ変換を順次実行するため、前記切換え制御信
号を入力するための端子と、を具えたことを特徴とす
る。
【００２２】さらに、複数のルックアップテーブルを用
いた補間演算によりデータ変換を行うデータ変換装置に
おいて、データ変換に用いるルックアップテーブルを切
換え制御信号によって切換える手段を具えたことを特徴
とする。
【００２３】
【作用】以上の構成によれば、一定の切換え制御信号状
態の下では、各ルックアップテーブルでアクセスされる
アドレスは常に一定の領域のアドレスに限られる。これ
により、複数のルックアップテーブルを互いに異なる領
域に格納したルックアップテーブルにおいて、１つの変
換特性を有するルックアップテーブルのみをアクセスす
ることが可能となる。
【００２４】一方、上記切換え信号の内容を変更するこ
とにより、各ルックアップテーブルにおける上述の領域
を変更することができ、これにより、他の変換特性を有
するルックアップテーブルをアクセスすることができ、
結果として複数種類の変換を行うことが可能となる。
【００２５】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
【００２６】（第１実施例）図２は、本発明の一実施例
に係るデータ変換装置の構成を示すブロック図である。
【００２７】本実施例は、従来例で説明した、例えば
Ｒ，Ｇ，Ｂに係る３次元の信号を変換するものでなく、
１次元の８ビット信号Ｘｉ（＝Ｘｈ・２4 ＋Ｘｆ、Ｘｈ
は上位４ビット、Ｘｆは下位４ビット）を別の信号に変
換するデータ変換装置に関するものであり、最も簡易な
構成の一つを示すものである。上位４ビット信号Ｘｈに
対する格子点データをＤ（Ｘｈ）、補間演算後の変換デ
ータをＨ2 （Ｘｉ）とするとき、本例における補間演算
は１次元２点補間であり、
【００２８】
【数２】 H2(Xi)=2-4・{(24-Xf)・D(Xh)+Xf・D(Xh+1)} …(2) と表わされる。
【００２９】図２において、１０１は上位ビット信号Ｘ
ｈを入力する端子、１０２は下位ビット信号Ｘｆを入力
する端子、１０３は２4 という値を示す信号を入力する
端子を示す。また、１０４は後述の２種類の変換テーブ
ルを切り換えるための制御信号ＥＸを入力する端子を示
す。さらに、１０５は上位ビット信号Ｘｈに“１”を加
算する加算器、１０６はエクスクルーシブオア素子（以
下、ＥＸＯＲ素子と略す）、１０７はＥＸＯＲ素子１０
６の出力である切換制御信号を示す。
【００３０】１０８は本発明の一実施例に係るアドレス
交換器、１１１および１１２は後述されるアドレス交換
器１０８からのアドレスに応じて格子点データを出力す
るＬＵＴ、１１３はＬＵＴ１１１または１１２から出力
される格子点データの連送経路を交換するデータ交換器
である。
【００３１】データ交換器１１３の出力は以下の構成に
よる補間演算に供される。すなわち、１２１および１２
２は乗算器、１２５は減算器、１２６は加算器、１２７
は変換データＨ2 （Ｘｉ）を出力する端子である。
【００３２】図３（ａ）および（ｂ）は、アドレス交換
器１０８およびデータ交換器１１３における動作の概念
を示す模式図である。
【００３３】すなわち、制御信号１０７が“０”の時は
図３（ａ）に示すように、上段から入力された信号は上
段から、下段から入力された信号は下段からそれぞれ出
力され信号は交換されない。これに対して制御信号１０
７が“１”の時は図３（ｂ）に示すように、上段から入
力された信号は下段へ、下段から入力された信号は上段
へ出力され信号が交換される。
【００３４】さらに詳しく説明すると、アドレス交換器
１０８およびデータ交換器１１３の動作は、変換テーブ
ル切換信号ＥＸと上位ビット信号Ｘｈの最下位ビット
（以下、ＬＳＢと略す）との排他的論理和演算回路、す
なわちＥＸＯＲ素子１０６の出力信号１０７によって定
まる。まず、切換信号ＸＥが“０”で、上位ビット信号
ＸｈのＬＳＢも“０”の場合（この時、Ｘｈは偶数であ
る）、制御信号１０７は“０”になるので、アドレス交
換器１０８およびデータ交換器１１３での信号の交換は
行われない。従って、端子１０１から入力された偶数の
上位ビット信号Ｘｈはアドレス信号としてＬＵＴ１１１
に与えられ、また、この信号Ｘｈに加算器１０５により
“１”が加算された信号Ｘｈ＋１は奇数のアドレス信号
としてＬＵＴ１１２に与えられる。これによりＬＵＴ１
１１および１１２からはそれぞれＤ（Ｘｈ）およびＤ
（Ｘｈ＋１）が読出され、データ交換器１１３をそのま
ま通過してＤ（Ｘｈ）は乗算器１２１へＤ（Ｘｈ＋１）
は乗算器１２２に入力される。一方、乗算器１２１に
は、減算器１２５で演算された２4 −Ｘｆが係数として
入力され乗算器１２２には入力信号の下位ビット信号Ｘ
ｆが係数として入力される。
【００３５】以上から乗算器１２１では（２4 −Ｘｆ）
・Ｄ（Ｘｈ）、乗算器１２２ではＸｆ・Ｄ（Ｘｈ＋１）
の演算がそれぞれ行われ、これらの演算結果は加算器１
２６で加算され下位４ビットを切り捨てまたは丸めた値
が端子１２７から出力される。この出力が上記（２）式
の演算結果となる。
【００３６】次に、上位ビット信号ＸｈのＬＳＢが
“１”で、切換信号ＥＸが“０”の場合（この時、Ｘｈ
は奇数である）、制御信号１０７は“１”になるので、
アドレス交換器１０８およびデータ交換器１１３では、
ぞれぞれ図３（ｂ）に示すような信号の交換が行われ
る。従って、端子１０４から入力された奇数のＸｈはア
ドレス交換器１０８で交換されてＬＵＴ１１２に与えら
れ、加算器１０５によって信号Ｘｈに“１”が加算され
た偶数のアドレス信号はＬＵＴ１１１に与えられる。こ
れにより、ＬＵＴ１１２からはＤ（Ｘｈ）が、ＬＵＴ１
１１からはＤ（Ｘｈ＋１）が読出される。ＬＵＴ１１２
から読出されたデータＤ（Ｘｈ）はデータ交換器１１３
で交換されて乗算器１２１に入力され、ＬＵＴ１１１か
ら読出されたＤ（Ｘｈ＋１）は乗算器１２２に入力され
る。これ以降の処理は前述の場合（信号ＸｈのＬＳＢが
“０”の場合）と同一である。
【００３７】上記２つの場合の説明から明らかなよう
に、ＬＵＴ１１１には偶数アドレスのみが与えられ、ま
た、ＬＵＴ１１２には奇数アドレスのみが与えられる。
従って、切換信号ＥＸを“０”に設定するとき、ＬＵＴ
１１１は偶数アドレス専用のテーブルとして用いられ、
また、ＬＵＴ１１２は奇数アドレス専用のテーブルとし
て用いられる。
【００３８】すなわち、図２に示すデータ変換装置は２
点補間によるものであり、この場合、従来構成と同様、
相互に同一内容の２個のＬＵＴを用い、しかもそれぞれ
のＬＵＴは従来構成で用いられるＬＵＴと同メモリ容量
であるが、上述のようにそれぞれのＬＵＴを奇数アドレ
スおよび偶数アドレス専用に用いる構成とする。このた
め、図２に示す実施例のようにそれぞれのＬＵＴのメモ
リ容量を従来例のものと同様とした場合、それぞれのＬ
ＵＴのアクセスされないアドレスに対応して別の特性の
格子点データを格納し、信号ＥＸを“１”に設定するこ
とにより、図１５以降で後述のように、異なる特性のデ
ータ変換を行うことができる。
【００３９】信号ＥＸを“１”に設定すると、上述の２
つの場合（信号ＥＸが“０”で、ＸｈのＬＳＢが“０”
および“１”の２つの場合）に対して、アドレス交換器
１０８とデータ交換器１１３の制御信号１０７が反転す
ることになるので、ＬＵＴ１１１には奇数アドレスのみ
が、ＬＵＴ１１２には偶数アドレスのみが与えられ、前
述のようにデータ変換処理が行われることになる。
【００４０】（第２実施例）図４は本発明の他の実施例
に係るデータ変換装置の構成を示すブロック図である。
【００４１】本実施例と上記第１実施例との違いは、第
１実施例で用いているデータ交換器１１３の代りに乗算
係数交換器１３１を設けたことである。
【００４２】乗算係数交換器１３１は、上記第１実施例
で説明したアドレス交換器やデータ交換器と同様の機能
を果すものであり、制御信号１０７の“０”または
“１”に応じて、係数Ｘｆおよび（２4 −Ｘｆ）をそれ
ぞれ乗算器１２１または１２２に与えるものである。こ
れにより、上記第１実施例においてデータ交換器１１３
を取り除いた場合には、被乗数と乗数（乗算係数）の対
応がずれる場合が出てくるが、乗算係数交換器１３１を
設けることにより、このような対応のずれを無くすこと
ができ、第１の実施例と全く同一のデータ変換を行うこ
とができる。
【００４３】（第３実施例）図５は本発明のさらに他の
実施例に係るデータ変換装置の構成を示すブロック図で
ある。
【００４４】本実施例は２入力データのデータ変換処理
に関し、ここでは２次元補間空間における４点補間によ
ってデータ変換処理を行う構成を示す。すなわち、補間
演算には４つの格子点データを用いるため、従来例で説
明したように４個のＬＵＴを用いる。従来技術では４個
のＬＵＴを用いて１種類のデータ変換のみが可能であっ
たのに対し、本実施例によれば、以下に説明される構成
によって４種類のデータ変換が可能となる。
【００４５】２次元入力空間をなす入力データをＸｉ＝
Ｘｈ・２4 ＋Ｘｆ、Ｙｉ＝Ｙｈ・２4 ＋Ｙｆ（ここで、
Ｘｈ，Ｙｈは上位４ビット、Ｘｆ，Ｙｆは下位４ビッ
ト）とし、Ｘｈ，Ｙｈに対する格子点データをＤ（Ｘ
ｈ，Ｙｈ）、補間処理後の変換データをＨ3 （Ｘｉ，Ｙ
ｉ）とするとき、変換データＨ3 （Ｘｉ，Ｙｉ）は以下
の補間演算
【００４６】
【数３】 H3(Xi,Yi)=2-8・[(24-Yf){(24-Xf)・D(Xh,Yh)+Xf・D(Xh+1,Yh)} +Yf・{(24-Xf)・D(Xh,Yh+1)+Xf・D(Xh+1,Yh+1)}] …(3) によって求められる。
【００４７】図５において、２０１，２０２はそれぞれ
上位ビット信号Ｘｈ，Ｙｈを入力する端子、２０３，２
０４はそれぞれ下位ビット信号Ｘｆ，Ｙｆを入力する端
子、２０５は２4 という値を示す信号を入力する端子、
２０６，２０７はそれぞれＬＵＴにおける４種類の変換
テーブルを切り換える制御信号ＥＸ１，ＥＸ２を入力す
る端子である。
【００４８】２１０，２１１は上位ビット信号Ｘｈ，Ｙ
ｈにそれぞれ“１”を加算する加算器、２１３，２１４
はそれぞれ上位ビット信号Ｘｈ，ＹｈのＬＳＢと上記制
御信号ＥＸ１，ＥＸ２を入力とするＥＸＯＲ素子、２１
５，２１６はそれぞれＥＸＯＲ素子２１３，２１４の出
力信号である。また、２２１〜２２４は、図３（ａ）お
よび（ｂ）で示した機能を有するアドレス交換器、２４
１〜２４４は、同様のデータ交換器、２３１〜２３４は
格子点データを出力するＬＵＴである。２５１〜２５６
は上記データ変換器からの出力と後述の減算器からの出
力もしくは前記Ｘｆ，Ｙｆとの間で乗算を行う乗算器、
２６１，２６２はそれぞれ２4 からＸｆを減算する減算
器、２７１〜２７３は加算器、２７４は変換データＨ3
（Ｘｉ，Ｙｉ）を出力する端子である。
【００４９】アドレス交換器２２１〜２２４およびデー
タ交換器２４１〜２４４は前述の図３（ａ），（ｂ）に
示す動作をし、これらの動作はテーブル切換制御信号Ｅ
Ｘ１，ＥＸ２と上位ビット信号Ｘｈ，ＹｈそれぞれのＬ
ＳＢとの排他的論理和演算結果、すなわち制御信号２１
５，２１６によって制御される。
【００５０】まず、信号ＥＸ１，信号ＥＸ２がいずれも
“０”で、上位ビット信号ＸｈおよびＹｈいずれのＬＳ
Ｂも“０”の場合について説明する（この時、Ｘｈ，Ｙ
ｈはいずれも偶数である）。
【００５１】この場合、ＥＸＯＲ素子の出力である制御
信号２１５，２１６はいずれも“０”になるので、アド
レス交換器２２１〜２２４およびデータ交換器２４１〜
２４４での信号の交換（図３（ｂ）に示す動作）は行わ
れない。従って、端子２０１，２０２から入力された偶
数のＸｈ，Ｙｈは８ビットに連結された後、そのままＬ
ＵＴ２３１に与えられる。なお、上位ビット信号Ｘｈ，
Ｙｈを相互に連結する際、Ｘｈを上位にしても、下位に
してもどちらでもよいが、本例の説明では、Ｘｈを上位
４ビット、Ｙｈを下位４ビットとして連結するものとす
る。
【００５２】また、加算器２１０により上位ビット信号
Ｘｈに“１”が加算された値Ｘｈ＋１にＹｈを連結した
８ビット信号はそのままＬＵＴ２３２に与えられ、加算
器２１１によってＹｈに“１”が加算された値Ｙｈ＋１
にＸｈを連結した信号はそのままＬＵＴ２３３に与えら
れ、さらにＬＵＴ２３４には、Ｘｈ＋１とＹｈ＋１を連
結した信号が与えられる。これにより、ＬＵＴ２３１〜
２３４からそれぞれ格子点データＤ（Ｘｈ，Ｙｈ），Ｄ
（Ｘｈ＋１，Ｙｈ），Ｄ（Ｘｈ，Ｙｈ＋１），Ｄ（Ｘｈ
＋１，Ｙｈ＋１）が読出され、それぞれ乗算器２５１〜
２５４へ送られる。
【００５３】一方、乗算器２５１，２５３には、減算器
２６１で演算された２4 −Ｘｆが係数として入力され、
乗算器２５２，２５４にはＸｈが係数として入力され
る。同様に乗算器２５５には、減算器２６２で演算され
た２4 −Ｙｆが係数として入力され、乗算器２５６に
は、Ｙｆが係数として入力される。従って、乗算器２５
１では（２4 −Ｘｆ）・Ｄ（Ｘｈ，Ｙｈ）、乗算器２５
２ではＸｆ・Ｄ（Ｘｈ＋１，Ｙｈ）、乗算器２５３では
（２4 −Ｘｆ）・Ｄ（Ｘｈ，Ｙｈ＋１）、乗算器２５４
ではＸｆ・Ｄ（Ｘｈ＋１，Ｙｈ＋１）が演算され、乗算
器２５１，２５２の出力は加算器２７１で、乗算器２５
３，２５４の出力は加算器２７２でそれぞれ加算され
る。加算された結果はさらに次の乗算器２５５，２５６
に送られ、乗算器２５５では（２4 −Ｙｆ）｛（２4 −
Ｘｆ）・Ｄ（Ｘｈ，Ｙｈ）＋Ｘｆ・Ｄ（Ｘｈ＋１，Ｙ
ｈ）｝、乗算器２５６ではＹｆ｛（２4 −Ｘｆ）・Ｄ
（Ｘｈ，Ｙｈ＋１）＋Ｘｆ・Ｄ（Ｘｈ＋１，Ｙｈ＋
１）｝が演算される。これらの演算結果は、加算器２７
３に送られて、加算され、下位８ビットが切り捨てまた
は丸められて、端子２７４から出力される。以上によ
り、上記（３）式の演算が行われる。
【００５４】なお、各ＬＵＴに与えられる連結後の８ビ
ットアドレスは前述のように、上位４ビット（Ｘｈまた
はＹｈ＋１）と下位４ビット（ＹｈまたはＹｈ＋１）の
組み合わせとなるが、以下では、上位４ビットが偶数で
下位４ビットが奇数である状態を［偶，奇］のように表
現するものとする。上記説明におけるＬＵＴ２３１〜２
３４の入力アドレスの状態は、それぞれ［偶，偶］，
［奇，偶］，［偶，奇］，［奇，奇］となる。
【００５５】次に、上位ビット信号ＸｈのＬＳＢのみが
“１”になった場合について説明する（この時Ｘｈは奇
数であり、Ｙｈは偶数である）。
【００５６】この場合、信号２１５が“１”になるの
で、アドレス交換器２２３，２２４およびデータ交換器
２４１，２４２で信号の交換（図３（ｂ）に示す動作）
が行われる。これらのアドレス交換器２２３，２２４の
みでアドレス信号が交換される場合、連結された８ビッ
トアドレスのうち偶数の下位４ビット信号Ｙｈのものは
ＬＵＴ２３１および２３２に入力し、“１”が加算され
た奇数の（Ｙｈ＋１）はＬＵＴ２３３および２３４に入
力する。一方、連結された８ビット信号のうち奇数の上
位ビット信号Ｘｈは、アドレス交換器２２３，２２４で
交換されてＬＵＴ２３２，２３４にそれぞれ与えられ、
加算器２１０により信号Ｘｈに“１”が加算された偶数
のアドレス信号（Ｘｈ＋１）はＬＵＴ２３１，２３３に
与えられる。
【００５７】そして、上記アドレス信号の入力に応じて
ＬＵＴ２３１〜２３４から、それぞれ格子点データＤ
（Ｘｈ＋１，Ｙｈ），Ｄ（Ｘｈ，Ｙｈ），Ｄ（Ｘｈ＋
１，Ｙｈ＋１），Ｄ（Ｘｈ，Ｙｈ＋１）が読出される。
これらの格子点データはデータ交換器２４１，２４２で
交換され、Ｄ（Ｘｈ＋１，Ｙｈ）は乗算器２５２に、Ｄ
（Ｘｈ，Ｙｈ）は乗算器２５１にＤ（Ｘｈ＋１，Ｙｈ＋
１）は乗算器２５４に、Ｄ（Ｘｈ，Ｙｈ＋１）は乗算器
２５３に入力する。各々の乗算器に入力する格子点デー
タの位置関係は上位ビット信号ＸｈのＬＳＢが“０”の
時と同一である。従って、これ以降の処理は前述の場合
（ＸｈのＬＳＢが“０”の場合）と同一である。
【００５８】以上から明らかなように、上記２つの場合
（上位ビット信号ＸｈのＬＳＢが“０”および“１”の
場合）においてＬＵＴ２３１〜２３４に与えられるアド
レス状態はいずれの場合も、それぞれ［偶，偶］，
［奇，偶］，［偶，奇］，［奇，奇］となる。このアド
レス状態は信号ＹｈのＬＳＢが“１”の場合でも同様で
あり、切換制御信号ＥＸ１，ＥＸ２の組み合わせが変わ
らない限り変化しない。
【００５９】従って、制御信号ＥＸ１およびＥＸ２がそ
れぞれ“０”に設定される上述の変換では、各々のＬＵ
Ｔの１／４の領域のみが用いられていることになる。残
りの３／４の領域は、入力信号ＥＸ１，ＥＸ２の値の組
み合わせを変えることによりアクセスできる。以下にＥ
Ｘ１，ＥＸ２の値の各組み合わせに対してＬＵＴ２３１
〜２３４に与えられるそれぞれのアドレス状態を示す。
【００６０】EX1=0,EX2=0 の時、［偶，偶］，［奇，
偶］，［偶，奇］，［奇，奇］ EX1=1,EX2=0 の時、［奇，偶］，［偶，偶］，［奇，
奇］，［偶，奇］ EX1=0,EX2=1 の時、［偶，奇］，［奇，奇］，［偶，
偶］，［奇，偶］ EX1=1,EX2=1 の時、［奇，奇］，［偶，奇］，［奇，
偶］，［偶，偶］ このように、ＬＵＴ２３１〜２３４のそれぞれにおい
て、ＥＸ１，ＥＸ２の値の各組み合わせごとにアクセス
される領域に、独立した変換テーブルデータを格納する
ことにより、４種類の異なるデータ変換を実現すること
ができる。この種類の異なるデータ変換については、図
１５以降で詳細に説明する。
【００６１】（第４実施例）図６は本発明の第４の実施
例に係るデータ変換装置の構成を示すブロック図であ
る。
【００６２】本実施例と上記第３の実施例との違いは、
上記第３の実施例で用いたアドレス交換器２２１〜２２
４およびデータ交換器２４１〜２４４の代わりに複数ビ
ット幅の４入力１出力セレクタ３０１〜３０８を設けた
ことである。
【００６３】各セレクタは制御信号２１６および２１５
によって制御され、これら信号が“００”の時ａ入力
が、“０１”時ｂ入力が、“１０”の時ｃ入力が、“１
１”の時ｄ入力がそれぞれ選択され、ｅから出力され
る。例えば、ＥＸ１＝０，ＥＸ２＝０で上位ビット信号
ＸｈおよびＹｈのいずれも偶数（ＬＳＢが０）の場合、
ａ入力が選択される。これによりＬＵＴ２３１では
［偶，偶］のアドレスが、ＬＵＴ２３２で［奇，偶］の
アドレスが、ＬＵＴ２３４では［奇，奇］のアドレスが
常にアクセスされることになる。
【００６４】以上のように、４つのセレクタ３０１〜３
０４の機能は上記第３実施例におけるアドレス交換器２
２１〜２２４と同様の機能を果すものである。また、同
様にセレクタ３０５〜３０８の機能は、上記第３実施例
のデータ交換器２４１〜２４４のデータ交換機能と同様
のものであることは明らかである。従って、本実施例で
は上記第３の実施例と同様に４種類のデータ変換を実現
することができる。
【００６５】（第５実施例）図７は本発明の第５の実施
例に係るデータ変換装置の構成を示すブロック図であ
る。
【００６６】本実施例は、図５に示す第３実施例におけ
る２つのデータ交換器２４３，２４４を１つのデータ交
換器２９１に置き換えたものである。この場合におい
て、データ変換器２９１は、その配置位置が異なり、加
算器２７１および２７２の出力側に設けられる。
【００６７】これにより、上記第３の実施例におけるデ
ータ交換器２４３および２４４による機能を１つのデー
タ交換器２９１で果すことができる。
【００６８】従って、本実施例においても、上記第３の
実施例と同等のデータ変換機能を有し、４種類の異なる
データ変換を実現することが可能となる。
【００６９】（第６実施例）図８は本発明の第６の実施
例に係るデータ変換装置の構成を示すブロック図であ
る。
【００７０】本実施例は、上記第５実施例における４つ
のアドレス交換器２２１〜２２４を２つのアドレス交換
器２９３および２９４に置き換えることにより、ハード
ウェア規模を小さくしたものである。すなわち、上位ビ
ット信号ＸｈおよびＹｈを合成する前にアドレス交換を
行うものであり、これにより、上記第５実施例における
各アドレス交換器のビット幅は８ビットであるのに対し
て、本実施例におけるアドレス交換器のビット幅を４ビ
ットとすることができる。この結果、上記第５実施例と
比較して、アドレス交換器のハードウェア規模を１／４
に削減することができる。
【００７１】この場合においても、アドレス交換機能
は、上記第５実施例のアドレス交換機能と同等である。
従って、本実施例においても４種類の異なるデータ変換
を実現できる。このような種類の異なるデータ変換につ
いては、図１５以降において上述する。
【００７２】（第７実施例）図９は本発明の第７実施例
に係るデータ変換装置の構成を示すブロック図である。
【００７３】本実施例では、図に示すように、上述した
第６実施例と同一の機能のアドレス交換器２９３および
２９４を用いるが、ＬＵＴ２３１〜２３４の出力以降の
演算回路の構成を変更したものである。すなわち、本例
の演算回路構成にあっては、これまで説明した実施例の
ように、データ交換器や乗算係数交換器を用いず、乗算
係数を選択するセレクタを用いる。
【００７４】このセレクタを用いる演算回路における補
間演算は以下に示す式で表わされる。
【００７５】
【数４】 J1=24・D(Xh,Yh)+Xf{D(Xh+1,Yh)-D(Xh,Yh)} …(4) J2=24・D(Xh,Yh+1)+Xf{D(Xh+1,Yh+1)-D(Xh,Yh+1)} …(5) H4(Xi,Yi)=2-8・{24・J1+Yf(J2-J1)} …(6) 上記の（４），（５）および（６）式に基づいて演算さ
れるＨ4 （Ｘｉ，Ｙｉ）が図９に示す端子２７４の出力
である。この補間演算出力Ｈ4 （Ｘｉ，Ｙｉ）は前記
（３）式におけるＨ3 （Ｘｉ，Ｙｉ）に等しいことは容
易に確かめられる。
【００７６】以下、上記演算を行う構成を図９を参照し
て説明する。
【００７７】図９において、３１１および３１２はそれ
ぞれ２つのＬＵＴ２３１，２３２および２３３，２３４
から読出された２つの格子点データの差分を求める減算
器であり、この減算器３１１および３１２の出力には、
乗算器３１４および３１５により、セレクタ３２６で選
択されたＸｆまたは２4 −Ｘｆが乗じされる。さらに、
乗算器３１４および３１５の出力は、加算器３２１およ
び３２２によってそれぞれＬＵＴ２３１および２３３の
出力に２4 を乗じた値と加算される。加算器３２１の出
力は、減算器３１３により加算器３２２の出力との間で
減算された後、乗算器３１６によってセレクタ３２７に
よって選択されたＹｆまたは２4 −Ｙｆが乗じられる。
また、加算器３２１の出力には、乗算器３１９で２4 が
乗じられた後、加算器３２３で、乗算器３１６の出力と
の和がとられ、補間演算結果として端子２７４から出力
される。
【００７８】前述した第３〜第６の実施例では、ＬＵＴ
２３１〜２３４に与えられるアドレスが交換されること
により、読出される格子点データの位置関係が変わって
も、その後に行われるデータ交換によって、４つの乗算
器２５１〜２５４に入力される格子点データの位置関係
が不変であったため、その後の演算処理の式も（３）式
で示されるもので十分であった。
【００７９】しかしながら、本実施例では、アドレスが
交換されてＬＵＴから読出される格子点データの位置関
係が変わると、それを補正するためセレクタ３２６およ
び３２７によって選択される乗算係数が変わり、これに
よって演算処理が変化する。
【００８０】例えば、ＸｈとＹｈの両方のアドレスが交
換される場合には、演算処理は以下のようになる。
【００８１】
【数５】 J1′=24・D(Xh+1,Yh+1)+(24-Xf){D(Xh,Yh+1)-D(Xh+1,Yh+1)} …(7) J2′=24・D(Xh+1,Yh)+(24-Xf){(D(Xh,Yh)-D(Xh+1,Yh)} …(8) H4′(Xi,Yi)=2-8{24・J1+(24-Yf)(J2-J1)} …(9) なお、（７）式に示すＪ1 ′と（４）式に示すＪ1 は加
算器３２１の出力を表わし、（８）式に示すＪ2 ′と
（５）式に示すＪ2 は加算器３２２の出力を表わす。
【００８２】このように加算器３２１，３２２の出力が
変化しても、最終出力Ｈ4 ′（Ｘｉ，Ｙｉ）は、（３）
式に示すＨ4 （Ｘｉ，Ｙｉ）と同一であることは容易に
確かめることができる。従って、本実施例においても、
前述した第３〜第６の実施例と同一のデータ変換処理を
行うことが可能となる。
【００８３】（第８実施例）図１０は、本発明の第８実
施例に係るデータ変換装置の構成を示すブロック図であ
る。
【００８４】これまで説明した第３〜第７の実施例は、
４個のＬＵＴを有し、それぞれのＬＵＴでアクセスされ
るアドレスの属性を固定することで４種の異なるデータ
変換を可能とするものであった。これに対し、本実施例
は、４つのＬＵＴのメモリ容量をそれぞれ半分に減らし
て、２種類のデータ変換だけをできるようにしたもので
ある。
【００８５】各ＬＵＴのメモリ容量を半分にするため
に、ＬＵＴ３３１，３３２では上位ビット信号Ｙｈが偶
数の格子点データのみを、ＬＵＴ３３３，３３４ではＹ
ｈが奇数の格子点データのみを格納する。これにより、
各ＬＵＴ３３１〜３３４のアドレス入力は８ビットから
７ビットになる。上記第７の実施例に示す構成と本実施
例の構成が異なる点は、各要素においてメモリ容量が半
分になった４つのＬＵＴ３３１〜３３４および加算器３
３５のみであり、他の要素は図９における同一番号を付
したものと同一である。
【００８６】すなわち、端子２０２から入力された４ビ
ット信号Ｙｈは上位３ビットと最下位１ビットに分割さ
れこれらの３ビット信号と１ビット信号は、加算器３３
５にて加算され、加算結果（３ビット）は４ビットの信
号ＸｈおよびＸｈ＋１に連結されて、ＬＵＴ３３１，３
３２に与えられる。一方、上位ビット信号Ｙｈの上位３
ビットも、そのままＸｈおよびＸｈ＋１信号に連結さ
れ、ＬＵＴ３３３，３３４に与えられる。その他の要素
は、図９にて前述した第７実施例と同一の動作をする。
【００８７】これまで説明した実施例では、ＬＵＴにＸ
ｈ（４ビット），Ｙｈ（４ビット）のアドレス信号が与
えられると、Ｄ（Ｘｈ，Ｙｈ）という格子点データが読
出されたが、本実施例では、ＬＵＴに与えられるＹｈに
関するアドレス信号が３ビットに減少しているので、Ｌ
ＵＴに入力されたアドレスと読出される格子点データの
対応がこれまで説明した実施例と異なったものとなる。
【００８８】そこで、以下では、本実施例におけるアド
レスと格子点データとの対応を説明する。
【００８９】Ｙｈ（４ビット）の上位３ビット信号をＹ
ｈ（３）と表わすことにすえると、Ｙｈが偶数、すなわ
ちＹｈのＬＳＢが“０”の時、４つのＬＵＴにはすべて
Ｙｈ（３）が入力され、ＬＵＴ３３１，３３２ではＸ
ｈ，Ｙｈ（３）アドレスに対してＤ（Ｘｈ，Ｙｈ）とい
う格子点データが、ＬＵＴ３３３，３３４では、Ｘｈ，
Ｙｈ（３）アドレスに対してＤ（Ｘｈ，Ｙｈ＋１）とい
う格子点データがそれぞれ読出される。また、Ｙｈが奇
数、すなわちＹｈのＬＳＢが“１”の時、ＬＵＴ３３
３，３３４には上記と同様、Ｙｈ（３）が与えられ、Ｄ
（Ｘｈ，Ｙｈ）という格子点データが読出されるが、Ｌ
ＵＴ３３１，３３１にはＹｈ（３）＋１という値が与え
られ、Ｄ（Ｘｈ，Ｙｈ＋１）という格子点データが読出
される。この時Ｙｈ＋１は偶数である。
【００９０】従って、Ｘｈ＝偶数，Ｙｈ＝偶数，ＥＸ＝
０の時、ＬＵＴ３３１，３３４から、それぞれＤ（Ｘ
ｈ，Ｙｈ），Ｄ（Ｘｈ＋１，Ｙｈ），Ｄ（Ｘｈ，Ｙｈ＋
１），Ｄ（Ｘｈ＋１，Ｙｈ＋１）が読出され、セレクタ
３２６および３２７によってそれぞれＸｆ，Ｙｆが選択
される。これにより、前述の（４），（５）および
（６）式に示した演算処理が行われ、端子２７４に補間
演算結果が出力される。
【００９１】また、Ｘｈ＝奇数，Ｙｈ＝奇数，ＥＸ＝０
の時、ＬＵＴ３３１〜３３４から、それぞれＤ（Ｘｈ＋
１，Ｙｈ＋１），Ｄ（Ｘｈ，Ｙｈ＋１），Ｄ（Ｘｈ＋
１，Ｙｈ），Ｄ（Ｘｈ，Ｙｈ）が読出され、セレクタ３
２６および３２７によってそれぞれ２4 −Ｘｆ，２4 −
Ｙｆが選択される。この結果、前述の（７），（８）お
よび（９）式に示した演算処理が行われ、結果が端子２
７４から出力される。
【００９２】以上のように、本実施例においても前述し
た第３〜第７の実施例と同様のデータ変換処理を行うこ
とができる。ただし、データ変換の種類は２種類であ
る。
【００９３】なお、実施例では、セレクタによりＸｆと
２4 −Ｘｆを、またＹｆと２4 −Ｙｆを切り換えている
が、この切換は、２の補数演算器（スルーモード付き）
を用いて実現できる。ここで、Ｘｆが必要な時は、２の
補数演算器をスルーモードとし、２4 −Ｘｆが必要な時
は２の補数に変換する。２の補数演算器は、すでに公知
であるため、ここでの説明は省略する。
【００９４】（第９実施例）図１１は本発明の第９実施
例に係るデータ変換装置の構成を示すブロック図であ
る。
【００９５】本実施例は３次元の入力空間について８点
補間演算を行うことにより、データ変換処理を行うもの
である。すなわち、８個のＬＵＴそれぞれが出力する８
つの格子点データを用いて補間演算を行う。この場合に
おいて、従来では８個のＬＵＴを用いて１種類の特性に
係るデータ変換のみが可能であったのに対し、本実施例
によれば８種類の特性に係るデータ変換が可能となる。
【００９６】例えば、Ｒ，Ｇ，Ｂからなる３次元の入力
データをＸｉ＝Ｘｈ・２4 ＋Ｘｆ，Ｙｉ＝Ｙｈ・２4 ＋
Ｙｆ，Ｚｉ＝Ｚｈ・２4 ＋Ｚｆ（ここで、Ｘｈ，Ｙｈ，
Ｚｈは上位４ビット、Ｘｆ，Ｙｆ，Ｚｆは下位４ビッ
ト）とし、Ｘｈ，Ｙｈ，Ｚｈに対する格子点データをＤ
（Ｘｈ，Ｙｈ，Ｚｈ）、補間処理後の変換データをＨ5
（Ｘｉ，Ｙｉ，Ｚｉ）とするとき、本実施例のデータ変
換装置では以下に示す補間演算が行われる。
【００９７】
【数６】 P1=24・D(Xh,Yh)+Xf{D(Xh+1,Yh,Zh)-D(Xh,Yh,Zh)} …(10) P2=24・D(Xh,Yh+1,Zh)+Xf{D(Xh+1,Yh+1,Zh)-D(Xh,Yh+1,Zh)} …(11) P3=24・D(Xh,Yh,Zh+1)+Xf{D(Xh+1,Yh,Zh+1)-D(Xh,Yh,Zh+1)} …(12) P4=24・D(Xh,Yh+1,Zh+1)+Xf{D(Xh+1,Yh+1,Zh+1)-D(Xh,Yh+1,Zh+1)} …(13) H5(Xi,Yi,Zi)=2-12[24{24・P1+Yf(P2-P1)} +Zf{24・P3+Yf(P4-P3)-24・P1-Yf(P2-P1)}] …(14) すなわち、上記（１０）〜（１４）式に基づいて演算さ
れるＨ5 （Ｘｉ，Ｙｉ，Ｚｉ）が本実施例による変換結
果である。
【００９８】図１１を参照して、上記演算を行うデータ
変換装置の構成を説明する。
【００９９】図１１において、４０１，４０２，４０３
はそれぞれ上位ビット信号Ｘｈ，Ｙｈ，Ｚｈを入力する
端子、４０４，４０５，４０６はそれぞれ下位ビット信
号Ｘｆ，Ｙｆ，Ｚｆを入力する端子、４０７は２4 とい
う値を示す信号を入力する端子、４０８，４０９，４１
０はそれぞれ８種類の変換処理を切り換える制御信号Ｅ
Ｘ１，ＥＸ２，ＥＸ３を入力する端子である。また、４
１１〜４１３はそれぞれ上位ビット信号Ｘｈ，Ｙｈ，Ｚ
ｈに“１”を加算する加算器、４１６〜４１８は各上位
ビット信号およびそれらに１を加えた信号の経路を変換
することができるアドレス交換器、４２１〜４２３は上
述の切換制御信号ＥＸ１，ＥＸ２，ＥＸ３と上位ビット
信号Ｘｈ，Ｙｈ，ＺｈのＬＳＢを２入力とするＥＸＯＲ
素子、４２６〜４２８はこれらＥＸＯＲ素子４２１〜４
２３から出力される制御信号であり、上位アドレス変換
器を制御する。
【０１００】４３１〜４３８はそれぞれアドレス入力が
１２ビットのＬＵＴ、４４１〜４５０は減算器、４５１
〜４５７は乗算器、４６１〜４６７は２4 を乗算する処
理に相当する４ビットシフトを行うシフタ、４７１〜４
７７は加算器、４８１〜４８３はセレクタ、４９０は補
間演算して求めた変換データを出力する端子である。
【０１０１】本実施例は図９について説明した第７実施
例を３次元に拡張したものであり、全体構成において次
の点が相違する。すなわち、３次元の信号入力に合わせ
て、Ｚｈ，Ｚｆが増したこと、変換特性の種類を４種類
から８種類に増すことができ、それに応じて切換制御信
号ＥＸ３入力が増したこと、ＬＵＴが４個から８個に増
したこと、および２つのデータを１つのデータに統合す
るステップが２段から３段に増したことである。以上の
相違点は、２次元を３次元に拡張した時に生じる必然的
なものであり、前述の第７実施例における動作と本実施
例における動作とは本質的に同一のものである。
【０１０２】すなわち、アドレス変換器４１６〜４１８
において、アドレスが交換されない場合、すなわち信号
４２６〜４２８が３つとも“０”の時、前記（１０）〜
（１３）式に示すＰ1 〜Ｐ4 はそれぞれ加算器４７１〜
４７４から出力され、それ以降の演算回路により（１
４）式が演算されて、端子４９０よりＨ5 （Ｘｉ，Ｙ
ｉ，Ｚｉ）の変換データが出力される。
【０１０３】一方、アドレス交換器４１６〜４１８で１
つでもアドレスが交換されると、上記加算器４７１〜４
７４から出力される値は、上記Ｐ1 〜Ｐ4 とは違った値
になるが、上記第７実施例で説明したように、端子４９
０から出力される変換データの演算式そのものは不変で
ある。すなわち、アドレスが交換されることにより、途
中段階での演算処理式は変化するが、最終出力の演算処
理式は変わらない。このことは、ＥＸ１，ＥＸ２，ＥＸ
３信号を変化して他の８種類の特性に係る変換処理を行
っても同様のことである。
【０１０４】（第１０実施例）図１２は、本発明の第１
０実施例に係るデータ変換装置の構成を示すブロック図
である。
【０１０５】上記第９実施例では、８個のＬＵＴを用い
８種類の異なるデータ変換を行うものであったが、本実
施例では８個のＬＵＴのメモリ容量をそれぞれ１／２に
減らして４種類のデータ変換をできるようにしたもので
ある。
【０１０６】図１２において、各ＬＵＴのメモリ容量を
１／２とすることにより、ＬＵＴ５０１〜５０４では上
位ビット信号Ｚｈが偶数の場合の格子点データのみを格
納し、ＬＵＴ５０５〜５０８では上位ビット信号Ｚｈが
奇数の場合の格子点データのみを格納する。これによ
り、各ＬＵＴ５０１〜５０８のアドレス入力は１２ビッ
トから１１ビットとなる。本例の構成において上記第９
実施例と異なる要素は、容量が１／２となった上記８個
のＬＵＴ、および加算器４９１のみであり、他の要素は
図１１において同一符号が付された要素と同一である。
【０１０７】本実施例の動作は、図１０にて示した第８
実施例の動作原理と略同一であるため、その説明は省略
する。
【０１０８】（第１１実施例）図１３は本発明の第１１
実施例に係るデータ変換装置の構成を示すブロック図で
ある。
【０１０９】本実施例では、上記第１０実施例に対し
て、さらに、８個のＬＵＴのメモリ容量を１／２（第９
実施例における各ＬＵＴのメモリ容量の１／４）として
２種類のデータ変換だけを可能としたものである。
【０１１０】第１０実施例のＬＵＴに対して、各ＬＵＴ
のメモリ容量をさらに１／２とするため、上位ビット信
号Ｚｈに加えてＹｈの偶数と奇数に着目して格子点デー
タを振り分ける。すなわち、ＬＵＴ５１１，５１２，５
１５，５１６にはＹｈが偶数の場合の格子点データのみ
を、ＬＵＴ５１３，５１４，５１７，５１８にはＹｈが
奇数の場合の格子点データのみを格納する。前述の第１
０実施例も合わせて考察すると、結局ＬＵＴ５１１，５
１２にはＹｈとＺｈの双方が偶数の場合の格子点データ
のみが格納され、ＬＵＴ５１３，５１４にはＹｈが奇数
でＺｈが偶数の場合の格子点データのみが格納され、Ｌ
ＵＴ５１５，５１６にはＹｈが偶数でＺｈが奇数の場合
の格子点データのみが格納され、ＬＵＴ５１７，５１８
にはＹｈとＺｈの両方が奇数の場合の格子点データが格
納される。これにより、各ＬＵＴ５１１〜５１８のアド
レス入力は１０ビットになる。
【０１１１】上記第１０実施例の構成と異なる点は、ア
ドレス入力が１０ビットである上記８個のＬＵＴと加算
器４９３のみであり、他の要素は図１２あるいは図１１
において同一符号を付した要素と同一である。
【０１１２】前述した第８実施例の説明から明らかなよ
うに上位ビット信号ＹｈのＬＳＢ信号が“１”の時のＬ
ＵＴ５１１〜５１８の出力データは、図１１においてＹ
ｈアドレス信号とＹｈ＋１アドレス信号を交換する場合
と同様であり、上位ビット信号ＺｈのＬＳＢ信号につい
ても同様のことが言える。
【０１１３】従って、上位ビット信号ＹｈのＬＳＢ信号
が“１”の時には、セレクタ４８２で“Ｈ”側が選択さ
れ、信号ＺｈのＬＳＢ信号が“１”の時には、セレクタ
４８３で“Ｈ”側が選択されれば、ＬＵＴ５１１〜５１
８から読出されるデータの格子点座標が入れ替わって
も、補間演算は、常に同一の演算式で行われる。
【０１１４】本実施例では、２種類の特性に係るデータ
変換のみが可能であるが、各ＬＵＴのメモリ容量を図１
１に示す第９実施例に対して１／４に減少できるという
利点がある。また、２種類のデータ変換に対応して、変
換処理切換信号はＥＸ１のみが用いられる。
【０１１５】（第１２実施例）図１４は本発明の第１２
実施例に係るデータ変換装置の構成を示すブロック図で
ある。
【０１１６】本実施例では、ＬＵＴの数を４個とし、各
ＬＵＴを２度アクセスすることにより、８つの格子点デ
ータを読出して、３次元８点補間演算を行うものであ
る。
【０１１７】図１４において、上記４個のＬＵＴは符号
５２１〜５２４で示される。
【０１１８】ＬＵＴを２度アクセスするため、演算処理
を２サイクル行うことになる。この２サイクルの第１サ
イクルと第２サイクルを識別するため、端子５３１から
は、ＣＹＣ信号が入力される。すなわち、このＣＹＣ信
号が“０”の時第１サイクルを表わし、“１”の時第２
サイクルを表わす。ＣＹＣ信号は、セレクタ５３２、イ
ンバータ５３８を介してセレクタ４８３、そしてゲート
回路５３５に送られる。このゲート回路５３５は、デー
タを１サイクル遅延させるためのレジスタ５３６から出
力されるデータをゲートして加算器４４７に送るもので
ある。すなわち、第１サイクルではレジスタ５３６から
の出力データを阻止して、加算器４４７に送らないが、
第２サイクルでは該レジスタ５３６の出力を加算器４４
７に送る動作を行う。
【０１１９】ＣＹＣ信号が、セレクタ５３２の切換制御
信号として使われることにより、このセレクタ５３２か
ら出力される信号は、第１サイクルがＺｈ、第２サイク
ルがＺｈ＋１になる。これにより、第１サイクルでは加
算器４７１，４７２から、それぞれ（１０）式，（１
１）式に示すＰ1 ，Ｐ2 が出力され、第２サイクルでは
（１２）式，（１３）式に示すＰ3 ，Ｐ4 が出力され
る。ただし、アドレス交換制御信号４２６，４２７は共
に“０”であるとする。
【０１２０】上記Ｐ1 ，Ｐ2 およびＰ3 ，Ｐ4 はそれぞ
れ減算器４４５、乗算器４５５、加算器４７５により合
成され、第１，第２の各サイクルにおいて、以下に示す
値が加算器４７５から出力される。
【０１２１】 ＜第１サイクル＞ … 24・P1+Yf(P2-P1) ＜第２サイクル＞ … 24・P3+Yf(P4-P3) 上記出力値は乗算器４５７に送られ、セレクタ４８３で
選択された係数が乗算され、各サイクルにおいて乗算器
４５７から出力される値は以下のようになる。
【０１２２】 ＜第１サイクル＞ … (24-Zf){24・P1+Yf・(P2-P1) ＜第２サイクル＞ … Zf{24・F4+Yf・(P4-P3)} 上記出力値は、加算器４７７、レジスタ５３６、ゲート
回路５３５により加算され、第２サイクルの終了時に
は、以下の値がレジスタ５３６に入力される。
【０１２３】
【数７】 24{24・P1+Yf(P2-P1)}+Zf{24・P3+Yf(P4-P3)-24・P1-Yf(P2-P1)} 上記加算結果は、上記（１４）式に示したＨ5 （Ｘｉ，
Ｙｉ，Ｚｉ）を２12倍した値であり、次のサイクルでレ
ジスタ５３６から出力される。これを１２ビットシフト
して端子４９０に出力すれば、２サイクルごとに変換デ
ータが得られることになる。
【０１２４】以上、第１〜第１２実施例で説明したよう
に、本発明の実施例によれば、ｎ個のＬＵＴを用いた補
間演算によってデータ変換を行う場合、最大ｎ種類の特
性のデータ変換を行うことができる。すなわち、各ＬＵ
Ｔにおいて専用にアクセスされるアドレス（領域）を切
換え、この領域毎に異なる特性の格子点データを格納し
ておくことにより、上記テーブル領域の切換え毎に異な
る種類のデータ変換を行うことができる。
【０１２５】以下に示す各実施例では、データ変換の種
類およびその切換え制御さらにこれに伴うプリント動作
について説明する。
【０１２６】（第１３実施例）本実施例では、プリン
タ，複写機等における電子写真方式によるプリント動作
に本発明を適用した場合を示すものである。
【０１２７】図１５はこのプリント動作に関する制御手
順を示すフローチャート、図１６はこの制御の際の各種
信号のタイミングチャート、および図１７はこの制御の
ための構成を示すブロック図である。
【０１２８】以下、これら図を参照して本例に係るデー
タ変換の種類およびプリント動作におけるテーブル領域
切換え制御について説明する。
【０１２９】本実施例が示す構成は、前述した第９実施
例に示したような８個のＬＵＴを用いて８種類のデータ
変換を可能とするデータ（色）変換装置を用いたプリン
タあるいは複写機のプリント動作に関するものであり、
その初期状態においては、８個のＬＵＴそれぞれに次の
ような８種類のデータが切換え制御に応じてアクセスさ
れる領域毎に予め格納されている。すなわち、図１５の
ステップＳ１５０１に示すように、被記録媒体として普
通紙を用いる場合であって、Ｒ（赤），Ｇ（緑），Ｂ
（青）データをＭ（マゼンタ）に色変換する場合の格子
点データ、以下同様に、普通紙を用いる場合のそれぞれ
Ｃ（シアン），Ｙ（イエロー），Ｂｋ（ブラック）に色
変換する場合の格子点データ、また、ＯＨＰ用紙を用い
る場合であってＲ，Ｇ，ＢデータをそれぞれＭ，Ｃ，
Ｙ，Ｂｋに色変換する場合の格子点データが、各ＬＵＴ
の８分割された領域に格納されている。
【０１３０】制御用ＣＰＵ１１０１（図１７参照）は、
プリント出力を制御するエンジン制御部１１０２（図１
７参照）からプリント信号ＰＲＩＮＴ（図１６参照）を
受けると、図１５に示すステップＳ１５０１でプリント
動作の制御を開始し、ステップＳ１５０２でプリントに
用いられる被記録媒体が何であるかを判別する。この判
別は、被記録媒体の種類を判別するためのセンサ１１０
６（図１７参照）からの出力に基づいて行われる。な
お、センサを用いて被記録媒体の種類を判別する代わり
にユーザーが被記録媒体の設定入力を検出してもよい。
【０１３１】ここで、普通紙であると判断すると、制御
手順は、ステップＳ１５０３以降に移る。ステップＳ１
５０３以降では、感光体ドラム（不図示）上へのレーザ
ビームあるいはアナログ光学系（ともに不図示）を用い
た潜像の形成、Ｍ，Ｃ，Ｙ，Ｂｋそれぞれのトナーを用
いた現像およびこれらの普通紙への転写による画像出力
を行うが、電子写真方式の場合、トナーＭ，Ｃ，Ｙ，Ｂ
ｋの各色について順次１ページ（普通紙の１枚）分づつ
画像出力が行われる（以下、面順次出力ともいう）。す
なわち、各色の順々で潜像形成、現像およびトナー転写
が繰返される。このため、データ（色）変換も各色につ
いて面順次で行われる。
【０１３２】すなわち、制御用ＣＰＵ１１０１は上記の
ように普通紙であることを判別すると、エンジン制御部
１１０２からのページ先頭信号ＴＯＰ（図１６参照）の
立上りに同期して、切換え制御信号をＥＸ１＝０，ＥＸ
２＝０，ＥＸ３＝０８図１１参照）に設定し、それ以降
のデータ変換において、各ＬＵＴの普通紙を用いる場合
でＭ（マゼンタ）に変換するための領域がアクセスされ
るようにする。これとともに、メモリ読出し制御部１１
０５（図１７参照）は、ページ先頭信号ＴＯＰに同期し
てバッファメモリ１１０４（図１７参照）へ順次１ペー
ジ分のメモリアドレスを与え、各８ビットのＲ，Ｇ，Ｂ
データを読出す。
【０１３３】データ変換装置１０００（図１７参照）
は、図１１にて前述したように、この読出されたＲ，
Ｇ，Ｂデータに基づき色変換を行い、Ｍ（マゼンタ）に
かかる変換データＭ（図１６参照）を出力する。エンジ
ン部１１０３（図１７参照）は、この変換データＭに基
づいてプリント動作を行い、１ページ分のＭ（マゼン
タ）に係る画像出力（トナーＭの普通紙への転写まで）
を行う（以上、ステップＳ１５０３，Ｓ１５０４）。
【０１３４】次に、ステップＳ１５０５では、上述と同
様に、次のページ先頭信号ＴＯＰの立上りに同期して、
切換え制御信号がそれぞれＥＸ１＝１，ＥＸ２＝０に設
定され（ＥＸ３＝０はそのまま）、それ以降でアクセス
される各ＬＵＴの領域が切換えられる。これにより、上
記と同様にして、データ変換装置１０００では、Ｒ，
Ｇ，Ｂ信号がＣ（シアン）に関する変換データＣに変換
され、これに基づき上述のＭ（マゼンタ）が転写された
普通紙上にＣ（シアン）の画像が形成される。
【０１３５】さらに、ステップＳ１５０６でも同様に、
切換え制御信号がＥＸ１＝０，ＥＸ２＝１に設定され
（ＥＸ３＝０はそのまま）、各ＬＵＴにおいてそれ以降
でアクセスされる領域が普通紙を用いる場合のＹ（イエ
ロー）の格子点データを格納する領域とされる。そし
て、Ｒ，Ｇ，Ｂ信号に基づいてこれらの領域をアクセス
するデータ変換が行われ、Ｙ（イエロー）の画像が重ね
て形成される。
【０１３６】最後のステップＳ１５０７においても、同
様に切換え制御信号がＥＸ１＝１，ＥＸ２＝１に設定さ
れることにより、各ＬＵＴにおいて普通紙の場合のＢｋ
（ブラック）に関する領域がアクセスされ、Ｂｋ（ブラ
ック）の画像が重ねて形成され、本制御手順が終了す
る。
【０１３７】ステップＳ１５０２の被記録媒体の判別に
おいて、ＯＨＰ用紙であると判別された場合には、ステ
ップＳ１５０８で切換え制御信号がＥＸ３＝１とされ、
それ以降のステップＳ１５０９〜Ｓ１５１２では、上述
のステップＳ１５０４〜Ｓ１５０７と同様の制御が行わ
れる。
【０１３８】以上のように各ページ先頭信号ＴＯＰに同
期して、切換え制御信号ＥＸ１，ＥＸ２，ＥＸ３が設定
されこれに応じた画像形成（プリント）が面順次で行わ
れることになる。
【０１３９】（第１４実施例）図１８，図１９および図
２０は、プリント出力を行う装置として、例えばインク
ジェット方式のいわゆるシリアルタイプの記録装置を用
いた場合のアクセス領域切換え等の構成を示し、それぞ
れ上記第１３実施例に係る図１５，図１６および図１７
と同様のものである。
【０１４０】シリアルタイプの記録装置では、被記録媒
体に対して記録ヘッドが走査し、この走査の間にインク
を吐出して記録を行う。従って、Ｍ，Ｃ，Ｙ，Ｂｋの各
インクを吐出するための個々のインク吐出口から、例え
ばこの順序でインクが吐出され（以下、点順次出力とも
いう）、１画素が形成される。このため、上記第１３実
施例の面順次出力とはことなり、各画素毎にデータ変換
が行われ１組のＲ，Ｇ，Ｂデータに対して各Ｍ，Ｃ，
Ｙ，Ｂｋの変換データが生成される必要がある。
【０１４１】図１８において、ステップＳ１８０２の被
記録媒体の判別で例えば普通紙であると判別すると、ス
テップＳ１８０３で制御用ＣＰＵ１１０１は切換え制御
信号ＥＸ３を“０”に設定する。次に、ステップＳ１８
０５ではメモリ読出し制御部１１０５によってバッファ
メモリ１１０４から１組の変換入力データＲ１，Ｇ１，
Ｂ１（図１９参照）を読出す。この読出しは、メモリ読
出し制御部１１０５が内蔵するシステムクロック（図１
９参照）に同期して行われる。この変換入力データ読出
しの際、読出すべきＲ，Ｇ，Ｂデータが無い場合には、
本制御手順を終了する（ステップＳ１８０６）。
【０１４２】次のステップＳ１８０７では、バッファメ
モリ１１０４から読出される１組の変換入力データＲ
１，Ｇ１，Ｂ１に対し、システムクロックの１周期毎に
切換え制御信号ＥＸ２，ＥＸ１の値を設定変更する。こ
の設定変更は、メモリ読出し制御部１１０５からの制御
信号によってインクリメントする２ビットカウンタ１１
０７の上位ビットをＥＸ２の値、下位ビットをＥＸ１の
値とすることで行う。すなわち、データ変換装置１００
０では最初に切換え信号はＥＸ１＝０，ＥＸ２＝０に設
定され、これにより８個のＬＵＴそれぞれアクセス領域
の切換えが行われ、変換入力データＲ１，Ｇ１，Ｂ１
は、図１１に示した構成による補間演算によってＭ（マ
ゼンタ）に関する変換データＭ１に変換される。次のシ
ステムクロックの周期では、ＥＸ＝１，ＥＸ２＝０に設
定されシアンの変換データＣ１が同様に得られ、次のシ
ステムクロック周期でＥＸ１＝０，ＥＸ２＝１の設定に
よって変換データＹ１が、さらに次のシステムクロック
周期で、ＥＸ１＝１，ＥＸ２＝１の設定によって変換デ
ータＢｋ１が得られる。
【０１４３】以上のようにして得られた１組の変換デー
タＭ１，Ｃ１，Ｙ１，Ｂｋ１はエンジン部１１０３に転
送され、エンジン部１１０３はそれぞれの記録ヘッドか
らインク吐出を行うよう制御し１画素を形成する（ステ
ップＳ１８０８）。
【０１４４】以上示したステップＳ１８０５〜Ｓ１８０
８の処理を繰返すことにより、普通紙の例えば１ページ
分の記録が行われる。
【０１４５】なお、以上で説明した点順次出力の構成
は、いわゆるシリアルタイプの記録ヘッドを用いる場合
に対応したものであるが、記録ヘッドが記録用紙の幅に
対応した長さを有する、いわゆるフルラインタイプの記
録ヘッドを用いる場合には、上記幅に対応した１ライン
分のデータ毎に切換え制御信号の設定変更を行えばよ
い。
【０１４６】また、上記インクジェット記録ヘッドの吐
出方式としては、熱エネルギーをインクに作用して気泡
を生成し、この気泡の生成に伴なってインクを吐出する
ものが好適に用いられる。
【０１４７】（第１５実施例）図２１〜図２３は本発明
の第１５実施例に関し、例えば第１０実施例で示したよ
うに、８個のＬＵＴを用いて４種類のデータ変換が可能
なデータ変換装置における面順次出力のアクセス領域設
定およびこれに伴うプリント動作を示すものである。
【０１４８】本実施例のデータ変換の種類は、それぞれ
普通紙を用いる場合であって、Ｒ，Ｇ，ＢデータをＭ，
Ｃ，Ｙ，Ｂｋデータに変換する４種類である。図２１，
図２２および図２３で示される本実施例の構成は、上述
した第１３実施例に係る図１５，図１６および図１７に
示される面順次出力のための構成と同様に説明できるも
のであるので、ここではその説明を省略する。
【０１４９】（第１６実施例）図２４，図２５および図
２６は、上記第１５実施例と同様、８個のＬＵＴを用い
て４種類のデータ変換を行う構成を示す。
【０１５０】本実施例においても上記第１５実施例と同
様、４種類のデータ変換を行うために、各ＬＵＴの４分
割された領域に、普通紙の場合について、それぞれＭ
（マゼンタ），Ｃ（シアン），Ｙ（イエロー），Ｂｋ
（ブラック）に関する変換データを生成するための格子
点データが格納され、それぞれの領域切換え制御信号Ｅ
Ｘ１およびＥＸ２の値に応じてアクセスさせる（図２４
のステップＳ２４０１参照）。
【０１５１】ただし、上述した第１５実施例と異なり、
本例はシリアルタイプのインクジェットプリンタ等の点
順次出力を行う画像出力機器に適用されるものであり、
このため本例の図２４〜図２６に示す構成は、上記第１
４実施例に係る図１８〜図２０に示す構成と同様であ
る。
【０１５２】以上、第１３実施例〜第１６実施例は、そ
れより前の第９ないしは第１０実施例に示した３次元入
力の構成に適用され、８個の同一容量のＬＵＴを用いた
８種類または４種類のデータ変換を行う構成を示すもの
であったが、上記第１３〜第１６実施例で示される領域
設定等のための構成の適用はこのような実施例に限られ
ないことは明らかである。例えば、第１ないし第８実施
例に示されるような１次元または２次元の入力データに
対して２個または４個のＬＵＴを用いる本発明の実施例
に対しても、切換え制御信号ＥＸ１またはＥＸ１とＥＸ
２との組合せを種々の特性のデータ変換に対応付けるこ
とによって、アクセス領域の設定およびその変更、さら
にこれに応じたデータ変換を適切に行うことができる。
【０１５３】なお、上記第１３〜第１６実施例は、ｎ個
のＬＵＴを用い、各ＬＵＴの格子点データ格納領域をｎ
等分し、これによって最大ｎ種類のデータ変換を可能と
するものである。しかし、本発明は、このような構成に
とどまらずさらに広く、ＬＵＴが複数ある場合にその複
数のＬＵＴを有効に用いる構成にも係るものである。以
下、このような構成のいくつかの実施例について説明す
る。
【０１５４】（第１７実施例）図２７，図２８および図
２９は２種類のＬＵＴを用いて３次元のＲ，Ｇ，Ｂデー
タをＭ，Ｃ，Ｙ，Ｂｋに面順次でデータ変換する構成を
示すものである。
【０１５５】ここで、２種類のＬＵＴとは、上記第１〜
第１２実施例で説明した考え方により各ＬＵＴの領域を
分割し、切換え制御信号ＥＸによって区別される１種類
のデータ変換に係る領域が２つあること、または独立し
た２種類のＬＵＴがあることのいずれかである。
【０１５６】図２７のステップＳ２７０１に示すよう
に、初期状態では２種類のＬＵＴのうち切換え制御信号
ＥＸ１＝０でアクセスされるＬＵＴの方には、普通紙の
場合でＭ（マゼンタ）に変換するための格子点データが
格納されており、他方のＥＸ＝１でアクセスされるＬＵ
ＴにはＯＨＰ用紙の場合でＭ（マゼンタ）に変換するた
めの格子点データが格納されている。
【０１５７】記録信号ＰＲＩＮＴが発生しプリント動作
が開始されると、ステップＳ２７０２でプリントに用い
る被記録媒体が何であるかと判別する。例えば普通紙で
あることを判別した場合には、ステップＳ２７０３で切
換え制御信号をＥＸ１＝０とし、これによって設定され
る種類のＬＵＴを用いてＲ，Ｇ，ＢデータをＭ（マゼン
タ）に変換し、画像出力を行う。これとともに、ＥＸ１
＝１でアクセスされる種類のＬＵＴには、上記変換に係
るＬＵＴのアクセスの合間、すなわちアクセスがされて
いない間に、普通紙を用いる場合のＣ（シアン）の変換
データを得るための格子点データが格納される。
【０１５８】そして、次のステップＳ２７０４でＥＸ１
を“１”と設定することにより、上記ＥＸ１＝１でアク
セスされる種類のＬＵＴを用いてＣ（シアン）の変換デ
ータを出力する。これとともに他方のＬＵＴには、上記
ステップＳ２７０３の処理と同様、次の変換に係るＹ
（イエロー）の格子点データが格納される。
【０１５９】以下、ステップＳ２７０５，Ｓ２７０６に
おいて同様の処理を繰り返すことにより、Ｙ（イエロ
ー），Ｂｋ（ブラック）の変換データを面順次で得るこ
とができる。
【０１６０】ステップＳ２７０２で用いる被記録媒体が
ＯＨＰ用紙であると判断された場合には、ステップＳ２
７０２〜Ｓ２７１０で上記と同様の処理を行い、ＯＨＰ
用紙に対応したＭ，Ｃ，Ｙ，Ｂｋデータを得て、画像出
力を得ることができる。
【０１６１】（第１８実施例）図３０，図３１，図３２
および図３３は本発明の第１８実施例に係るデータ変換
装置の構成を説明するものである。
【０１６２】本実施例は図２２に示すように、プリント
しようとする画像が例えば１ページの中で「テキスト」
と「自然画像」であるといった異なる種類の画像が混在
している場合に、これら画像それぞれに適合した特性の
データ変換を行うことを可能とするものである。すなわ
ち、２種類のＬＵＴには、それぞれ「テキスト」および
「自然画像」を出力する場合のＭ，Ｃ，Ｙ，Ｂｋの最適
な変換データが得られるよう、それぞれの格子点データ
を格納するものである。
【０１６３】図３０に示すように、ステップＳ３００１
における初期状態では、切換え制御信号ＥＸ１＝０でア
クセスされる種類のＬＵＴにはテキスト用のＭ（マゼン
タ）の変換データを得るための格子点データが格納さ
れ、一方、ＥＸ１＝１でアクセスされる種類のＬＵＴに
は自然画像用Ｍ（マゼンタ）の変換データを出力するた
めの格子点データが格納されている。
【０１６４】プリント動作が開始されると、ステップＳ
３００２で、Ｍ，Ｃ，Ｙ，Ｂｋのうち変換に係るものが
何であるかを示すカウンタ値「ｉ」を１インクリメント
し、ステップＳ３００３で領域設定レジスタ１１０８
（図３２参照）に自然画像の領域を縦方向と横方向のア
ドレスの範囲によって設定する。次に、ステップＳ３０
０４では、バッファメモリ１１０４（図３２参照）から
の１画素分のＲ，Ｇ，Ｂデータを読み出すとともに、そ
の位置アドレスを設定する。これにより、次のステップ
Ｓ３００５において比較器１１０９（図３２参照）で位
置アドレスが上記でレジスタ１１０８に設定した範囲内
にあるかを判定する。すなわち、現在の位置アドレスが
自然画像領域内のものであるか否かを判定する。
【０１６５】この判定で、例えばテキスト領域内である
と判定された場合には、ステップＳ３００６で切換え制
御信号ＥＸを“０”に設定し、ステップＳ３００８にお
いてデータ変換装置１０００（図３２参照）により、カ
ウンタ値ｉが示す値の色の変換データ、例えばｉ＝１の
場合はＭ（マゼンタ）の変換データを得る。
【０１６６】以上のように、例えばＭ（マゼンタ）につ
いて１ページ分のプリントが終了するまで、ステップＳ
３００３〜Ｓ３０１０の処理を繰り返し、ステップＳ３
０１０で１ページ分のプリントが終了したことを判断す
ると、ステップＳ３０１２で、カウンタ値ｉの値が示す
色、例えば、ｉ＝１でマゼンタの変換データを出力した
後ではシアンの変換データを得るためのそれぞれ「テキ
スト」用および「自然画像」用の格子点データを所定の
メモリ（不図示）から読出して２種類のＬＵＴに設定す
る。
【０１６７】以上説明したように、本実施例によれば、
ＬＵＴを有効に用いながら画像の種類に応じた最適のデ
ータ変換を行うことができ、これにより良好な画像品位
のプリントを行うことができる。
【０１６８】（第１９実施例）図３４，図３５，図３６
および図３７は本発明の第１９実施例に係る構成を示す
ものである。
【０１６９】本実施例では、図３７に示すように、１ペ
ージの画像に「テキスト」とその他３種類の「ビデオカ
メラ取り込み画像」、「コンピュータグラフィック画
像」および「スキャナ取り込み画像」が混在する場合に
４種類のＬＵＴを用いてデータ変換を行う。そのため、
バッファメモリ１１０４（図３６参照）から読出される
Ｒ，Ｇ，Ｂデータの１画素毎に切換え制御信号ＥＸ１お
よびＥＸ２の値を示す２ビットの属性ビットが付加され
ており、これによって、そのＲ，Ｇ，Ｂデータが、上述
した４種類の画像のうちどの種類の画像であるかを判別
することができる。
【０１７０】図３４において、ステップＳ３４０１に示
す初期状態ではＥＸ１およびＥＸ２の値の組合せに応じ
てアクセスされる４種類のＬＵＴのそれぞれに上述した
４種類の「テキスト」、「ビデオ画像」、「グラフィッ
ク」および「スキャナ画像」に関するＭ（マゼンタ）の
変換データを得るための格子点データが格納されてい
る。プリント動作が開始されると、ステップＳ３４０２
で、１画素毎のＲ，Ｇ，Ｂデータに付加された属性ビッ
ト（ＥＸ１，ＥＸ２）の値の組合せに応じた種類のＬＵ
Ｔをアクセスして格子点データを得る。そして、これに
基づいて補間演算を行い変換データを得、これに基づい
て順次画像出力を行って１ページ分のプリントを行う。
次のステップＳ３４０３では、この間のデータ変換が行
われていない間に、上記４種類の画像に関するＣ（シア
ン）の変換データを得るための格子点データを格納す
る。
【０１７１】以降、上述と同様の動作をステップＳ３４
０４〜Ｓ３４０８の処理を行い本処理を終了する。
【０１７２】（第２０実施例）上記第１９実施例では、
１画素毎のＲ，Ｇ，Ｂデータに付加された切換え制御信
号ＥＸ１およびＥＸ２の属性ビットにより、アクセスす
るＬＵＴの種類を定めるものとしたが、本実施例では外
部入力信号、内部に有する２ビットカウンタ、またはＣ
ＰＵが設定するレジスタの内容によってＥＸ１およびＥ
Ｘ２の値を設定可能とするものである。図３８はそのた
めの構成を示すブロック図である。
【０１７３】すなわち、図３８に示すように、セレクタ
１１１３はＣＰＵが設定するモード設定レジスタ１１１
２の内容に応じて、外部切換え入力信号、２ビットカウ
ンタ１１１０の値、または設定レジスタ１１１１の値の
いずれかを選択し、これを切換え制御信号ＥＸ１および
ＥＸ２の内容とするものである。
【０１７４】外部切換え入力信号を用いる場合は、面順
次出力および点順出力のいずれにも対応することがで
き、また、２ビットカウンタを用いる場合は、これを
Ｒ，Ｇ，Ｂデータ読出しに係る１システムクロック毎に
動作させる場合には点順次出力に対応したものとなり、
ラインクロック毎に動作させる場合には線順次出力に対
応したものとなる。さらに、設定レジスタの内容を用い
る場合は、面順次出力に好適である。
【０１７５】
【発明の効果】以上説明したように、本発明によれば一
定の切換え制御信号状態の下では、各ルックアップテー
ブルでアクセスされるアドレスは常に一部の領域のアド
レスに限られる。これにより、複数のルックアップテー
ブルを互いに異なる領域に格納することができ１つの変
換特性に関するルックアップテーブルのみをアクセスす
ることが可能となる。
【０１７６】一方、上記切換え信号の内容を変更するこ
とにより、各ルックアップテーブルにおける上述の領域
を変更することができ、これにより、他の変換特性に関
するルックアップを構成することができ、結果として複
数種類の変換を行うことが可能となる。
【０１７７】この結果、従来複数のＬＵＴを有しデータ
変換を行う装置で問題になっていたＬＵＴの冗長性を無
くすことができ、このＬＵＴを１００％有効に利用でき
るようになった。
【０１７８】また本発明によれば上述したルックアップ
テーブルを組み込んだ画像形成装置を提供できる。
【図面の簡単な説明】
【図１】３つの入力データの上位ビットで規定される補
間空間を概念的に示す模式図である。
【図２】本発明の第１の実施例に係るデータ変換装置の
構成を示すブロック図である。
【図３】本発明の一実施例に係るデータ変換装置で用い
られるアドレスやデータ等の交換器の動作概念を示す模
式図である。
【図４】本発明の第２の実施例に係るデータ変換装置の
構成を示すブロック図である。
【図５】本発明の第３の実施例に係るデータ変換装置の
構成を示すブロック図である。
【図６】本発明の第４の実施例に係るデータ変換装置の
構成を示すブロック図である。
【図７】本発明の第５の実施例に係るデータ変換装置の
構成を示すブロック図である。
【図８】本発明の第６の実施例に係るデータ変換装置の
構成を示すブロック図である。
【図９】本発明の第７の実施例に係るデータ変換装置の
構成を示すブロック図である。
【図１０】本発明の第８の実施例に係るデータ変換装置
の構成を示すブロック図である。
【図１１】本発明の第９の実施例に係るデータ変換装置
の構成を示すブロック図である。
【図１２】本発明の第１０の実施例に係るデータ変換装
置の構成を示すブロック図である。
【図１３】本発明の第１１の実施例に係るデータ変換装
置の構成を示すブロック図である。
【図１４】本発明の第１２の実施例に係るデータ変換装
置の構成を示すブロック図である。
【図１５】本発明の第１３の実施例に係るアクセス領域
切換えおよびこれに伴う画像出力制御の手順を示すフロ
ーチャートである。
【図１６】上記制御における各種信号のタイミングチャ
ートである。
【図１７】上記制御手順を実行するための構成を示すブ
ロック図である。
【図１８】本発明の第１４の実施例に係るアクセス領域
切換えおよびこれに伴う画像出力制御の手順を示すフロ
ーチャートである。
【図１９】上記制御における各種信号のタイミングチャ
ートである。
【図２０】上記制御手順を実行するための構成を示すブ
ロック図である。
【図２１】本発明の第１５の実施例に係るアクセス領域
切換えおよびこれに伴う画像出力制御の手順を示すフロ
ーチャートである。
【図２２】上記制御における各種信号のタイミングチャ
ートである。
【図２３】上記制御手順を実行するための構成を示すブ
ロック図である。
【図２４】本発明の第１６の実施例に係るアクセス領域
切換えおよびこれに伴う画像出力制御の手順を示すフロ
ーチャートである。
【図２５】上記制御における各種信号のタイミングチャ
ートである。
【図２６】上記制御手順を実行するための構成を示すブ
ロック図である。
【図２７】本発明の第１７の実施例に係るアクセス領域
切換えおよびこれに伴う画像出力制御の手順を示すフロ
ーチャートである。
【図２８】上記制御における各種信号のタイミングチャ
ートである。
【図２９】上記制御手順を実行するための構成を示すブ
ロック図である。
【図３０】本発明の第１８の実施例に係るアクセス領域
切換えおよびこれに伴う画像出力制御の手順を示すフロ
ーチャートである。
【図３１】上記制御における各種信号のタイミングチャ
ートである。
【図３２】上記制御手順を実行するための構成を示すブ
ロック図である。
【図３３】上記実施例で出力される画像の一例を示す模
式図である。
【図３４】本発明の第１９の実施例に係るアクセス領域
切換えおよびこれに伴う画像出力制御の手順を示すフロ
ーチャートである。
【図３５】上記制御における各種信号のタイミングチャ
ートである。
【図３６】上記制御手順を実行するための構成を示すブ
ロック図である。
【図３７】上記実施例で出力される画像の一例を示す模
式図である。
【図３８】本発明の第２０の実施例に関し、アクセスす
るＬＵＴの種類を切換えるための構成を示すブロック図
である。
【符号の説明】
１１１，１１２，２３１〜２３４，３３１〜３３４，４
３１〜４３８，５０１〜５０８，５１１〜５１８，５２
１〜５２４ ＬＵＴ １０８，２２１〜２２４，２９３，２９４，４１６〜４
１８ アドレス交換器 １１３，２４１〜２４４，２９１ データ交換器 １３１ 乗算係数交換器 １２１，１２２，２５１〜２５６，３１４〜３１６，４
５１〜４５７ 乗算器 １２６，２７１〜２７３，３２１〜３２３，３３５，４
７１〜４７７，４９１，４９３ 加算器 １２５，２６１，２６２，３１１〜３１３，４４１〜４
５０ 減算器 １０５，２１０，２１１，４１１〜４１３ ＋１加算器 １０６，２３１，２１４，４２１〜４２３ エクスクル
ーシブ−オア素子 ３０１〜３０８ ４入力１出力セレクタ ２３６，３２７，４８１，４８３ ２入力１出力セレク
タ ５３６ レジスタ ５３５ ゲート回路 １０００ データ変換装置 １１０１ 制御用ＣＰＵ １１０２ エンジン制御部 １１０３ エンジン部 １１０４ バッファメモリ １１０５ メモリ読出し制御部 １１０６ センサ １１０７ ２ビットカウンタ １１０８ 領域設定レジスタ １１０９ 比較器 １１１０ ２ビットカウンタ １１１１ Ｍ，Ｃ，Ｙ，Ｂｋ設定レジスタ １１１２ モード設定レジスタ １１１３ セレクタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/60 1/46 Ｇ０６Ｆ 15/68 ３１０ Ａ Ｈ０４Ｎ 1/40 Ｄ 1/46 Ｚ

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 複数のアドレスを生成する手段と、複数
    のルックアップテーブルと、補間演算処理部とを有して
    データ変換を行うデータ変換装置において、 前記アドレス生成手段と前記複数のルックアップテーブ
    ルとの間に設けられるアドレス交換手段と、前記複数の
    ルックアップテーブルに、所定の性質を有するアドレス
    が与えられるように、前記アドレス交換手段を制御する
    制御手段とを有することを特徴とするデータ変換装置。
  2. 【請求項２】 前記複数のルックアップテーブルと前記
    補間演算部との間のみ、または前記複数のルックアップ
    テーブルと前記補間演算部との間および該補間演算部の
    途中にデータ交換手段を設けたことを特徴とする請求項
    １に記載のデータ変換装置。
  3. 【請求項３】 前記補間演算部は複数の乗算係数を生成
    する係数生成手段と複数の乗算器を有し、前記係数生成
    手段と複数の乗算器との間に乗算係数交換手段を設けた
    ことを特徴とする請求項１に記載のデータ変換装置。
  4. 【請求項４】 前記補間演算部は複数の乗算係数を生成
    する係数生成手段と１つまたは複数の乗算器を有し、前
    記係数生成手段により生成された複数の乗算係数をセレ
    クタで選択した後、前記乗算器に入力することを特徴と
    する請求項１に記載のデータ変換装置。
  5. 【請求項５】 複数のデータ変換特性に応じて前記ルッ
    クアップテーブルに与えられる前記所定の性質を有する
    アドレスを順次変更し、該複数のデータ変換特性のデー
    タ変換を順次実行するデータ変換実行手段とをさらに具
    えたことを特徴とする請求項１に記載のデータ変換装
    置。
  6. 【請求項６】 複数のルックアップテーブルを用いた補
    間演算によりデータ変換を行うデータ変換装置におい
    て、 変換されるべき入力データに基づいて複数のアドレスを
    生成するアドレス生成手段と、 前記入力データの一部の信号と切換え制御信号との排他
    的論理演算を行う論理演算手段と、 該アドレス生成手段によって生成される前記複数のアド
    レスが前記複数のルックアップテーブルに与えられる前
    に、前記論理演算手段の演算結果に応じて当該交換態様
    を変化させることにより、前記複数のアドレスのそれぞ
    れが当該アドレスの属性に対応したルックアップテーブ
    ルに与えられるよう、前記複数のアドレスを交換するア
    ドレス交換手段と、 前記複数のルックアップテーブルから出力される格子点
    データそれぞれについて、前記論理演算手段の演算結果
    に応じて当該交換態様を変化させることにより、当該格
    子点データを出力したアドレスに対応した補間演算係数
    が対応付けられるよう格子点データを交換するデータ交
    換手段と、 該データ交換手段が出力する格子点データに基づいて補
    間演算を行い変換データを出力する補間演算手段と、 複数のデータ変換特性に応じて前記切換え制御信号を順
    次変更し、該複数のデータ変換特性のデータ変換を順次
    実行するデータ変換実行手段と、 を具えたことを特徴とするデータ変換装置。
  7. 【請求項７】 前記アドレス交換手段は、複数の２入力
    ２出力アドレス交換器またはｎ個のｎ入力１出力セレク
    タであることを特徴とする請求項６に記載のデータ変換
    装置。
  8. 【請求項８】 前記アドレス交換手段におけるアドレス
    交換態様は、前記アドレス生成手段への入力データの最
    下位ビット信号と、前記切換え制御信号の排他的論理演
    算結果に基づいて変化することを特徴とする請求項６ま
    たは７に記載のデータ変換装置。
  9. 【請求項９】 前記データ交換手段は、複数の２入力２
    出力のデータ交換器またはｎ個のｎ入力１出力のセレク
    タを有することを特徴とする請求項６ないし８のいずれ
    かに記載のデータ変換装置。
  10. 【請求項１０】 前記補間演算手段は、複数の乗算係数
    を生成する手段と、複数の乗算器とを有し、該乗算係数
    を生成する手段と前記複数の乗算器との間に乗算係数交
    換手段が設けられたことを特徴とする請求項６に記載の
    データ変換装置。
  11. 【請求項１１】 前記乗算係数交換手段は、複数の２入
    力２出力の係数交換器またはｎ個のｎ入力１出力のセレ
    クタを有し、該乗算係数交換手段による係数交換の態様
    は、前記アドレス交換手段の交換態様と同一の内容であ
    ることを特徴とする請求項１０に記載のデータ変換装
    置。
  12. 【請求項１２】 前記補間演算手段は、複数の乗算係数
    を生成する手段と１つまたは複数の乗算器を有し、該乗
    算係数を生成する手段により生成された複数の乗算係数
    をセレクタで選択した後、該乗算器に入力することを特
    徴とする請求項６に記載のデータ変換装置。
  13. 【請求項１３】 前記データ変換実行手段は、前記複数
    のルックアップテーブルから一度に読出されたデータま
    たは複数回にわたって読出されたデータを基に補間演算
    を行い１つの変換データを出力することを特徴とする請
    求項６に記載のデータ変換装置。
  14. 【請求項１４】 前記入力データは、Ｒ（赤），Ｇ
    （緑）およびＢ（青）の色信号データであり、前記変換
    データはＭ（マゼンタ），Ｃ（シアン），Ｙ（イエロ
    ー）およびＢｋ（ブラック）の色信号データであること
    を特徴とする請求項６ないし１３のいずれかに記載のデ
    ータ変換装置。
  15. 【請求項１５】 前記複数のデータ変換特性は、普通紙
    もしくはＯＨＰ用紙にそれぞれにＭ（マゼンタ），Ｃ
    （シアン），Ｙ（イエロー），Ｂｋ（ブラック）をプリ
    ントする場合、またはテキスト、ビデオ画像、グラフィ
    ック画像もしくはスキャナ画像をプリントするときにＭ
    （マゼンタ），Ｃ（シアン），Ｙ（イエロー），Ｂｋ
    （ブラック）を用いる場合のデータ変換特性であること
    を特徴とする請求項６ないし１４のいずれかに記載のデ
    ータ変換装置。
  16. 【請求項１６】 複数のルックアップテーブルを用いた
    補間演算によりデータ変換を行うデータ変換装置におい
    て、 変換されるべき入力データに基づいて複数のアドレスを
    生成するアドレス生成回路と、 前記入力データの一部の信号データと切換え制御信号と
    の排他的論理演算を行う論理演算回路と、 該アドレス生成手段によって生成される前記複数のアド
    レスが前記複数のルックアップテーブルに与えられる前
    に、前記論理演算手段の演算結果に応じて当該交換態様
    を変化させることにより、前記複数のアドレスのそれぞ
    れが当該アドレスの属性に対応したルックアップテーブ
    ルに与えられるよう、前記複数のアドレスを交換するア
    ドレス交換回路と、 前記複数のルックアップテーブルから出力される格子点
    データそれぞれについて、前記論理演算回路の演算結果
    に応じて当該交換態様を変化させることにより、当該格
    子点データを出力したアドレスに対応した補間演算係数
    が対応付けられるよう格子点データと交換するデータ交
    換回路と、 該データ交換手段が出力する格子点データに基づいて補
    間演算を行い変換データを出力する補間演算回路と、 複数のデータ変換特性に応じて前記切換え制御データを
    順次変更し、該複数のデータ変換特性のデータ変換を順
    次実行するため、前記切換え制御データを入力するため
    の端子と、 を具えたことを特徴とするデータ変換装置。
  17. 【請求項１７】 複数のルックアップテーブルを用いた
    補間演算によりデータ変換を行うデータ変換装置におい
    て、 データ変換に用いるルックアップテーブルを切換え制御
    信号によって切換える手段を具えたことを特徴とするデ
    ータ変換装置。
  18. 【請求項１８】 前記切換え制御信号は画像形成装置の
    動作に従って出力されることを特徴とする請求項１７に
    記載のデータ変換装置。
  19. 【請求項１９】 請求項１に記載のデータ変換装置を有
    することを特徴とする画像形成装置。
  20. 【請求項２０】 前記制御手段は前記画像形成装置の動
    作に応じて前記複数のルックアップテーブルに与えるア
    ドレスを制御するように前記アドレス交換手段を制御す
    ることを特徴とする請求項１９に記載の画像形成装置。
  21. 【請求項２１】 前記画像形成装置の動作は画像を形成
    すべき媒体の種類を検出する動作であることを特徴とす
    る請求項２０に記載の画像形成装置。
  22. 【請求項２２】 前記画像形成装置は面順次カラー画像
    形成装置であって、前記制御手段は該面順次のカラー画
    像形成動作に合わせて前記アドレス交換手段を制御する
    ことを特徴とする請求項２０に記載の画像形成装置。
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